FR2857983A1 - Procede de fabrication d'une couche epitaxiee - Google Patents

Procede de fabrication d'une couche epitaxiee Download PDF

Info

Publication number
FR2857983A1
FR2857983A1 FR0309079A FR0309079A FR2857983A1 FR 2857983 A1 FR2857983 A1 FR 2857983A1 FR 0309079 A FR0309079 A FR 0309079A FR 0309079 A FR0309079 A FR 0309079A FR 2857983 A1 FR2857983 A1 FR 2857983A1
Authority
FR
France
Prior art keywords
layer
substrate
thin
nucleation
epitaxial
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
FR0309079A
Other languages
English (en)
Other versions
FR2857983B1 (fr
Inventor
Fabrice Letertre
Bruce Faure
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Soitec SA
Original Assignee
Soitec SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to FR0309079A priority Critical patent/FR2857983B1/fr
Application filed by Soitec SA filed Critical Soitec SA
Priority to JP2006520719A priority patent/JP5031365B2/ja
Priority to KR1020067001690A priority patent/KR100825532B1/ko
Priority to AT04740858T priority patent/ATE373121T1/de
Priority to CNB2004800211755A priority patent/CN100393922C/zh
Priority to PCT/EP2004/007578 priority patent/WO2005014896A1/fr
Priority to EP04740858A priority patent/EP1660702B1/fr
Priority to DE602004008941T priority patent/DE602004008941T2/de
Priority to TW093122174A priority patent/TWI310795B/zh
Publication of FR2857983A1 publication Critical patent/FR2857983A1/fr
Application granted granted Critical
Publication of FR2857983B1 publication Critical patent/FR2857983B1/fr
Priority to US11/283,706 priority patent/US7601217B2/en
Priority to US11/283,847 priority patent/US7538010B2/en
Priority to US12/469,285 priority patent/US8093138B2/en
Priority to US12/553,221 priority patent/US8216368B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02Epitaxial-layer growth
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B23/00Single-crystal growth by condensing evaporated or sublimed materials
    • C30B23/02Epitaxial-layer growth
    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02Epitaxial-layer growth
    • C30B25/18Epitaxial-layer growth characterised by the substrate
    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B33/00After-treatment of single crystals or homogeneous polycrystalline material with defined structure
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/928Front and rear surface processing
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/977Thinning or removal of substrate

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Recrystallisation Techniques (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Physical Vapour Deposition (AREA)

Abstract

L'invention concerne un procédé de fabrication d'une couche épitaxiée (6).Ce procédé est remarquable en ce qu'il comprend les étapes suivantes consistant à :a) effectuer une implantation d'espèces atomiques à l'intérieur d'un substrat support (1), de façon à y définir une zone de fragilisation qui délimite une couche mince de support (13) du reste (11) de ce substrat,b) reporter sur cette couche mince (13), une couche mince de nucléation (23),c) procéder au détachement dudit reste (11) le long de ladite zone de fragilisation mais en maintenant la couche mince de support (13) au contact de ce reste (11),d) faire croître par épitaxie sur ladite couche de nucléation (23), ladite couche épitaxiée (6),e) écarter ce reste (11) de la couche mince de support (13).Application dans les domaines de l'optique, l'optoélectronique ou l'électronique.

Description

i
La présente invention concerne un procédé de fabrication d'une couche épitaxiée, c'est-à-dire obtenu par épitaxie, destinée notamment à des applications dans les domaines de l'optique, l'optoélectronique ou l'électronique.
Certains matériaux, par exemple le silicium, dont les propriétés sont 5 particulièrement intéressantes dans les domaines précités, peuvent être obtenus en grande quantité et avec une excellente qualité par des techniques de tirage de lingots bien connues de l'homme du métier.
Les lingots ainsi obtenus sont ensuite aisément découpés en tranches qui après un grand nombre d'étapes de mise en forme deviennent des substrats 10 utilisés par exemple pour la réalisation de circuits intégrés.
D'autres matériaux, tels l'arséniure de gallium, le nitrure de gallium, le phosphure d'indium, le germanium ou le carbure de silicium suscitent également l'intérêt. Toutefois, tous ces matériaux ne peuvent pas forcément être obtenus par tirage de lingots avec une bonne qualité cristalline. De plus, il n'est pas toujours 15 possible de fabriquer des substrats à partir de ces lingots pour des raisons de coûts trop élevés ou de mise en oeuvre trop complexe du procédé.
Ainsi à titre d'exemple, à l'heure actuelle, il n'existe pas de procédé de fabrication de lingots de nitrure de gallium (GaN), à un stade de développement industriel.
Le document "Bulk and homoepitaxial GaN growth and characterisation", Porowski-S, Journal of Crystal Growth, vol 189-190, Juin 1998, p 153-158, décrit un procédé de croissance de lingot de GaN monocristallin en phase liquide, sous une pression de 12 à 20 kbars (12 à 20.108 Pa) et à une température comprise entre 1400 et 1700 C. Ces conditions sont toutefois difficiles 25 à mettre en oeuvre au cours d'une production de masse. En outre, elles ne permettent d'obtenir que des cristaux d'un diamètre maximal de 18 mm.
D'autres équipes de chercheurs ont également travaillé sur un procédé de croissance de lingot en phase liquide, à pression réduite, (inférieure à 2 bars (2.105 Pa)) et à une température de 1000 C. Le diamètre des cristaux obtenus 30 est supérieur, voisin de 50 mm, mais la qualité cristalline obtenue est moins bonne qu'avec la technique précitée.
Enfin, le document "Growth and characterisation of GaN single crystals", Balka et al., Journal of Crystal Growth, vol 208, janvier 2000, p 100-106, divulgue la croissance de GaN monocristallin par sublimation. Les conditions de fabrication utilisées sont une pression inférieure à 1 bar (105 Pa) et une température de 1000 à 1200 C. La qualité cristalline obtenue est très bonne, mais la taille des cristaux est de 3 mm, ce qui est nettement insuffisant pour les applications envisagées.
Il n'existe donc pas sur le marché de nitrure de gallium monocristallin, sous une forme massive, de bonne qualité, avec des diamètres suffisants et un prix raisonnable.
Pour résoudre ce problème d'obtention de certains matériaux 10 spécifiques, on note dans l'état de la technique de nombreuses tentatives de fabrication de substrats par épitaxie ou par hétéroépitaxie.
L'épitaxie permet d'associer des matériaux de natures différentes sous forme de films minces et d'en combiner les propriétés pour la réalisation de composants, par exemple des transistors HEMT, des diodes ou des lasers.
L'hétéroépitaxie consiste à déposer par épitaxie le matériau souhaité sur un support de nature cristallographique différente puis, si cela est possible et nécessaire pour la suite du procédé, à éliminer ce support.
Le principal inconvénient de cette technique est que le matériau constituant le support et celui déposé par épitaxie présentent généralement des 20 paramètres de maille et des coefficients de dilatation thermique différents.
Les différences de paramètres de maille cristalline entre le support et la couche épitaxiée créent un grand nombre de défauts cristallins dans le matériau épitaxié tels que des dislocations ou des fautes d'empilement par exemple.
A cela s'ajoute le fait que les épitaxies sont généralement effectuées à 25 des températures élevées, supérieures à 600 C et pouvant atteindre 1000 à 1100 C par exemple pour une épitaxie de nitrure de gallium réalisée par dépôt chimique en phase vapeur d'organo-métallique (connue de l'homme du métier sous l'acronyme "MOCVD", de l'expression anglo- saxonne "Metal Organic Chemical Vapor Deposition"). De ce fait, lors du retour à température ambiante de la structure ainsi 30 formée, la couche épitaxiée obtenue présente de nombreuses tensions et contraintes résiduelles, liées aux différences de dilatation thermique avec son support.
Pour pallier cet inconvénient, il est préférable de choisir comme support un matériau dont la structure cristalline et le coefficient de dilatation thermique sont très proches de ceux du matériau que l'on souhaite épitaxier. Ainsi, 35 par exemple, on arrive à obtenir par épitaxie et avec une qualité cristallographique suffisante pour réaliser des composants, de l'arséniure de gallium et d'indium ou de l'arséniure de gallium et d'aluminium, sur un substrat support en arséniure de gallium.
Toutefois, pour d'autres matériaux, il n'existe pas toujours de support compatible se présentant sous forme de substrat. C'est le cas notamment de matériaux comme le nitrure de gallium ou le carbure de silicium cubique.
Jusqu'à présent, on a réalisé des composants ayant comme couche active l'un de ces deux matériaux par hétéroépitaxie.
Ainsi, pour le nitrure de gallium, on a réalisé des diodes électroluminescentes (LED) et des lasers émettant dans le bleu, le violet et l'ultra10 violet ainsi que des composants haute fréquence de puissance en utilisant comme support du saphir, du carbure de silicium hexagonal ou du silicium.
Pour le carbure de silicium qui est indisponible sous forme de substrat dans sa structure cristalline cubique, des micro composants électromécaniques (connu sous l'acronyme anglais de "MEMS") ou des transistors 15 de puissance ont été réalisés en déposant du carbure de silicium par épitaxie sur un substrat en silicium.
Toutefois, pour améliorer encore la qualité des composants obtenus, il serait souhaitable de fabriquer des substrats massifs en nitrure de gallium ou en carbure de silicium cubique de même nature que la couche épitaxiée déposée 20 dessus.
Les tentatives effectuées jusqu'à présent ont toutes abouti à des résultats présentant un certain nombre d'inconvénients.
A titre d'exemple, une voie intermédiaire a consisté à utiliser une technique dite "d'épitaxie à fort taux de croissance" pour réaliser un film épitaxié 25 aussi épais que le substrat qui le supporte. On élimine ensuite ce substrat support et on ne garde que le film épitaxié épais qui devient à son tour un substrat pour la réalisation d'une épitaxie classique. Des procédés existent pour le nitrure de gallium et le carbure de silicium en ce sens, mais la qualité des substrats obtenus est généralement médiocre du fait de l'influence du substrat support d'origine dont la 30 nature cristallographique est différente.
Ainsi typiquement, on observe des contraintes résiduelles importantes dans le cas d'une épitaxie de carbure de silicium cubique sur du silicium. Ces contraintes aboutissent généralement à une courbure très importante du carbure de silicium épitaxié une fois que l'on a supprimé le substrat support 35 d'origine en silicium. Cette courbure le rend inutilisable pour toute étape de mise en forme ultérieure.
De même pour le nitrure de gallium ainsi obtenu, l'influence du substrat support s'illustre par l'apparition d'un très grand nombre de dislocations et par le craquage du film épitaxié lors de la redescente en température, notamment lorsque ce film épitaxié dépasse une certaine épaisseur critique.
On connaît également d'après le document US 6 146 457 une autre méthode utilisant les contraintes apparaissant lors de la redescente en température après l'épitaxie comme moteur de détachement entre un substrat support d'origine et une couche épaisse épitaxiée. On obtient ce résultat en insérant une couche dite "fragile" entre le substrat support et la couche épitaxiée épaisse, de sorte que 10 lorsque les contraintes du système augmentent c'est cette couche fragile qui se rompt et qui assure ainsi le détachement contrôlé entre le support et la couche épitaxiée épaisse. Toutefois cette technique de détachement est difficile à contrôler sur un échantillon de grande taille. De plus, elle impose l'insertion d'une couche particulière au début de l'épitaxie ou durant celle-ci, ce qui peut être dommageable 15 pour la qualité cristallographique de ladite couche épitaxiée.
On connaît aussi d'après le document "Physical properties of bulk GaN crystals grown by HVPE", Melnik et al., MRS Internet Journal of Nitride Semiconductor Research, vol 2, art 39, un procédé de croissance de monocristaux de nitrure de gallium (GaN), par HVPE, sur un substrat en carbure de silicium (SiC) 20 monocristallin, avec retrait de ce substrat par une technique de gravure ionique réactive, (connue de l'homme du métier sous l'acronyme de RIE, d'après l'expression anglaise de Reactive Ionic Etching ). Toutefois, ce substrat de SiC est très long à enlever car très inerte chimiquement.
Enfin, on connaît également d'après le document "Large free25 standing GaN substrates by hydride vapor phase epitaxy et laser induced lift-off,", Kelly et al., Jpn. J. Appl. Phys., vol 38, 1999, un procédé de croissance par épitaxie HVPE de GaN sur un substrat en saphir, puis retrait de ce substrat par élimination au laser, (connue sous la terminologie anglaise de "laser-induced lift-off >>). Cette technique est basée sur l'utilisation d'un laser dont la longueur d'onde n'est absorbée 30 que par le nitrure de gallium et non par le saphir. Le balayage de la structure obtenue permet d'assurer le détachement des deux matériaux par une modification locale des propriétés du GaN après passage du laser.
Toutefois, cette technique de retrait est délicate à mettre en oeuvre pour traiter de grandes surfaces, car le balayage par faisceau laser prend du temps. Il 35 est également possible de retirer le substrat en saphir par un polissage mécanique, mais ce procédé est également long et présente de plus un risque de rupture de la couche de nitrure de gallium au moment du retrait du substrat, par libération des contraintes existantes.
L'invention a pour but de remédier aux inconvénients précités de l'état de la technique et de fournir un procédé de fabrication d'une couche épitaxiée 5 d'excellente qualité cristallographique et susceptible d'être détachée aisément de son support d'épitaxie.
L'invention s'applique plus particulièrement à tous les matériaux qui jusqu'à présent ne pouvaient être obtenus que par hétéroépitaxie et notamment aux matériaux à large bande interdite.
A cet effet, l'invention concerne un procédé de fabrication d'une couche épitaxiée notamment pour des applications dans les domaines de l'optique, l'optoélectronique ou l'électronique.
Ce procédé est remarquable en ce qu'il comprend les étapes suivantes consistant à: -a) effectuer une implantation d'espèces atomiques à l'intérieur d'un premier substrat, dit de "support", de façon à y définir une zone de fragilisation qui délimite une couche mince dite de "support" du reste de ce substrat, -b) reporter sur la surface libre de cette couche mince, une couche mince de nucléation dont la nature est appropriée à la croissance ultérieure par 20 épitaxie de ladite couche épitaxié, en réalisant entre les deux une interface de collage, -c) procéder au détachement du reste du substrat support le long de la zone de fragilisation correspondante mais en maintenant la couche mince de support au contact de ce reste, -d) faire croître par épitaxie sur ladite couche de nucléation, ladite couche épitaxiée, -e) écarter le reste du substrat support de la couche mince de support. Ce procédé permet de détacher la couche de nucléation de son support avant le début de l'épitaxie du matériau désiré et de s'affranchir ainsi au 30 maximum de l'influence de ce substrat support pendant l'épitaxie ultérieure.
Par ailleurs, ce procédé résout le problème de l'élimination du substrat support alors que cette étape peut être difficile à mettre en oeuvre, comme mentionné précédemment dans l'analyse de l'état de la technique, par exemple pour des matériaux durs, tels que le saphir ou le carbure de silicium qui sont longs et 35 difficiles à éliminer par des techniques classiques de rodage ou de gravure chimique ou ionique.
Le procédé selon l'invention présente également les autres caractéristiques avantageuses et non limitatives suivantes, prises isolément ou en combinaison: - l'étape b) de report de la couche mince de nucléation est effectuée: 5. en réalisant une implantation d'espèces atomiques à l'intérieur d'un deuxième substrat dit "de nucléation" de façon à y définir une zone de fragilisation qui délimite ladite couche mince de nucléation du reste de ce substrat, en collant les deux substrats l'un contre l'autre, de façon que leurs couches minces respectives soient situées en regard l'une de l'autre, et 10. en procédant au détachement du reste du substrat de nucléation le long de la zone de fragilisation correspondante, les paramètres des deux implantations étant choisis de façon telle que combinés à la nature du couple des matériaux constituant ledit substrat support et ledit substrat de nucléation, le budget énergétique à apporter pour effectuer 15 ultérieurement le détachement du reste le long de la zone de fragilisation soit supérieur au budget énergétique cumulé apporté lors de toutes les étapes qui précèdent ce détachement; - les paramètres des deux implantations sont choisis de façon telle que combinés à la nature des matériaux constituant ledit substrat support et ledit 20 substrat de nucléation, le budget thermique à apporter pour effectuer ultérieurement le détachement du reste le long de la zone de fragilisation soit supérieur au budget thermique cumulé apporté lors de toutes les étapes qui précèdent ce détachement et en ce que ces étapes de détachement sont effectuées par chauffage; - le détachement du reste du substrat de nucléation ou le détachement 25 du reste du substrat de support est effectué par application d'un apport d'énergie d'origine mécanique, optique et/ou chimique; - l'étape b) de report de la couche mince de nucléation est effectuée: en collant un deuxième substrat dit "de nucléation" sur ladite couche mince de support, en diminuant l'épaisseur de ce substrat depuis sa face arrière par rodage et/ou gravure chimique et/ou gravure ionique jusqu'à obtenir ladite couche mince de nucléation; le collage des deux couches minces s'effectue par l'intermédiaire d'au moins une couche de matériau de collage intermédiaire; - la couche de matériau de collage intermédiaire est en matériau diélectrique; - le matériau diélectrique est choisi parmi l'oxyde de silicium, le nitrure de silicium et les oxynitrures de silicium; - le collage des deux couches minces soit directement l'une contre l'autre, soit en présence d'au moins une couche de matériau de collage intermédiaire s'effectue par collage par adhésion moléculaire; - il consiste avant l'étape d) de croissance épitaxiale de la couche épitaxiée, à former une couche fine de nucléation sur ladite couche mince de nucléation; - ladite couche fine de nucléation est réalisée par épitaxie en phase 10 vapeur d'organométalliques (MOCVD), par épitaxie en phase vapeur d'hydrure (HVPE), par épitaxie par jet moléculaire (MBE), par dépôt par pulvérisation cathodique, par méthodes de croissance latérale (ELOG) ou de pendéo-épitaxie; - il comprend l'étape supplémentaire d'élimination de la couche mince de support, de la couche mince de nucléation et éventuellement de la ou des 15 couches de matériau diélectrique restées solidaires de la couche épitaxiée; - la couche épitaxiée est réalisée dans un matériau semi-conducteur à large bande interdite; - la couche épitaxiée est en nitrure de gallium; - la couche épitaxiée est en carbure de silicium cubique; 20 - la couche épitaxiée est d'une épaisseur suffisante pour constituer une couche autoportée; - la couche épitaxiée obtenue à l'issue de l'étape d) est d'une épaisseur insuffisante pour être autoportée et en ce que le procédé comprend les étapes supplémentaires suivantes effectuées entre les étapes d) et e) et consistant à: 25. appliquer une première couche de métal sur ladite couche mince épitaxiée et une seconde couche de métal sur un troisième substrat dit substrat d'accueil , placer les deux couches de métal au contact l'une de l'autre et effectuer leur scellement, de façon à obtenir à l'issue de l'étape e) la couche épitaxiée mince reportée sur ledit substrat d'accueil.
D'autres caractéristiques et avantages de l'invention apparaîtront de la description qui va maintenant en être faite, en référence aux dessins annexés qui en représentent, à titre indicatif mais non limitatif, des modes de réalisation possibles. 35 Sur ces dessins: - les figures 1 à 9 sont des schémas représentant les différentes étapes successives d'un premier mode de réalisation du procédé conforme à l'invention, et -les figures 10 à 14 sont des schémas représentant les différentes étapes successives d'un second mode de réalisation du procédé.
Sur ces figures, on notera que les différentes couches ne sont pas représentées à leur échelle réelle, notamment en ce qui concerne leurs épaisseurs relatives, et ce, à des fins de simplification.
Le procédé conforme à l'invention utilise un premier substrat 1 dit "substrat support" et un deuxième substrat 2, dénommé "substrat de nucléation".
Le substrat support 1 présente une face 130 dite "avant", destinée à venir au contact ultérieurement du substrat de nucléation 2 et une face opposée 110 dite "arrière".
De façon similaire, le substrat de nucléation 2 présente une face avant 230 et une face arrière opposée 210.
Le matériau constituant le substrat support 1 est choisi de façon à présenter une bonne tenue mécanique, même à des températures élevées pouvant atteindre 1 300 à 1 400 C. On utilisera avantageusement les substrats massifs couramment disponibles sur le marché.
A titre d'exemple purement illustratif, on peut citer le silicium, le 20 saphir, le carbure de silicium polycristallin, le carbure de silicium monocristallin 6H ou 4H, le nitrure de gallium (GaN), le nitrure d'aluminium (AlN) et l'oxyde de zinc (ZnO).
Le substrat de nucléation 2 est choisi de façon que sa nature et ses paramètres de maille permettent la croissance ultérieure par épitaxie de la future 25 couche de matériau épitaxié que l'on souhaite obtenir et qui porte la référence numérique 6 ou 6' (voir les figures 7 à 9 et 10 à 14).
A titre d'exemple, on peut choisir comme substrat de nucléation 2 un matériau semi-conducteur, tel que le nitrure de gallium (GaN), le silicium (Si), le carbure de silicium (SiC), le saphir, le diamant, l'arséniure de gallium (AsGa) ou le 30 nitrure d'aluminium (AIN). Cette liste n'est toutefois pas limitative.
Lorsque l'on souhaite réaliser une couche épitaxiée en nitrure de gallium, ce substrat de nucléation 2 est choisi de préférence parmi le silicium (111), le carbure de silicium (SiC), le saphir ou le nitrure de gallium (GaN) et lorsque la couche épitaxiée est en carbure de silicium cubique, le substrat de nucléation 2 est 35 de préférence du silicium Si (001) ou du carbure de silicium.
Les deux substrats 1 et 2 peuvent être de nature identique ou être différents.
On effectue ensuite une opération d'implantation d'espèces atomiques à l'intérieur du substrat support 1 et du substrat de nucléation 2, de préférence sur leurs faces avant respectives 130 et 230.
Par implantation d'espèces atomiques, on entend tout bombardement d'espèces atomiques, moléculaires ou ioniques, susceptible d'introduire ces espèces dans un matériau, avec un maximum de concentration de ces espèces situé à une profondeur déterminée par rapport à la surface bombardée, ici les surfaces 130 ou 10 230. Les espèces atomiques moléculaires ou ioniques sont introduites dans le matériau avec une énergie également distribuée autour d'un maximum.
L'implantation des espèces atomiques peut être réalisée par exemple grâce à un implanteur par faisceau d'ions ou un implanteur par immersion dans un plasma.
De préférence, cette implantation est réalisée par bombardement ionique. De préférence, l'espèce ionique implantée est de l'hydrogène. D'autres espèces ioniques peuvent avantageusement être utilisées seules ou en combinaison avec l'hydrogène, telles les gaz rares (l'hélium par exemple).
A ce sujet, on pourra se référer à la littérature concernant le procédé 20 connu sous la marque déposée "Smart Cut".
Cette implantation a pour effet de créer dans le volume du substrat source 1 et à une profondeur moyenne de pénétration des ions, une zone de fragilisation 12. Celle-ci divise le substrat 1 en deux parties, à savoir une couche mince 13, dénommée ci-après "couche mince de support" et le reste 11 de ce 25 substrat.
La couche mince 13 s'étend entre la zone de fragilisation 12 et la face avant 130.
De façon similaire, le substrat de nucléation 2 présente après l'implantation une zone de fragilisation 22, une couche mince de nucléation 23 et un 30 reste 21.
De façon optionnelle et non représentée sur la figure 1, il est possible de former sur la couche avant 130 du substrat 1 et/ou sur la face avant 230 du substrat 2, une couche de matériau de protection.
Dans le cas où ces couches de protection sont présentes, 35 l'implantation d'espèces atomiques peut être réalisée à travers, notamment par implantation sur leurs faces supérieures libres respectives. Ces couches peuvent être des couches sacrificielles qui ont pour rôle de masquer et donc de protéger les substrats 1 et 2 pendant l'implantation. Elles peuvent donc être éliminées après cette implantation.
Les paramètres des deux implantations d'espèces atomiques, c'est-à5 dire la dose et l'énergie d'implantation, seront choisis en fonction de critères détaillés ultérieurement.
Conformément à ce qui est représenté sur la figure 2, on procède ensuite au collage du substrat support 1 sur le substrat de nucléation 2, de façon que leurs couches minces respectives 13 et 23 soient situées en regard l'une de l'autre.
De façon avantageuse, ce collage est effectué par adhésion moléculaire. Ces techniques de collage sont connues de l'homme du métier et sont décrites par exemple dans l'ouvrage de Gosële, Semiconductor wafer bonding Sciences and technology, Q.Y. Tong, U. Gosële, Wiley Interscience publication.
L'interface de collage entre la face avant 130 du substrat support 1 et 15 la face avant 230 du substrat support 2 porte la référence numérique 4.
Toutefois, il est également possible de réaliser le collage entre les couches minces 13 et 23 à l'aide d'au moins une couche intermédiaire de collage formée sur la couche avant 130 du substrat 1 et/ou sur la face avant 230 du substrat 2. Ces couches peuvent être par exemple les couches de protection pendant 20 l'implantation mentionnées précédemment ou être des couches spécifiques dites "couches favorisant le collage" et portant les références 31 et 32. L'interface de collage 4 est alors l'interface entre la face supérieure 310 de la couche de matériau 31 et la face supérieure 320 de la couche de matériau 32.
A titre d'exemple, ces couches de matériau 31 et 32 peuvent être du 25 silicium amorphe ou polycristallin ou de l'alumine (A1203).
De façon avantageuse, ces couches de matériau 31 et 32 favorisant le collage peuvent être des couches de matériau diélectrique choisies par exemple parmi l'oxyde de silicium (SiO2), le nitrure de silicium (Si3N4) ou les oxynitrures de silicium (SixOyN). Elles peuvent être de nature identique ou être différentes et sont 30 d'une épaisseur comprise entre quelques dizaines de nanomètres et 1 micromètre (1 gm) environ.
Ces couches 31 et 32 peuvent être obtenues par exemple par dépôt chimique en phase vapeur notamment par une technique de dépôt connue de l'homme du métier sous l'acronyme "PECVD" de l'anglais "Plasma Enhanced 35 Chemical Vapor Deposition" qui signifie "dépôt chimique en phase vapeur assisté 1l par une source plasma" ou par oxydation du substrat lorsque ce dernier est en silicium ou en carbure de silicium mono-cristallin.
Le collage des deux surfaces en contact est effectué après une préparation appropriée des surfaces, par exemple de façon bien connue de l'homme 5 du métier, par un nettoyage dans des bains de produits chimiques de type SC1 et SC2 bien connus de l'homme du métier, par un polissage mécano-chimique ou une activation par plasma ou par ultra- violets-ozone de l'une ou des deux surfaces en contact. L'activation par ultra-violets-ozone est une exposition aux ultra-violets dans un environnement gazeux tel que les ultra-violets interagissent avec cet 10 environnement et génèrent ainsi de l'ozone qui va activer la surface. Ces diverses méthodes peuvent également être combinées.
L'abréviation "SC" correspond à la terminologie anglo-saxonne de "standard clean". Le produit de nettoyage SC1 est à base d'ammoniaque, de peroxyde d'hydrogène et d'eau et le produit SC2 à base d'acide chlorhydrique, de 15 peroxyde d'hydrogène et d'eau.
Le collage peut encore être renforcé par un recuit thermique. Ce recuit est adapté pour ne pas avoir d'influence sur les zones de fragilisation 12 et 22 et ne pas entraînmer à ce stade du procédé de détachement le long de ces zones.
Le but de ce traitement est d'obtenir un collage fort au niveau de 20 l'interface de collage 4 et d'assurer un effet "raidisseur" qui maintient la croissance des défauts formés au niveau des zones de fragilisation 12 et 22 dans un plan parallèle à celui de cette interface de collage 4.
Le détachement du reste 21 du substrat de nucléation 2 représenté sur la figure 3 peut ensuite être effectué par application d'un apport d'énergie ayant une 25 origine mécanique, thermique, optique et/ou chimique.
A cet effet, on notera que les deux implantations d'espèces atomiques mentionnées précédemment sont réalisées avec des paramètres de dose et d'énergie d'implantation choisis de façon telle que, combinés à la nature du couple des matériaux constituant le substrat support 1 et le substrat de nucléation 2, le budget 30 énergétique à apporter pour effectuer ultérieurement le détachement du reste 11 le long de la zone de fragilisation 12 soit supérieur au budget énergétique cumulé apporté lors de toutes les étapes qui précèdent ce détachement.
De façon avantageuse, ces paramètres sont choisis de façon que le budget thermique à apporter lors du détachement du reste 11 le long de la zone de 35 fragilisation 12 soit supérieur au budget thermique cumulé apporté lors de toutes les étapes qui précèdent ce détachement et les étapes de détachement du reste 11 et du reste 21 sont effectuées par chauffage.
De plus, on notera que la résistance de l'interface de collage 4 est suffisante pour supporter les deux détachements précités, sans se décoller.
L'application d'un apport d'énergie d'origine thermique peut être réalisée par l'apport d'un budget thermique approprié, par exemple par chauffage del'empilement de couches illustré sur la figure 2 pendant un temps donné.
L'application d'un apport d'énergie d'origine mécanique peut consister par exemple à exercer une flexion et/ou une traction sur le reste 21 du 10 substrat de nucléation 2 ou à introduire au niveau de la zone de fragilisation 22, une lame ou un jet de fluide (liquide ou gazeux) par exemple. Il peut également s'agir de l'application de forces de cisaillement ou d'ultrasons.
Des contraintes mécaniques peuvent également résulter de l'apport d'une énergie d'origine électrique (application d'un champ électrostatique ou 15 électromagnétique). Elles peuvent également avoir pour origine une énergie thermique dérivant de l'application d'un champ électromagnétique, d'un faisceau d'électrons, d'un chauffage thermoélectrique, d'un fluide cryogénique, d'un liquide super-refroidi, etc. Elles peuvent aussi avoir une origine optique qui consiste à appliquer un faisceau laser au niveau de la zone de fragilisation, l'absorption de 20 lumière par le matériau fournissant alors l'énergie suffisante pour générer le détachement le long de la ligne de fragilisation.
Un apport d'énergie d'origine chimique peut être une gravure dans un bain de produit chimique.
De façon avantageuse et comme représenté sur la figure 4, il est 25 possible d'améliorer l'état de surface de la surface libre 231 de la couche 23 de façon à limiter sa rugosité résiduelle observée après l'étape de détachement du reste 21. Ceci peut être utile pour assurer le succès des étapes ultérieures du procédé et notamment le dépôt d'une couche par épitaxie.
Cette diminution de la rugosité peut être obtenue par différentes 30 méthodes telles que par exemple le polissage mécano-chimique, une oxydation thermique suivie d'une désoxydation (dans un bain d'acide fluorhydrique par exemple), une gravure sous plasma, un lissage par faisceau d'ions ou amas d'ions dénommé "ion cluster".
Dans le cas particulier où la couche de nucléation 23 est du silicium 35 sur lequel on souhaite déposer ultérieurement par épitaxie du carbure de silicium cubique, il est également possible de préparer la surface libre 231 par le procédé décrit dans le document EP1288346.
Les épaisseurs des couches minces 13 et 23 sont de l'ordre de 10 nanomètres (10 nm) à 10 micromètres (10 ltm) environ, et de préférence sont comprises entre quelques dizaines de nanomètres et 1, 5 micromètres (1,5 Ilm).
De façon avantageuse, l'une des deux couches minces 13 et 23 est nettement plus épaisse que l'autre, c'est-à-dire cinq à vingt fois plus épaisse que l'autre, de sorte que la surface libre 231 soit la plus plane possible du fait de l'absence de contraintes résiduelles à l'intérieur de l'empilement de couches 10 représenté sur la figure 4.
L'étape illustrée sur la figure 5 est facultative. Elle consiste à former par épitaxie une couche fine de nucléation 5, sur la couche mince de nucléation 23.
Cette couche 5 peut être réalisée dans le même matériau que celui 15 utilisé ultérieurement pour la réalisation de la couche épitaxiée. Elle sert alors de germe d'homoépitaxie, ce qui permet d'améliorer la qualité cristallographique de cette couche.
Cette couche fine 5 peut également être utilisée pour compenser les différences de coefficients de dilatation et de paramètres de maille existant entre la 20 couche de nucléation 23 et la couche 6 qui sera déposée ultérieurement par épitaxie.
A titre d'exemple, et notamment pour le GaN, l'épitaxie de cette couche fine 5 peut être réalisée par un dépôt chimique en phase vapeur d'organométallique "MOCVD" ou par épitaxie par jet moléculaire (connue de l'homme du métier sous l'acronyme "MBE", de l'expression anglo-saxonne "Molecular Beam 25 Epitaxy").
La couche fine de nucléation 5 peut aussi être obtenue par épitaxie en phase vapeur d'hydrure connue de l'homme du métier sous l'acronyme "HVPE" qui signifie "hydride vapor phase epitaxy", ou par dépôt par pulvérisation cathodique connue sous la terminologie anglo-saxonne de "sputtering".
Il est également possible d'utiliser des techniques de croissance latérale, connues de l'homme du métier sous l'acronyme ELOG , de l'expression anglo-saxonne Epitaxial Lateral Over Growth ou une technique dite de "pendéoepitaxie" où l'on grave des motifs dans la couche mince de nucléation 23 avant le dépôt de la couche mince 5. Pour la description de ces techniques, on peut se 35 reporter par exemple à l'article de Morgan et al., "Evaluation of GaN growth improvement techniques", Materials Science and Engineering B90 (2002) 201-205.
La liste de ces techniques n'est pas exhaustive. Le matériau utilisé pour la réalisation de la couche fine de nucléation 5 peut également être différent de celui utilisé pour la couche de nucléation 23 et pour la future couche épitaxiée 6.
Quelque soit la variante de réalisation choisie, c'est-à-dire que la couche fine de nucléation 5 ait été déposée ou non, on applique alors à l'empilement de couches un apport énergétique suffisant pour provoquer le détachement du reste 11 le long de la zone de fragilisation 12, (voir la figure 6).
En particulier dans la variante comprenant la couche de nucléation 5, 10 cet apport énergétique est supérieur au budget énergétique cumulé appliqué lors du détachement au niveau de la zone de fragilisation 22 et lors de l'épitaxie de la fine couche de nucléation 5.
Dans la variante sans la couche de nucléation 5, il suffit que cet apport énergétique soit supérieur à celui apporté pour effectuer le détachement le 15 long de la zone de fragilisation 22 du substrat de nucléation.
Ce détachement est effectué par les mêmes techniques que celles mentionnées précédemment pour le détachement le long de la zone de fragilisation 22.
Grâce au détachement, on isole du reste 11 du substrat support 1, une 20 structure multicouches portant la référence générale 7' et qui comprend la couche mince de support 13, la couche mince de nucléation 23, la couche fine de nucléation 5 et, si elles sont présentes les couches favorisant le collage par adhésion moléculaire 31 et 32. Lorsque la couche fine de nucléation 5 n'est pas présente, la structure multicouches porte la référence générale 7, comme on peut le voir sur la 25 figure 6.
Toutefois, ce détachement est effectué en prenant soin de ne pas écarter le reste 11 du substrat support 1, de la structure 7 ou 7' et notamment de la couche de support 13. En d'autres termes, la couche mince de support 13 est maintenue au contact du reste 11. Les deux couches 11 et 13 restent "liées" grâce au 30 fait que leurs surfaces en regard, référencées respectivement 111 et 131 sont très rugueuses, ce qui assure un frottement suffisant pour maintenir l'ensemble de la structure en place.
De plus, les structures multicouches 7 ou 7' et le reste 11 du substrat support 1 peuvent être maintenus l'un contre l'autre par une pince par exemple.
Selon une autre variante, l'empilement des couches 7 ou 7' et 11 peut également être placé dans un bâti d'épitaxie et le détachement est réalisé ensuite, le suscepteur (ou support) maintenant toutefois les la couche mince 13 et le reste 11 au contact l'un de l'autre comme expliqué ci-dessus. A cet effet, le suscepteur peut comporter par exemple une pince ou une empreinte à la forme identique de celle du substrat.
Cette structure 7 présente une épaisseur de quelques centaines de nanomètres jusqu'à une dizaine de microns environ, la structure 7' une épaisseur de 200 nanomètres (200 nm) à 100 micromètres (100 glm) environ, la couche fine de nucléation 5 étant d'une épaisseur deux à dix fois supérieure à celle de la structure 7.
Cette gamme d'épaisseur permet aux structures multicouches 7 ou 7' d'être stables 10 mécaniquement durant l'étape ultérieure de reprise d'épitaxie illustrée sur la figure 7.
Comme illustré sur la figure 7, on procède alors au dépôt par épitaxie du matériau destiné à former la future couche épitaxiée 6 que l'on souhaite obtenir, soit sur la surface libre 231 de la couche de nucléation 23, soit sur la face supérieure 15 libre 50 de la couche fine de nucléation 5, si cette dernière est présente.
La couche épitaxiée 6 peut être constituée de n'importe quel matériau susceptible d'être déposé par épitaxie, par exemple de préférence des matériaux semi-conducteurs à large bande interdite, notamment le nitrure de gallium et le carbure de silicium cubique.
Selon une première variante de réalisation, ce dépôt est poursuivi de façon que la couche 6 atteigne une épaisseur d'au moins 100 microns, elle est alors autoportée et constitue en elle-même un substrat qui pourra par exemple être utilisé ultérieurement à son tour comme substrat d'épitaxie.
De façon avantageuse, cette couche épitaxiée 6 est obtenue par une 25 technique d'épitaxie à fort taux de croissance.
Dans le cas du nitrure de gallium, une méthode particulièrement adaptées est l'épitaxie en phase vapeur d'hydrure (connue de l'homme de métier sous l'acronyme HVPE de l'expression anglo-saxonne "Hydride Vapor Phase Epitaxy"). Ce dépôt est effectué à une température comprise entre 700 et 1100 C. 30 Dans le cas du carbure de silicium cubique, une méthode particulièrement adaptée est le dépôt chimique en phase vapeur dans un bâti à parois froides (connu sous la terminologie anglo-saxonne de "cold wall CVD reactor").
L'épaisseur de la couche 6 étant nettement supérieure à celle de 35 l'épaisseur des structures multicouches 7 ou 7', d'un facteur d'environ 10 à 100, on peut considérer que l'influence de ces structures multicouches sur la couche épitaxiée 6 est très faible. On obtient ainsi une couche de matériau 6 hétéro- ou homoépitaxiée de très bonne qualité puisqu'on s'affranchit des problèmes de support mentionnés précédemment dans l'analyse de l'état de la technique.
De plus, et bien que cela n'ait pas été représenté à l'échelle sur les 5 figures, la couche fine de nucléation 5 présente généralement une épaisseur deux à dix fois supérieure à celle de la structure 7 sur laquelle elle repose. En conséquence, on peut considérer que la structure globale 7' a les mêmes propriétés que le matériau constituant cette couche fine de nucléation 5, ce qui est avantageux pour l'épitaxie du matériau 6.
Comme illustré sur la figure 8, on procède alors à l'écartement du reste 1 1l du substrat support 1, de la couche mince de support 13.
Enfin comme représenté sur la figure 9, de façon avantageuse, on élimine les structures multicouches 7 ou 7', de la couche épitaxiée 6, par exemple par gravure chimique, gravure ionique réactive (RIE) ou polissage mécano15 chimique ou une combinaison de ces techniques. On obtient ainsi la couche épitaxiée 6 seule ou avec la couche fine de nucléation 5.
Dans le mode de réalisation qui vient d'être décrit, la couche de nucléation 23 a été obtenue par formation d'une zone de fragilisation dans le substrat de nucléation 2. Toutefois, selon une autre variante de réalisation, non 20 représentée sur les figures, la couche mince de nucléation 23 peut être obtenue de façon différente, par collage d'un substrat 2 qui ne présente pas de zone de fragilisation sur le substrat support 1, avec ou sans couche diélectrique 31 et 32, puis par attaque de la face arrière 210 de ce substrat 2. Cette attaque peut s'effectuer soit par gravure chimique seule, soit par un amincissement mécanique (connu sous 25 le terme anglais de "grinding") suivi d'une gravure chimique et/ou d'une gravure ionique. Ce procédé est connu de l'homme du métier sous l'acronyme "BESOI", de l'expression anglo-saxonne "Bond and Etch back Silicon On Insulator".
On va maintenant décrire une seconde variante de réalisation du procédé conjointement avec les figures 10 à 14.
Les premières étapes de ce procédé sont identiques à celles représentées sur les figures 1 à 4 du premier procédé et ne seront donc pas décrites de nouveau.
On applique à l'empilement de couches représenté sur la figure 4, un apport énergétique suffisant pour provoquer le détachement du reste 11 du substrat 35 support 1 le long de la zone de fragilisation 12 (voir figure 10).
Ce détachement est effectué par les mêmes techniques et dans les mêmes conditions énergétiques que celui décrit précédemment en liaison avec l'étape représentée sur la figure 6.
Ce détachement est donc effectué en prenant soin de ne pas écarter le reste 11 du substrat support 1 de la structure multicouches 7 qui repose dessus.
On procède alors au dépôt d'une couche de matériau par épitaxie mais d'une épaisseur inférieure à environ 100 gtm, de façon qu'elle ne soit pas autoportée. Cette couche mince épitaxiée porte la référence 6'.
Ce dépôt peut être effectué par l'une des techniques décrites dans le 10 premier mode de réalisation ou par dépôt chimique en phase vapeur d'organométallique ("MOCVD") ou par épitaxie par jet moléculaire (MBE).
Une telle couche mince peut constituer la partie active d'un composant et l'on doit alors la reporter sur un troisième substrat ou substrat d'accueil qui devient alors le support mécanique du composant final.
Un exemple de technique de report de cette couche mince épitaxiée 6' est représentée sur la figure 11.
Il s'agit de l'utilisation de la technique de scellement métallique. Pour la description de cette technique on peut se reporter par exemple au document US 6 335 263.
Cette technique consiste à déposer une première couche de métal 81 sur la couche mince épitaxiée 6' et une seconde couche de métal 82 sur un substrat d'accueil 9.
Les couches métalliques 81 et 82 peuvent également être remplacées par de multiples couches superposées de métaux et/ou d'alliages de métaux.
Le choix de ces métaux est effectué pour obtenir un bon scellement et/ou une bonne conduction électrique et/ou pour réfléchir la lumière On place ensuite les couches métalliques 81 et 82 au contact l'une de l'autre, comme représenté sur la figure 12 et l'on scelle l'interface ainsi formée par un traitement à une température et une pression adaptée.
On écarte alors le reste 11 du substrat support 1 de la couche mince de support 13, (voir figure 13).
Enfin, comme représenté sur la figure 14, on élimine la structure multicouches 7 jusqu'à obtenir la couche épitaxiée 6' reposant sur le support 9 et susceptible de constituer une structure conductrice.
Selon une variante de réalisation non représentée sur les figures 10 à 14, il serait également possible de déposer la couche mince épitaxiée 6' sur une couche fine de nucléation 5 déposée sur la couche mince de nucléation 23 selon les modalités décrites précédemment pour le mode de réalisation de la couche épaisse épitaxiée 6.
Grâce au procédé conforme à l'invention, on détache la couche de 5 nucléation 23 du support 1 avant de réaliser l'épitaxie de la couche épaisse 6 ou de la couche mince 6'. On créée ainsi un "pseudo-substrat" formé par la structure multicouches 7, 7 qui permet de réaliser ainsi une couche épitaxiée sans subir l'influence de ce substrat support 1 et donc sans les inconvénients de l'état de la technique. En d'autres termes, la couche 6 est rigoureusement plane, ne présente pas 10 de fissures, est d'une excellente qualité cristalline et son épaisseur n'est pas limitée.
On donnera ci-après deux exemples de réalisation du procédé conforme à l'invention.
Exemple 1: Obtention d'une couche épitaxiée épaisse en nitrure de 15 gallium.
On procède à l'implantation d'hydrogène dans un substrat de nucléation 2 en silicium [111], à travers une couche d'oxyde de silicium 32 obtenue par oxydation thermique.
On procède également à une implantation d'hydrogène sur un 20 substrat support 1 en carbure de silicium (SiC) polycristallin, à travers une couche d'oxyde de silicium 31 obtenue par dépôt.
Dans le substrat de nucléation 2 en silicium, les conditions d'implantation sont une énergie de 120 keV et une dose de 5. 1016 H+/cm2 et dans le substrat support 1 en SiC, une énergie de 95 keV et une dose de 6. 1016 H+/cm2.
Les couches d'oxydes de silicium 31 et 32 subissent un polissage mécanochimique (connu sous l'acronyme anglais de "CMP" qui signifie "chemicomecanical polishing"), pour les activer et favoriser leur collage par adhésion moléculaire.
On provoque ensuite le détachement du reste 21 de la couche de 30 silicium [111] par un recuit à une température de 500 C pendant deux heures. On notera que le budget thermique appliqué pour assurer le détachement dans le silicium est inférieur à celui nécessaire pour provoquer le détachement dans le carbure de silicium de sorte que le détachement ne peut s'effectuer le long de la zone de fragilisation 12.
On place ensuite la structure obtenue dans un bâti d'épitaxie HVPE et l'on provoque le détachement du reste 11 du substrat support mais sans écartement de l'autre partie de l'empilement de couches, juste avant de déposer une couche épaisse 6 de nitrure de gallium (GaN). Ce détachement est effectué par un recuit à une température de 1000 C pendant 30 minutes.
La couche épaisse de GaN mesure plusieurs centaines de microns.
On procède ensuite à l'écartement du reste 11 et à l'élimination de la structure multicouches 7 par gravure chimique.
La couche épaisse de GaN obtenue présente une très bonne qualité cristallographique.
Exemple 2: Obtention d'une couche épitaxiée épaisse en carbure de 10 silicium cubique monocristallin.
On procède à l'implantation d'hydrogène dans un substrat de nucléation 2 en silicium {001} monocristallin, à travers une couche d'oxyde de silicium 32 obtenue par oxydation thermique.
On procède également à une implantation d'hydrogène sur un 15 substrat support 1 en carbure de silicium (SiC) polycristallin, à travers une couche d'oxyde de silicium 31 obtenue par dépôt.
Dans le substrat de nucléation 2 en silicium, les conditions d'implantation sont une énergie de 120 keV et une dose de 5. 1016 H+/cm2 et dans le substrat support 1 en SiC, une énergie de 95 keV et une dose de 6. 1016 H+/cm2.
Les couches d'oxydes de silicium 31 et 32 subissent un polissage mécanochimique pour les activer et favoriser leur collage par adhésion moléculaire.
On provoque ensuite le détachement du reste 21 de la couche de silicium [001] par un recuit à une température de 500 C pendant deux heures. On 25 notera que le budget thermique appliqué pour assurer le détachement dans le silicium est inférieur à celui nécessaire pour provoquer le détachement dans le carbure de silicium de sorte que le détachement ne peut s'effectuer le long de la zone de fragilisation 12.
On prépare ensuite la surface supérieure 231 du silicium [001] par un 30 polissage mécano-chimique et par un traitement thermique de type oxydation sacrificielle.
On place ensuite la structure obtenue dans un bâti de dépôt chimique en phase vapeur à parois froides (connu sous la terminologie anglo-saxonne de "cold wall CVD reactor") qui permet d'épitaxier du carbure de silicium cubique en 35 couche épaisse.
On provoque le détachement du reste 11 du substrat support en SiC mais sans écartement de l'autre partie de l'empilement de couches, juste avant de déposer une couche épaisse 6 de carbure de silicium cubique (SiC). Ce détachement est effectué par un recuit à une température de 1000 C pendant 30 minutes.
La couche épaisse de SiC mesure plusieurs centaines de microns.
On procède ensuite à l'écartement du reste 1 et à l'élimination de la structure multicouches 7 par gravure chimique.
La couche épaisse de SiC obtenue présente une très bonne qualité cristallographique ainsi qu'une déformation ou "flèche" très faible puisqu'il n'y a 10 aucune contrainte résiduelle dans la couche épaisse de carbure de silicium.

Claims (17)

REVENDICATIONS
1. Procédé de fabrication d'une couche épitaxiée (6, 6') notamment pour des applications dans les domaines de l'optique, l'optoélectronique ou l'électronique, caractérisé en ce qu'il comprend les étapes suivantes consistant à: a) effectuer une implantation d'espèces atomiques à l'intérieur d'un 5 premier substrat (1), dit de "support", de façon à y définir une zone de fragilisation (12) qui délimite une couche mince (13) dite de "support" du reste (11) de ce substrat, b) reporter sur la surface libre (130) de cette couche mince (13), une couche mince de nucléation (23) dont la nature est appropriée à la croissance 10 ultérieure par épitaxie de ladite couche épitaxié (6, 6'), en réalisant entre les deux une interface de collage (4) , c) procéder au détachement du reste (11) du substrat support (1) le long de la zone de fragilisation (12) correspondante mais en maintenant la couche mince de support (13) au contact de ce reste (11), d) faire croître par épitaxie sur ladite couche de nucléation (23), ladite couche épitaxiée (6, 6'), e) écarter le reste (11) du substrat support (1) de la couche mince de support (13).
2. Procédé selon la revendication 1, caractérisé en ce que l'étape b) 20 de report de la couche mince de nucléation (23) est effectuée: - en réalisant une implantation d'espèces atomiques à l'intérieur d'un deuxième substrat (2) dit "de nucléation" de façon à y définir une zone de fragilisation (22) qui délimite ladite couche mince de nucléation (23) du reste (21) de ce substrat (2), - en collant les deux substrats (1, 2) l'un contre l'autre, de façon que leurs couches minces respectives (13, 23) soient situées en regard l'une de l'autre, et - en procédant au détachement du reste (21) du substrat de nucléation (2) le long de la zone de fragilisation (22) correspondante, les paramètres des deux implantations étant choisis de façon telle que combinés à la nature du couple des matériaux constituant ledit substrat support (1) et ledit substrat de nucléation (2), le budget énergétique à apporter pour effectuer ultérieurement le détachement du reste (11) le long de la zone de fragilisation (12) fragilisation (12) soit supérieur au budget énergétique cumulé apporté lors de toutes les étapes qui précèdent ce détachement.
3. Procédé selon la revendication 2, caractérisé en ce que les paramètres des deux implantations sont choisis de façon telle que combinés à la 5 nature des matériaux constituant ledit substrat support (1) et ledit substrat de nucléation (2), le budget thermique à apporter pour effectuer ultérieurement le détachement du reste (11) le long de la zone de fragilisation (12) soit supérieur au budget thermique cumulé apporté lors de toutes les étapes qui précèdent ce détachement et en ce que ces étapes de détachement sont effectuées par chauffage. 10
4. Procédé selon la revendication 1 ou 2, caractérisé en ce que le détachement du reste (21) du substrat de nucléation (2) ou le détachement du reste (11) du substrat de support (1) est effectué par application d'un apport d'énergie d'origine mécanique, optique et/ou chimique.
5. Procédé selon la revendication 1, caractérisé en ce que l'étape b) 15 de report de la couche mince de nucléation (23) est effectuée: en collant un deuxième substrat (2) dit "de nucléation" sur ladite couche mince de support (13), en diminuant l'épaisseur de ce substrat (2) depuis sa face arrière (210) par rodage et/ou gravure chimique et/ou gravure ionique jusqu'à obtenir ladite 20 couche mince de nucléation (23).
6. Procédé selon l'une quelconque des revendications précédentes, caractérisé en ce que le collage des deux couches minces (13, 23) s'effectue par l'intermédiaire d'au moins une couche de matériau de collage intermédiaire (31, 32).
7. Procédé selon la revendication 6, caractérisé en ce que la couche 25 de matériau de collage intermédiaire (31, 32) est en matériau diélectrique.
8. Procédé selon la revendication 7, caractérisé en ce que le matériau diélectrique (31, 32) est choisi parmi l'oxyde de silicium, le nitrure de silicium et les oxynitrures de silicium.
9. Procédé selon l'une quelconque des revendications précédentes, 30 caractérisé en ce que le collage des deux couches minces (13, 23) soit directement l'une contre l'autre, soit en présence d'au moins une couche de matériau de collage intermédiaire (31, 32) s'effectue par collage par adhésion moléculaire.
10. Procédé selon l'une quelconque des revendications précédentes, caractérisé en ce qu'il consiste avant l'étape d) de croissance épitaxiale de la couche 35 épitaxiée (6, 6'), à former une couche fine de nucléation (5) sur ladite couche mince de nucléation (23).
11. Procédé selon la revendication 10, caractérisé en ce que ladite couche fine de nucléation (5) est réalisée par épitaxie en phase vapeur d'organométalliques (MOCVD), par épitaxie en phase vapeur d'hydrure (HVPE) , par épitaxie par jet moléculaire (MBE), par dépôt par pulvérisation cathodique, par méthodes de croissance latérale (ELOG) ou de pendéoépitaxie.
12. Procédé selon l'une quelconque des revendications précédentes, caractérisé en ce qu'il comprend l'étape supplémentaire d'élimination de la couche mince de support (13), de la couche mince de nucléation (23) et éventuellement de la ou des couches de matériau diélectrique (31, 32) restées solidaires de la couche 10 épitaxiée (6, 6').
13. Procédé selon l'une quelconque des revendications précédentes, caractérisé en ce que la couche épitaxiée (6, 6') est réalisée dans un matériau semiconducteur à large bande interdite.
14. Procédé selon la revendication 13, caractérisé en ce que la 15 couche épitaxiée (6, 6') est en nitrure de gallium.
15. Procédé selon la revendication 13, caractérisé en ce que la couche épitaxiée (6, 6') est en carbure de silicium cubique.
16. Procédé selon l'une quelconque des revendications précédentes, caractérisé en ce que la couche épitaxiée (6) est d'une épaisseur suffisante pour 20 constituer une couche autoportée.
17. Procédé selon l'une quelconque des revendications 1 à 15, caractérisé en ce que la couche épitaxiée (6') obtenue à l'issue de l'étape d) est d'une épaisseur insuffisante pour être autoportée et en ce que le procédé comprend les étapes supplémentaires suivantes effectuées entre les étapes d) et e) et consistant à: 25 - appliquer une première couche de métal (81) sur ladite couche mince épitaxiée (6') et une seconde couche de métal (82) sur un troisième substrat (9) dit substrat d'accueil , - placer les deux couches de métal (81, 82) au contact l'une de l'autre et effectuer leur scellement, de façon à obtenir à l'issue de l'étape e) la couche épitaxiée mince (6') reportée sur ledit substrat d'accueil (9).
FR0309079A 2003-07-24 2003-07-24 Procede de fabrication d'une couche epitaxiee Expired - Fee Related FR2857983B1 (fr)

Priority Applications (13)

Application Number Priority Date Filing Date Title
FR0309079A FR2857983B1 (fr) 2003-07-24 2003-07-24 Procede de fabrication d'une couche epitaxiee
EP04740858A EP1660702B1 (fr) 2003-07-24 2004-07-07 Procede de formation de couche a croissance epitaxiale
KR1020067001690A KR100825532B1 (ko) 2003-07-24 2004-07-07 에피택셜 성장층을 제조하는 방법
AT04740858T ATE373121T1 (de) 2003-07-24 2004-07-07 Verfahren zur herstellung einer epitaktischen schicht
CNB2004800211755A CN100393922C (zh) 2003-07-24 2004-07-07 外延生长层的制造方法
PCT/EP2004/007578 WO2005014896A1 (fr) 2003-07-24 2004-07-07 Procede de formation de couche a croissance epitaxiale
JP2006520719A JP5031365B2 (ja) 2003-07-24 2004-07-07 エピタキシャル成長層の形成方法
DE602004008941T DE602004008941T2 (de) 2003-07-24 2004-07-07 Verfahren zur herstellung einer epitaktischen schicht
TW093122174A TWI310795B (en) 2003-07-24 2004-07-23 A method of fabricating an epitaxially grown layer
US11/283,706 US7601217B2 (en) 2003-07-24 2005-11-22 Method of fabricating an epitaxially grown layer
US11/283,847 US7538010B2 (en) 2003-07-24 2005-11-22 Method of fabricating an epitaxially grown layer
US12/469,285 US8093138B2 (en) 2003-07-24 2009-05-20 Method of fabricating an epitaxially grown layer
US12/553,221 US8216368B2 (en) 2003-07-24 2009-09-03 Method of fabricating an epitaxially grown layer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
FR0309079A FR2857983B1 (fr) 2003-07-24 2003-07-24 Procede de fabrication d'une couche epitaxiee

Publications (2)

Publication Number Publication Date
FR2857983A1 true FR2857983A1 (fr) 2005-01-28
FR2857983B1 FR2857983B1 (fr) 2005-09-02

Family

ID=33561071

Family Applications (1)

Application Number Title Priority Date Filing Date
FR0309079A Expired - Fee Related FR2857983B1 (fr) 2003-07-24 2003-07-24 Procede de fabrication d'une couche epitaxiee

Country Status (10)

Country Link
US (2) US7601217B2 (fr)
EP (1) EP1660702B1 (fr)
JP (1) JP5031365B2 (fr)
KR (1) KR100825532B1 (fr)
CN (1) CN100393922C (fr)
AT (1) ATE373121T1 (fr)
DE (1) DE602004008941T2 (fr)
FR (1) FR2857983B1 (fr)
TW (1) TWI310795B (fr)
WO (1) WO2005014896A1 (fr)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2926674A1 (fr) * 2008-01-21 2009-07-24 Soitec Silicon On Insulator Procede de fabrication d'une structure composite avec couche d'oxyde de collage stable
FR2926672A1 (fr) * 2008-01-21 2009-07-24 Soitec Silicon On Insulator Procede de fabrication de couches de materiau epitaxie
FR2967812A1 (fr) * 2010-11-19 2012-05-25 Soitec Silicon On Insulator Dispositif electronique pour applications radiofrequence ou de puissance et procede de fabrication d'un tel dispositif
WO2014037784A1 (fr) * 2012-09-07 2014-03-13 Soitec Procédé de fabrication d'une structure en vue d'une séparation ultérieure
FR2995446A1 (fr) * 2012-09-07 2014-03-14 Soitec Silicon On Insulator Procede de fabrication d'une structure comprenant au moins deux interfaces
WO2018025166A1 (fr) * 2016-08-02 2018-02-08 QMAT, Inc. Tranche de germes pour l'épaississement de gan par épitaxie en phase gazeuse ou liquide
FR3114909A1 (fr) * 2020-10-06 2022-04-08 Soitec Procédé de fabrication d’un substrat pour la croissance épitaxiale d’une couche d’un alliage III-N à base de gallium
FR3114910A1 (fr) * 2020-10-06 2022-04-08 Soitec Procédé de fabrication d’un substrat pour la croissance épitaxiale d’une couche d’un alliage III-N à base de gallium
FR3116652A1 (fr) * 2020-11-26 2022-05-27 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procédé de fabrication d’un composant comprenant une couche en matériau monocristallin compatible avec des budgets thermiques élevés

Families Citing this family (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2773261B1 (fr) 1997-12-30 2000-01-28 Commissariat Energie Atomique Procede pour le transfert d'un film mince comportant une etape de creation d'inclusions
FR2837981B1 (fr) * 2002-03-28 2005-01-07 Commissariat Energie Atomique Procede de manipulation de couches semiconductrices pour leur amincissement
FR2857983B1 (fr) * 2003-07-24 2005-09-02 Soitec Silicon On Insulator Procede de fabrication d'une couche epitaxiee
US7538010B2 (en) * 2003-07-24 2009-05-26 S.O.I.Tec Silicon On Insulator Technologies Method of fabricating an epitaxially grown layer
DE102004061865A1 (de) * 2004-09-29 2006-03-30 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines Dünnfilmhalbleiterchips
FR2888663B1 (fr) * 2005-07-13 2008-04-18 Soitec Silicon On Insulator Procede de diminution de la rugosite d'une couche epaisse d'isolant
WO2007074551A1 (fr) * 2005-12-27 2007-07-05 Shin-Etsu Chemical Co., Ltd. Procede de production de tranches soi et tranches soi ainsi produites
TWI334164B (en) * 2006-06-07 2010-12-01 Ind Tech Res Inst Method of manufacturing nitride semiconductor substrate and composite material substrate
WO2008010771A1 (fr) * 2006-07-20 2008-01-24 Agency For Science, Technology And Research Procédé de sollicitation d'une tranche de semi-conducteur et substrat de tranche utilisé dans celui-ci
US20080050889A1 (en) * 2006-08-24 2008-02-28 Applied Materials, Inc. Hotwall reactor and method for reducing particle formation in GaN MOCVD
US9059247B2 (en) * 2007-05-18 2015-06-16 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate and method for manufacturing semiconductor device
FR2917232B1 (fr) 2007-06-06 2009-10-09 Soitec Silicon On Insulator Procede de fabrication d'une structure pour epitaxie sans zone d'exclusion.
FR2922359B1 (fr) * 2007-10-12 2009-12-18 Commissariat Energie Atomique Procede de fabrication d'une structure micro-electronique impliquant un collage moleculaire
US7696058B2 (en) 2007-10-31 2010-04-13 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
WO2009063288A1 (fr) * 2007-11-15 2009-05-22 S.O.I.Tec Silicon On Insulator Technologies Structure de semi-conducteur ayant une couche protectrice
JP2009141093A (ja) 2007-12-06 2009-06-25 Toshiba Corp 発光素子及び発光素子の製造方法
JP5297219B2 (ja) * 2008-02-29 2013-09-25 信越化学工業株式会社 単結晶薄膜を有する基板の製造方法
US7749884B2 (en) * 2008-05-06 2010-07-06 Astrowatt, Inc. Method of forming an electronic device using a separation-enhancing species
KR20110028278A (ko) * 2008-05-17 2011-03-17 애스트로와트, 인코포레이티드 분리 기술을 사용하는 전자 디바이스 형성 방법
WO2009141724A1 (fr) * 2008-05-23 2009-11-26 S.O.I.Tec Silicon On Insulator Technologies Élaboration de nitrure de gallium d’indium essentiellement sans cratère
EP2329056B1 (fr) * 2008-08-28 2012-12-19 Soitec Appareil de surveillance basé sur l absorption uv et commande d un courant de gaz de chlorure
JP5115735B2 (ja) * 2008-09-04 2013-01-09 富士電機株式会社 炭化珪素半導体基板とその製造方法
JP4866935B2 (ja) 2009-04-28 2012-02-01 株式会社沖データ 立方晶炭化ケイ素単結晶薄膜の製造方法及び半導体装置
US8802477B2 (en) * 2009-06-09 2014-08-12 International Business Machines Corporation Heterojunction III-V photovoltaic cell fabrication
US8703521B2 (en) 2009-06-09 2014-04-22 International Business Machines Corporation Multijunction photovoltaic cell fabrication
US20110048517A1 (en) * 2009-06-09 2011-03-03 International Business Machines Corporation Multijunction Photovoltaic Cell Fabrication
US8633097B2 (en) * 2009-06-09 2014-01-21 International Business Machines Corporation Single-junction photovoltaic cell
US20100310775A1 (en) * 2009-06-09 2010-12-09 International Business Machines Corporation Spalling for a Semiconductor Substrate
US20110089429A1 (en) * 2009-07-23 2011-04-21 Venkatraman Prabhakar Systems, methods and materials involving crystallization of substrates using a seed layer, as well as products produced by such processes
WO2011017179A2 (fr) 2009-07-28 2011-02-10 Gigasi Solar, Inc. Systèmes, procédés et matériaux, comprenant la cristallisation de substrats par recuit laser en conditions préfusion, et produits obtenus par ces procédés
US8629436B2 (en) * 2009-08-14 2014-01-14 Gigasi Solar, Inc. Backside only contact thin-film solar cells and devices, systems and methods of fabricating same, and products produced by processes thereof
US20110165721A1 (en) * 2009-11-25 2011-07-07 Venkatraman Prabhakar Systems, methods and products including features of laser irradiation and/or cleaving of silicon with other substrates or layers
EP2330697A1 (fr) * 2009-12-07 2011-06-08 S.O.I.Tec Silicon on Insulator Technologies Dispositif à semi-conducteur avec une couche InGaN
US9012253B2 (en) * 2009-12-16 2015-04-21 Micron Technology, Inc. Gallium nitride wafer substrate for solid state lighting devices, and associated systems and methods
FR2957716B1 (fr) * 2010-03-18 2012-10-05 Soitec Silicon On Insulator Procede de finition d'un substrat de type semi-conducteur sur isolant
US8536022B2 (en) * 2010-05-19 2013-09-17 Koninklijke Philips N.V. Method of growing composite substrate using a relaxed strained layer
US8822817B2 (en) 2010-12-03 2014-09-02 The Boeing Company Direct wafer bonding
CN102610705A (zh) * 2011-01-24 2012-07-25 鸿富锦精密工业(深圳)有限公司 氮化镓基板的制作方法
FR2977069B1 (fr) 2011-06-23 2014-02-07 Soitec Silicon On Insulator Procede de fabrication d'une structure semi-conductrice mettant en oeuvre un collage temporaire
RU2469433C1 (ru) * 2011-07-13 2012-12-10 Юрий Георгиевич Шретер Способ лазерного отделения эпитаксиальной пленки или слоя эпитаксиальной пленки от ростовой подложки эпитаксиальной полупроводниковой структуры (варианты)
US8735219B2 (en) 2012-08-30 2014-05-27 Ziptronix, Inc. Heterogeneous annealing method and device
FR2995447B1 (fr) * 2012-09-07 2014-09-05 Soitec Silicon On Insulator Procede de separation d'au moins deux substrats selon une interface choisie
CN104756245B (zh) * 2012-10-26 2017-09-22 Rfhic公司 具有提高的可靠性和工作寿命的半导体器件及其制造方法
US9252008B2 (en) * 2013-01-11 2016-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxial formation mechanisms of source and drain regions
US20140264456A1 (en) * 2013-03-15 2014-09-18 Semiconductor Components Industries, Llc Method of forming a high electron mobility semiconductor device
DE102013212173B4 (de) * 2013-06-26 2016-06-02 Robert Bosch Gmbh MEMS-Bauelement mit einer auslenkbaren Membran und einem feststehenden Gegenelement sowie Verfahren zu dessen Herstellung
FR3007891B1 (fr) * 2013-06-28 2016-11-25 Soitec Silicon On Insulator Procede de fabrication d'une structure composite
EP3311422A4 (fr) * 2015-06-19 2019-06-12 Qmat, Inc. Processus de transfert de couche d'adhésion et de libération
US11289593B2 (en) * 2015-07-31 2022-03-29 Infineon Technologies Austria Ag Breakdown resistant HEMT substrate and device
US10867834B2 (en) * 2015-12-31 2020-12-15 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
FR3062398B1 (fr) * 2017-02-02 2021-07-30 Soitec Silicon On Insulator Procede de fabrication d'un substrat pour la croissance d'un film bidimensionnel de structure cristalline hexagonale
US10622468B2 (en) * 2017-02-21 2020-04-14 QROMIS, Inc. RF device integrated on an engineered substrate
US10332876B2 (en) * 2017-09-14 2019-06-25 Infineon Technologies Austria Ag Method of forming compound semiconductor body
CN108365083B (zh) * 2018-02-07 2022-03-08 济南晶正电子科技有限公司 用于声表面波器件的复合压电衬底的制造方法
FR3079659B1 (fr) * 2018-03-29 2020-03-13 Soitec Procede de fabrication d'un substrat donneur pour la realisation d'une structure integree en trois dimensions et procede de fabrication d'une telle structure integree
WO2020010056A1 (fr) 2018-07-03 2020-01-09 Invensas Bonding Technologies, Inc. Techniques d'assemblage de matériaux dissemblables en microélectronique
CN112018025A (zh) * 2019-05-31 2020-12-01 中国科学院上海微系统与信息技术研究所 Ⅲ-ⅴ族化合物半导体异质键合结构的制备方法
KR20230003471A (ko) 2020-03-19 2023-01-06 아데이아 세미컨덕터 본딩 테크놀로지스 인코포레이티드 직접 결합된 구조체들을 위한 치수 보상 제어
KR102447403B1 (ko) * 2020-06-30 2022-09-26 김승호 구조개선형 레이스웨이 조이너
CN112820634B (zh) * 2021-01-14 2024-01-16 镓特半导体科技(上海)有限公司 半导体结构、自支撑氮化镓层及其制备方法
US20220411259A1 (en) * 2021-06-25 2022-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Impact-resistant micromechanical arms
TWI785763B (zh) * 2021-08-27 2022-12-01 合晶科技股份有限公司 複合基板及其製造方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6146457A (en) * 1997-07-03 2000-11-14 Cbl Technologies, Inc. Thermal mismatch compensation to produce free standing substrates by epitaxial deposition
WO2001075196A1 (fr) * 2000-04-03 2001-10-11 S.O.I.Tec Silicon On Insulator Technologies Procede et dispositif de fabrication de substrats
US6303468B1 (en) * 1997-08-12 2001-10-16 Commissariat A L'energie Atomique Method for making a thin film of solid material
US6335263B1 (en) * 2000-03-22 2002-01-01 The Regents Of The University Of California Method of forming a low temperature metal bond for use in the transfer of bulk and thin film materials
US6391799B1 (en) * 1998-01-28 2002-05-21 Commissariat a l′Energie Atomique Process for fabricating a structure of semiconductor-on-insulator type in particular SiCOI
WO2002043112A2 (fr) * 2000-11-27 2002-05-30 S.O.I.Tec Silicon On Insulator Technologies Procede de fabrication d'un substrat
WO2002043124A2 (fr) * 2000-11-27 2002-05-30 S.O.I.Tec Silicon On Insulator Technologies Procede de fabrication d'un substrat contenant une couche mince sur un support et substrat obtenu par ce procede
EP1288346A2 (fr) * 2001-08-27 2003-03-05 Hoya Corporation Procédé de préparation d'un monocristal d'un matériau composé

Family Cites Families (63)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS607720A (ja) * 1983-06-28 1985-01-16 Nec Corp エピタキシヤル成長方法
US4601779A (en) * 1985-06-24 1986-07-22 International Business Machines Corporation Method of producing a thin silicon-on-insulator layer
US5147808A (en) * 1988-11-02 1992-09-15 Universal Energy Systems, Inc. High energy ion implanted silicon on insulator structure
JP2617798B2 (ja) * 1989-09-22 1997-06-04 三菱電機株式会社 積層型半導体装置およびその製造方法
US5013681A (en) * 1989-09-29 1991-05-07 The United States Of America As Represented By The Secretary Of The Navy Method of producing a thin silicon-on-insulator layer
US5024723A (en) * 1990-05-07 1991-06-18 Goesele Ulrich M Method of producing a thin silicon on insulator layer by wafer bonding and chemical thinning
US5270246A (en) * 1991-06-18 1993-12-14 Matsushita Electric Industrial Co., Ltd. Manufacturing method of semiconductor multi-layer film and semiconductor laser
FR2681472B1 (fr) * 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
DE69331816T2 (de) * 1992-01-31 2002-08-29 Canon K.K., Tokio/Tokyo Verfahren zur Herstellung eines Halbleitersubstrats
JP3214631B2 (ja) * 1992-01-31 2001-10-02 キヤノン株式会社 半導体基体及びその作製方法
US5229305A (en) * 1992-02-03 1993-07-20 Motorola, Inc. Method for making intrinsic gettering sites in bonded substrates
US5213986A (en) * 1992-04-10 1993-05-25 North American Philips Corporation Process for making thin film silicon-on-insulator wafers employing wafer bonding and wafer thinning
US5244817A (en) * 1992-08-03 1993-09-14 Eastman Kodak Company Method of making backside illuminated image sensors
US5310451A (en) * 1993-08-19 1994-05-10 International Business Machines Corporation Method of forming an ultra-uniform silicon-on-insulator layer
JPH1027893A (ja) * 1993-10-29 1998-01-27 Amer Fib Inc 電荷シンク又は電位ウェルとして設けられた絶縁層の下の基板内に電気的に結合され別に形成されたドープされた領域を有するsoiウエーハ上に設けられた集積回路(ic)装置
JP2980497B2 (ja) * 1993-11-15 1999-11-22 株式会社東芝 誘電体分離型バイポーラトランジスタの製造方法
JP3257580B2 (ja) * 1994-03-10 2002-02-18 キヤノン株式会社 半導体基板の作製方法
SG60012A1 (en) * 1995-08-02 1999-02-22 Canon Kk Semiconductor substrate and fabrication method for the same
FR2738671B1 (fr) * 1995-09-13 1997-10-10 Commissariat Energie Atomique Procede de fabrication de films minces a materiau semiconducteur
US6809010B1 (en) * 1996-02-29 2004-10-26 Kyocera Corporation Sapphire single crystal, semiconductor laser diode using the same for substrate, and method for manufacturing the same
SG65697A1 (en) 1996-11-15 1999-06-22 Canon Kk Process for producing semiconductor article
JPH10223496A (ja) * 1997-02-12 1998-08-21 Ion Kogaku Kenkyusho:Kk 単結晶ウエハおよびその製造方法
CA2233115C (fr) * 1997-03-27 2002-03-12 Canon Kabushiki Kaisha Substrat de semiconducteur et methode de fabrication
US6191007B1 (en) * 1997-04-28 2001-02-20 Denso Corporation Method for manufacturing a semiconductor substrate
US6150239A (en) * 1997-05-31 2000-11-21 Max Planck Society Method for the transfer of thin layers monocrystalline material onto a desirable substrate
DE19803013B4 (de) * 1998-01-27 2005-02-03 Robert Bosch Gmbh Verfahren zum Ablösen einer Epitaxieschicht oder eines Schichtsystems und nachfolgendem Aufbringen auf einen alternativen Träger
US6540827B1 (en) * 1998-02-17 2003-04-01 Trustees Of Columbia University In The City Of New York Slicing of single-crystal films using ion implantation
JP3358550B2 (ja) * 1998-07-07 2002-12-24 信越半導体株式会社 Soiウエーハの製造方法ならびにこの方法で製造されるsoiウエーハ
US20020089016A1 (en) * 1998-07-10 2002-07-11 Jean-Pierre Joly Thin layer semi-conductor structure comprising a heat distribution layer
JP4476390B2 (ja) * 1998-09-04 2010-06-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3525061B2 (ja) * 1998-09-25 2004-05-10 株式会社東芝 半導体発光素子の製造方法
JP4365920B2 (ja) 1999-02-02 2009-11-18 キヤノン株式会社 分離方法及び半導体基板の製造方法
US6323108B1 (en) * 1999-07-27 2001-11-27 The United States Of America As Represented By The Secretary Of The Navy Fabrication ultra-thin bonded semiconductor layers
FR2798224B1 (fr) * 1999-09-08 2003-08-29 Commissariat Energie Atomique Realisation d'un collage electriquement conducteur entre deux elements semi-conducteurs.
US6653209B1 (en) * 1999-09-30 2003-11-25 Canon Kabushiki Kaisha Method of producing silicon thin film, method of constructing SOI substrate and semiconductor device
US6633066B1 (en) * 2000-01-07 2003-10-14 Samsung Electronics Co., Ltd. CMOS integrated circuit devices and substrates having unstrained silicon active layers
TW452866B (en) * 2000-02-25 2001-09-01 Lee Tien Hsi Manufacturing method of thin film on a substrate
US6573126B2 (en) * 2000-08-16 2003-06-03 Massachusetts Institute Of Technology Process for producing semiconductor article using graded epitaxial growth
FR2816445B1 (fr) * 2000-11-06 2003-07-25 Commissariat Energie Atomique Procede de fabrication d'une structure empilee comprenant une couche mince adherant a un substrat cible
FR2835096B1 (fr) * 2002-01-22 2005-02-18 Procede de fabrication d'un substrat auto-porte en materiau semi-conducteur monocristallin
JP3729065B2 (ja) * 2000-12-05 2005-12-21 日立電線株式会社 窒化物半導体エピタキシャルウェハの製造方法及び窒化物半導体エピタキシャルウェハ
JP4127463B2 (ja) * 2001-02-14 2008-07-30 豊田合成株式会社 Iii族窒化物系化合物半導体の結晶成長方法及びiii族窒化物系化合物半導体発光素子の製造方法
JP4633962B2 (ja) * 2001-05-18 2011-02-16 日亜化学工業株式会社 窒化物半導体基板の製造方法
JP2003095798A (ja) * 2001-09-27 2003-04-03 Hoya Corp 単結晶基板の製造方法
US20030230778A1 (en) * 2002-01-30 2003-12-18 Sumitomo Mitsubishi Silicon Corporation SOI structure having a SiGe Layer interposed between the silicon and the insulator
FR2837981B1 (fr) * 2002-03-28 2005-01-07 Commissariat Energie Atomique Procede de manipulation de couches semiconductrices pour leur amincissement
FR2844634B1 (fr) * 2002-09-18 2005-05-27 Soitec Silicon On Insulator Formation d'une couche utile relaxee a partir d'une plaquette sans couche tampon
FR2845523B1 (fr) * 2002-10-07 2005-10-28 Procede pour realiser un substrat par transfert d'une plaquette donneuse comportant des especes etrangeres, et plaquette donneuse associee
JP4556158B2 (ja) * 2002-10-22 2010-10-06 株式会社Sumco 貼り合わせsoi基板の製造方法および半導体装置
JP2004247610A (ja) * 2003-02-14 2004-09-02 Canon Inc 基板の製造方法
US7018909B2 (en) * 2003-02-28 2006-03-28 S.O.I.Tec Silicon On Insulator Technologies S.A. Forming structures that include a relaxed or pseudo-relaxed layer on a substrate
EP1484794A1 (fr) * 2003-06-06 2004-12-08 S.O.I. Tec Silicon on Insulator Technologies S.A. Procédé de fabrication d'un substrat auto-porté
FR2855908B1 (fr) * 2003-06-06 2005-08-26 Soitec Silicon On Insulator Procede d'obtention d'une structure comprenant au moins un substrat et une couche ultramince
US7261777B2 (en) * 2003-06-06 2007-08-28 S.O.I.Tec Silicon On Insulator Technologies Method for fabricating an epitaxial substrate
FR2857982B1 (fr) * 2003-07-24 2007-05-18 Soitec Silicon On Insulator Procede de fabrication d'une couche epitaxiee
FR2857983B1 (fr) * 2003-07-24 2005-09-02 Soitec Silicon On Insulator Procede de fabrication d'une couche epitaxiee
US7538010B2 (en) * 2003-07-24 2009-05-26 S.O.I.Tec Silicon On Insulator Technologies Method of fabricating an epitaxially grown layer
FR2867310B1 (fr) * 2004-03-05 2006-05-26 Soitec Silicon On Insulator Technique d'amelioration de la qualite d'une couche mince prelevee
EP1659623B1 (fr) * 2004-11-19 2008-04-16 S.O.I. Tec Silicon on Insulator Technologies S.A. Méthode de fabrication d'une plaquette de type germanium sur isolant (GeOI)
DE112005002854T5 (de) * 2004-11-24 2007-10-11 Sumitomo Chemical Co., Ltd. Halbleitermehrschichtensubstrat, Verfahren zur Herstellung desselben und lichtemittierende Vorrichtung
FR2880988B1 (fr) * 2005-01-19 2007-03-30 Soitec Silicon On Insulator TRAITEMENT D'UNE COUCHE EN SI1-yGEy PRELEVEE
US7361528B2 (en) * 2005-02-28 2008-04-22 Sharp Laboratories Of America, Inc. Germanium infrared sensor for CMOS imagers
US20070117350A1 (en) * 2005-08-03 2007-05-24 Memc Electronic Materials, Inc. Strained silicon on insulator (ssoi) with layer transfer from oxidized donor

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6146457A (en) * 1997-07-03 2000-11-14 Cbl Technologies, Inc. Thermal mismatch compensation to produce free standing substrates by epitaxial deposition
US6303468B1 (en) * 1997-08-12 2001-10-16 Commissariat A L'energie Atomique Method for making a thin film of solid material
US6391799B1 (en) * 1998-01-28 2002-05-21 Commissariat a l′Energie Atomique Process for fabricating a structure of semiconductor-on-insulator type in particular SiCOI
US6335263B1 (en) * 2000-03-22 2002-01-01 The Regents Of The University Of California Method of forming a low temperature metal bond for use in the transfer of bulk and thin film materials
WO2001075196A1 (fr) * 2000-04-03 2001-10-11 S.O.I.Tec Silicon On Insulator Technologies Procede et dispositif de fabrication de substrats
WO2002043112A2 (fr) * 2000-11-27 2002-05-30 S.O.I.Tec Silicon On Insulator Technologies Procede de fabrication d'un substrat
WO2002043124A2 (fr) * 2000-11-27 2002-05-30 S.O.I.Tec Silicon On Insulator Technologies Procede de fabrication d'un substrat contenant une couche mince sur un support et substrat obtenu par ce procede
EP1288346A2 (fr) * 2001-08-27 2003-03-05 Hoya Corporation Procédé de préparation d'un monocristal d'un matériau composé

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
BALKAS C M ET AL: "Growth and characterization of GaN single crystals", JOURNAL OF CRYSTAL GROWTH, NORTH-HOLLAND PUBLISHING CO. AMSTERDAM, NL, vol. 208, no. 1-4, 1 January 2000 (2000-01-01), pages 100 - 106, XP004253381, ISSN: 0022-0248 *
POROWSKI S: "Bulk and homoepitaxial GaN-growth and characterisation", JOURNAL OF CRYSTAL GROWTH, NORTH-HOLLAND PUBLISHING, AMSTERDAM, NL, vol. 189-190, 15 June 1998 (1998-06-15), pages 153 - 158, XP004148494, ISSN: 0022-0248 *

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101925994B (zh) * 2008-01-21 2017-05-17 硅绝缘技术公司 具有稳定的氧化物结合层的复合结构的制造方法
FR2926672A1 (fr) * 2008-01-21 2009-07-24 Soitec Silicon On Insulator Procede de fabrication de couches de materiau epitaxie
WO2009092506A3 (fr) * 2008-01-21 2009-11-19 S.O.I.Tec Silicon On Insulator Technologies Procédé de fabrication d'une structure composite avec une couche de liage stable d'oxyde
JP2011510507A (ja) * 2008-01-21 2011-03-31 エス オー イ テク シリコン オン インシュレータ テクノロジース 複合構造上でエピタキシーによって成長する層の製造方法
US8153500B2 (en) 2008-01-21 2012-04-10 Soitec Method of fabricating an epitaxially grown layer on a composite structure
WO2009092624A1 (fr) * 2008-01-21 2009-07-30 S.O.I.Tec Silicon On Insulator Technologies Procédé de fabrication de couches épitaxiales sur une structure composite
US9242444B2 (en) 2008-01-21 2016-01-26 Soitec Method of fabricating a composite structure with a stable bonding layer of oxide
FR2926674A1 (fr) * 2008-01-21 2009-07-24 Soitec Silicon On Insulator Procede de fabrication d'une structure composite avec couche d'oxyde de collage stable
FR2967812A1 (fr) * 2010-11-19 2012-05-25 Soitec Silicon On Insulator Dispositif electronique pour applications radiofrequence ou de puissance et procede de fabrication d'un tel dispositif
FR2995446A1 (fr) * 2012-09-07 2014-03-14 Soitec Silicon On Insulator Procede de fabrication d'une structure comprenant au moins deux interfaces
WO2014037784A1 (fr) * 2012-09-07 2014-03-13 Soitec Procédé de fabrication d'une structure en vue d'une séparation ultérieure
FR2995445A1 (fr) * 2012-09-07 2014-03-14 Soitec Silicon On Insulator Procede de fabrication d'une structure en vue d'une separation ulterieure
US9607879B2 (en) 2012-09-07 2017-03-28 Soitec Process for fabrication of a structure with a view to a subsequent separation
WO2018025166A1 (fr) * 2016-08-02 2018-02-08 QMAT, Inc. Tranche de germes pour l'épaississement de gan par épitaxie en phase gazeuse ou liquide
FR3114909A1 (fr) * 2020-10-06 2022-04-08 Soitec Procédé de fabrication d’un substrat pour la croissance épitaxiale d’une couche d’un alliage III-N à base de gallium
FR3114910A1 (fr) * 2020-10-06 2022-04-08 Soitec Procédé de fabrication d’un substrat pour la croissance épitaxiale d’une couche d’un alliage III-N à base de gallium
WO2022074318A1 (fr) * 2020-10-06 2022-04-14 Soitec Procédé de fabrication d'un substrat pour la croissance épitaxiale d'une couche d'un alliage iii-n à base de gallium
FR3116652A1 (fr) * 2020-11-26 2022-05-27 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procédé de fabrication d’un composant comprenant une couche en matériau monocristallin compatible avec des budgets thermiques élevés
EP4006998A1 (fr) * 2020-11-26 2022-06-01 Commissariat à l'Energie Atomique et aux Energies Alternatives Procede de fabrication d'un composant comprenant une couche en materiau monocristallin compatible avec des budgets thermiques eleves

Also Published As

Publication number Publication date
DE602004008941D1 (de) 2007-10-25
CN1826433A (zh) 2006-08-30
FR2857983B1 (fr) 2005-09-02
US8216368B2 (en) 2012-07-10
TW200516180A (en) 2005-05-16
US20090321884A1 (en) 2009-12-31
US7601217B2 (en) 2009-10-13
KR20060052881A (ko) 2006-05-19
KR100825532B1 (ko) 2008-04-25
US20060076559A1 (en) 2006-04-13
CN100393922C (zh) 2008-06-11
DE602004008941T2 (de) 2008-05-08
WO2005014896A1 (fr) 2005-02-17
ATE373121T1 (de) 2007-09-15
EP1660702A1 (fr) 2006-05-31
JP5031365B2 (ja) 2012-09-19
JP2006528593A (ja) 2006-12-21
TWI310795B (en) 2009-06-11
EP1660702B1 (fr) 2007-09-12

Similar Documents

Publication Publication Date Title
FR2857983A1 (fr) Procede de fabrication d'une couche epitaxiee
FR2857982A1 (fr) Procede de fabrication d'une couche epitaxiee
FR2835096A1 (fr) Procede de fabrication d'un substrat auto-porte en materiau semi-conducteur monocristallin
EP1344246B1 (fr) Procede de fabrication d'un substrat notamment pour l'optique, l'electronique ou l'optoelectronique et substrat obtenu par ce procede
EP1324385B1 (fr) Procédé de report de couches minces semi-conductrices à partir d'une plaquette donneuse.
EP1338030B1 (fr) Procede de fabrication d'un substrat notamment pour l'optique, l'electronique ou l'optoelectronique et substrat obtenu par ce procede
EP2031654A2 (fr) Procédé de fabrication d'une structure pour épitaxie sans zone d'exclusion
WO2004090201A2 (fr) Procede de fabrication de cristaux monocristallins
FR2840731A1 (fr) Procede de fabrication d'un substrat comportant une couche utile en materiau semi-conducteur monocristallin de proprietes ameliorees
FR2823596A1 (fr) Substrat ou structure demontable et procede de realisation
FR3030877B1 (fr) Fabrication de couches de nitrure de groupe iiia sur structures de semi-conducteur sur isolant
FR2860248A1 (fr) Procede de realisation de substrats autosupportes de nitrures d'elements iii par hetero-epitaxie sur une couche sacrificielle
EP4128328B1 (fr) Procede de fabrication d'une structure composite comprenant une couche mince en sic monocristallin sur un substrat support en sic
FR2920589A1 (fr) "procede d'obtention d'un substrat hybride comprenant au moins une couche d'un materiau nitrure"
FR2926674A1 (fr) Procede de fabrication d'une structure composite avec couche d'oxyde de collage stable
FR3103961A1 (fr) Procede de fabrication d’une structure composite comprenant une couche mince en sic monocristallin sur un substrat support en sic
FR2905799A1 (fr) Realisation d'un substrat en gan
EP4066275B1 (fr) Procede de fabrication d'une structure composite comprenant une couche mince en sic monocristallin sur un substrat support en sic
FR2883659A1 (fr) Procede de fabrication d'une hetero-structure comportant au moins une couche epaisse de materiau semi-conducteur
FR2866982A1 (fr) Procede de fabrication de composants electroniques
EP4016585B1 (fr) Dispositif électronique en carbure de silicium et son procédé de fabrication
EP4226409A1 (fr) Procédé de fabrication d'un substrat pour la croissance épitaxiale d'une couche d'un alliage iii-n à base de gallium
WO2022074317A1 (fr) Procédé de fabrication d'un substrat pour la croissance épitaxiale d'une couche d'un alliage iii-n à base de gallium
WO2003052176A2 (fr) Procede de fabrication de substrats semi-conducteurs cristallins.

Legal Events

Date Code Title Description
ST Notification of lapse

Effective date: 20100331