FR2967812A1 - Dispositif electronique pour applications radiofrequence ou de puissance et procede de fabrication d'un tel dispositif - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 231
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 49
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 49
- 239000010703 silicon Substances 0.000 claims abstract description 49
- 239000004065 semiconductor Substances 0.000 claims abstract description 46
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims abstract description 40
- 238000000034 method Methods 0.000 claims abstract description 34
- 229910017083 AlN Inorganic materials 0.000 claims abstract description 30
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims abstract description 24
- 229910052799 carbon Inorganic materials 0.000 claims abstract description 24
- 239000002131 composite material Substances 0.000 claims abstract description 24
- 239000011159 matrix material Substances 0.000 claims abstract description 16
- 229910003465 moissanite Inorganic materials 0.000 claims abstract description 13
- 229910010271 silicon carbide Inorganic materials 0.000 claims abstract description 13
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 claims abstract description 12
- 229910003460 diamond Inorganic materials 0.000 claims abstract description 12
- 239000010432 diamond Substances 0.000 claims abstract description 12
- 239000011521 glass Substances 0.000 claims abstract description 10
- 239000002241 glass-ceramic Substances 0.000 claims abstract description 9
- 229910052782 aluminium Inorganic materials 0.000 claims abstract description 8
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims abstract description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 16
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 16
- 239000000835 fiber Substances 0.000 claims description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 229910000756 V alloy Inorganic materials 0.000 claims description 4
- 229910052732 germanium Inorganic materials 0.000 claims description 4
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 4
- 229920000049 Carbon (fiber) Polymers 0.000 claims 1
- 239000004917 carbon fiber Substances 0.000 claims 1
- 210000003666 myelinated nerve fiber Anatomy 0.000 abstract 1
- 239000000463 material Substances 0.000 description 45
- 235000012431 wafers Nutrition 0.000 description 9
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 8
- 239000007787 solid Substances 0.000 description 8
- 239000010931 gold Substances 0.000 description 7
- 229910052737 gold Inorganic materials 0.000 description 7
- 238000000151 deposition Methods 0.000 description 6
- 229910052594 sapphire Inorganic materials 0.000 description 6
- 239000010980 sapphire Substances 0.000 description 6
- 239000000654 additive Substances 0.000 description 5
- 230000000996 additive effect Effects 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 239000006112 glass ceramic composition Substances 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 3
- 238000004549 pulsed laser deposition Methods 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- 229910017214 AsGa Inorganic materials 0.000 description 2
- 229910002601 GaN Inorganic materials 0.000 description 2
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 2
- 239000011230 binding agent Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000407 epitaxy Methods 0.000 description 2
- 230000017525 heat dissipation Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000005121 nitriding Methods 0.000 description 2
- 239000000615 nonconductor Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 230000035882 stress Effects 0.000 description 2
- 238000004381 surface treatment Methods 0.000 description 2
- 230000008646 thermal stress Effects 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910001199 N alloy Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 238000002048 anodisation reaction Methods 0.000 description 1
- 238000007743 anodising Methods 0.000 description 1
- 238000002089 carbo-reduction Methods 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000003776 cleavage reaction Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000003487 electrochemical reaction Methods 0.000 description 1
- 239000003792 electrolyte Substances 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 230000010070 molecular adhesion Effects 0.000 description 1
- 231100000252 nontoxic Toxicity 0.000 description 1
- 230000003000 nontoxic effect Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000843 powder Substances 0.000 description 1
- 230000007017 scission Effects 0.000 description 1
- 238000005245 sintering Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000002470 thermal conductor Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
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Abstract
L'invention concerne un dispositif électronique pour applications radiofréquence ou de puissance, comprenant une couche semi-conductrice portant des composants électroniques sur un substrat support, dans lequel le substrat support est choisi parmi les substrats suivants : - un substrat de nitrure d'aluminium, éventuellement entouré d'une enveloppe d'alumine, - un substrat bicouche comprenant une couche d'AIN ou de carbone diamant amorphe d'épaisseur supérieure à 5 µm sur un substrat de base de silicium, un substrat composite comprenant une matrice vitrocéramique ou de verre et des fibres d'AIN, d'alumine, de SiC, de carbone et/ou de MgO, - un substrat de silicium comprenant une région superficielle poreuse d'épaisseur supérieure à 5 µm, - un substrat d'aluminium entouré d'une enveloppe d'AIN ou d'alumine d'épaisseur supérieure à 5 µm, - un substrat de silicium comprenant une région superficielle dopée en or, avec une concentration supérieure à 10 at/cm et d'épaisseur supérieure à 5 µm. L'invention concerne également deux procédés de fabrication d'un tel dispositif.
Description
DISPOSITIF ELECTRONIQUE POUR APPLICATIONS RADIOFREQUENCE OU DE PUISSANCE ET PROCEDE DE FABRICATION D'UN TEL DISPOSITIF DOMAINE DE L'INVENTION La présente invention concerne un dispositif électronique pour applications radiofréquence ou de puissance, comprenant une couche semi-conductrice portant des composants électroniques sur un substrat support, ainsi que des procédés de fabrication d'un 10 tel dispositif.
ARRIERE PLAN DE L'INVENTION La réalisation de dispositifs micro-électroniques, en particulier pour des applications dans le domaine de la radiofréquence ou de la puissance, nécessite de placer les 15 composants sur un substrat support de haute résistivité électrique et de bonne conductivité thermique. Une résistivité élevée permet en effet de limiter les interactions à haute fréquence entre les transistors (la pénétration des lignes de champs dans le substrat causant des effets parasites). 20 Une bonne conductivité thermique est nécessaire pour évacuer la chaleur générée par le fonctionnement à haute fréquence ou à forte puissance des dispositifs. Selon une solution connue, on peut réaliser ces dispositifs sur des substrats de type SOI (acronyme du terme anglo-saxon « Silicon On Insulator ») dont le substrat support en silicium (ou une partie de celui-ci) est hautement résistif. 25 Ainsi, le document US 2009/321,873 décrit une structure comprenant successivement un substrat support de silicium, une couche de silicium à haute résistivité, une couche d'oxyde de silicium et une couche mince de silicium dans laquelle sont formés les composants. Le document US 2007/032,040 décrit quant à lui un substrat SOI comprenant un 30 substrat support de silicium présentant une résistivité électrique supérieure à 3000 Ohm.cm, une couche d'oxyde de silicium et une couche mince de silicium dans laquelle sont formés les composants. Cependant, ces substrats présentent l'inconvénient de présenter une conductivité thermique faible, notamment en raison de la présence d'une couche relativement épaisse 35 d'oxyde de silicium (SiO2), qui est un mauvais conducteur thermique.
La conductivité thermique de tels substrats SOI, dès lors que l'épaisseur de l'oxyde excède de l'ordre de 50 nm, peut alors être limitée par la conductivité de cet oxyde de silicium, de l'ordre de 1 à 2 W/m K, ce qui est trop faible pour les applications visées. Selon une deuxième solution connue, on peut réaliser les composants sur un premier substrat, par exemple un substrat de silicium, et transférer après leur réalisation ces composants sur un substrat support final de saphir qui est un matériau présentant une résistivité électrique de l'ordre de 1014 Ohm.cm. Une telle approche est présentée par exemple dans le document US 6,944,375. Cependant, le saphir présente une conductivité thermique de 30 à 40 W/m K, ce qui est considéré comme pouvant être amélioré pour les applications visées. Une couche d'oxyde est intercalée entre la couche portant les composants et le substrat de saphir, pour faciliter le collage. Or, comme exposé plus haut, cette couche d'oxyde peut former une barrière thermique qui empêche la dissipation thermique au sein du substrat de saphir.
Par ailleurs, les substrats de saphir sont relativement onéreux, en particulier pour de diamètres plus grands que 150 mm. Un but de la présente invention est donc de procurer un substrat support pour un dispositif pour des applications radiofréquence ou de puissance. Plus précisément, ce substrat support doit présenter à la fois une haute résistivité électrique, c'est-à-dire supérieure à 3000 Ohm.cm, au moins dans la région la plus proche de la couche portant les composants, et une conductivité thermique au moins aussi bonne que celle du silicium (de préférence supérieure à 30 W/m K), tout en étant moins onéreux que le saphir. Ce substrat doit pouvoir être fabriqué pour former des plaquettes de grande taille, c'est- à-dire typiquement de diamètre supérieur à 150 mm. Ce substrat support doit également se prêter au procédé de fabrication du dispositif, et notamment présenter les propriétés thermiques requises (en particulier, en termes de coefficient de dilatation thermique et de résistance à la température) selon le procédé qui aura été défini.
BREVE DESCRIPTION DE L'INVENTION Conformément à l'invention, il est proposé un dispositif électronique pour applications radiofréquence ou de puissance, comprenant une couche semi-conductrice portant des composants électroniques sur un substrat support, dans lequel le substrat support est choisi parmi les substrats suivants : (i) un substrat de nitrure d'aluminium, de préférence polycristallin, (ii) un substrat de nitrure d'aluminium entouré d'une enveloppe d'alumine, (iii) un substrat bicouche comprenant une couche d'AIN, d'alumine ou de carbone diamant amorphe d'épaisseur supérieure à 5 pm sur un substrat de base de silicium, ladite couche d'AIN, d'alumine ou de carbone diamant amorphe étant intercalée entre la couche semi-conductrice portant les composants et le substrat de base, (iv) un substrat composite comprenant une matrice vitrocéramique et des fibres d'AIN, d'alumine, de SiC, de carbone et/ou de MgO, (v) un substrat composite comprenant une matrice de verre et des fibres d'AIN, d'alumine, de SiC, de carbone et/ou de MgO, (vi) un substrat de silicium comprenant une région superficielle poreuse d'épaisseur supérieure à 5 pm, ladite couche poreuse étant intercalée entre la couche semi-conductrice portant les composants et le substrat de silicium, (vii) un substrat d'aluminium entouré d'une enveloppe d'AIN ou d'alumine d'épaisseur supérieure à 5 pm, (viii) un substrat de silicium comprenant une région superficielle dopée en or, avec une concentration supérieure à 1015 at/cm3 et d'épaisseur supérieure à 5 pm, ladite région superficielle étant intercalée entre entre la couche semi-conductrice portant les composants et le substrat de silicium. La couche semi-conductrice portant les composants est en silicium, en germanium ou en un alliage du groupe III-V, notamment un alliage du groupe III-N. Eventuellement, une couche d'oxyde de silicium présentant une épaisseur inférieure à 50 nm est intercalée entre le substrat support et la couche portant les composants.
De manière alternative, une couche d'AIN, d'alumine, de carbone diamant amorphe ou de silicium polycristallin de haute résistivité électrique est intercalée entre le substrat support et la couche semi-conductrice portant les composants. Le dispositif est une plaquette présentant un diamètre supérieur ou égal à 150 mm, avantageusement supérieur ou égal à 200 mm.
Alternativement, ledit dispositif est une puce. Un autre objet de l'invention concerne un procédé de fabrication d'un dispositif pour applications radiofréquence ou de puissance, comprenant une couche portant des composants électroniques sur un substrat support, comprenant les étapes successives suivantes : (a) formation d'une structure comprenant une couche semi-conductrice sur le substrat support, (b) fabrication des composants dans la couche semi-conductrice, dans lequel on utilise dans l'étape (a) un substrat support choisi parmi les substrats suivants : (i) un substrat de nitrure d'aluminium, de préférence polycristallin, (ii) un substrat de nitrure d'aluminium entouré d'une enveloppe d'alumine, (iii) un substrat bicouche comprenant une couche d'AIN, d'alumine ou de carbone diamant amorphe d'épaisseur supérieure à 5 pm sur un substrat de base de silicium, (iv) un substrat composite comprenant une matrice vitrocéramique et des fibres d'AIN, d'alumine, de SiC, de carbone et/ou de MgO, (v) un substrat de silicium comprenant une région superficielle poreuse d'épaisseur supérieure à 5 pm. Un autre objet de l'invention concerne encore un procédé de fabrication d'un dispositif pour applications radiofréquence ou de puissance, comprenant une couche portant des composants électroniques sur un substrat support, comprenant les étapes successives suivantes : (a) fabrication des composants dans une couche semi-conductrice d'un substrat donneur, (b) collage de la couche semi-conductrice portant les composants sur un substrat intermédiaire, (c) retrait du reliquat du substrat donneur pour transférer la couche portant les composants sur le substrat intermédiaire, (d) collage de la couche portant les composants sur le substrat support, (e) retrait du substrat intermédiaire, caractérisé en ce que dans l'étape (d) on utilise un substrat support choisi parmi les substrats suivants : (i) un substrat de nitrure d'aluminium, de préférence polycristallin, (ii) un substrat de nitrure d'aluminium entouré d'une enveloppe d'alumine, (iii) un substrat bicouche comprenant une couche d'AIN, d'alumine ou de carbone diamant amorphe d'épaisseur supérieure à 5 pm sur un substrat de base de silicium, (iv) un substrat composite comprenant une matrice vitrocéramique et des fibres d'AIN, d'alumine, de SiC, de carbone et/ou de MgO, (v) un substrat composite comprenant une matrice de verre et des fibres d'AIN, d'alumine, de SiC, de carbone et/ou de MgO, (vi) un substrat de silicium comprenant une région superficielle poreuse d'épaisseur supérieure à 5 pm, (vii) un substrat d'aluminium entouré d'une enveloppe d'AIN ou d'alumine d'épaisseur supérieure à 5 pm, (viii) un substrat de silicium comprenant une région superficielle dopée en or, avec une concentration supérieure à 1015 at/cm3, et d'épaisseur supérieure à 5 pm. De manière particulièrement avantageuse, le substrat donneur employé à l'étape (a) comprend successivement un premier substrat, une couche d'oxyde de silicium présentant une épaisseur inférieure à 50 nm et la couche semi-conductrice dans laquelle sont fabriqués les composants, et, lors de l'étape (c), on laisse ladite couche d'oxyde de silicium sur la couche portant les composants.
BREVE DESCRIPTION DES DESSINS D'autres caractéristiques et avantages de l'invention ressortiront de la description détaillée qui va suivre, en référence aux dessins annexés sur lesquels : - les figures 1A à 1E illustrent de manière schématique les principales étapes d'un premier procédé de fabrication d'un dispositif selon l'invention, - la figure 2 est une vue schématique d'un premier mode de réalisation d'un dispositif selon l'invention, - la figure 3 est une vue schématique d'un deuxième mode de réalisation d'un dispositif selon l'invention, - la figure 4 est une vue schématique d'un troisième mode de réalisation d'un dispositif selon l'invention, - la figure 5 est une vue schématique d'un quatrième mode de réalisation d'un dispositif selon l'invention, - les figures 6A à 6F illustrent de manière schématique les principales étapes d'un deuxième procédé de fabrication d'un dispositif selon l'invention.
Il est précisé que, pour faciliter l'illustration des dispositifs, les rapports des épaisseurs des différentes couches n'ont pas nécessairement été respectés.
DESCRIPTION DETAILLEE DE L'INVENTION La fabrication du dispositif peut être réalisée selon deux principaux procédés, qui sont décrits ci-dessous en référence aux figures 1A à 1E et 6A à 6F respectivement.
Premier procédé : fabrication des composants dans une couche semi-conductrice sur le substrat support Un premier procédé consiste de manière générale à fabriquer tout d'abord une structure comprenant le substrat support et la couche mince semi-conductrice destinée à recevoir les composants, puis à fabriquer les composants dans ladite couche semi-conductrice. Les techniques de fabrication des composants mettent en oeuvre des températures élevées, c'est-à-dire typiquement supérieure à 1000°C. Ceci impose donc au substrat support de pouvoir résister à de telles températures.
Par ailleurs, le substrat support doit présenter un coefficient de dilatation thermique à la température considérée qui soit du même ordre que celui du matériau de la couche semi-conductrice portant les composants, afin d'éviter de générer des contraintes dans la structure lors de sa fabrication. Ainsi pour une couche semi-conductrice portant les composants qui est en silicium, et un procédé de fabrication de la structure imposant une exposition à 800cC, le coefficient de dilatation thermique du substrat support est compris entre 1 et 5.10-6 K-'. En référence à la figure 1A, on fournit un substrat support 1 choisi parmi les substrats décrits en détail plus bas. En référence à la figure 1B, on fournit un substrat donneur 20 comprenant une couche semi-conductrice 2. L'épaisseur de la couche semi-conductrice 2 est typiquement comprise entre 10 nm et 10 pm. La couche semi-conductrice 2 comprend de préférence du silicium, du germanium ou un nitrure d'un ou plusieurs éléments du groupe III (par exemple, du nitrure de gallium) ou encore un alliage du groupe III-V tel que de l'InP ou de l'AsGa. La couche 2 peut faire partie intégrante du substrat donneur, notamment lorsque celui-ci est un substrat massif. En variante, la couche 2 peut avoir été formée sur un substrat 22 par épitaxie (le matériau du substrat 22 étant alors adapté à la croissance épitaxiale du matériau de la couche 2) ou bien collée sur le substrat 22. En référence à la figure 1C, on colle la couche semi-conductrice 2 sur le substrat support 1. Eventuellement, on peut former une couche (non illustrée ici) sur ladite couche semi-conductrice 2 pour faciliter le collage.
Cette couche de collage peut être réalisée en un matériau ayant des propriétés électriques et/ou thermiques compatibles avec l'application visée et permettant le collage : il peut s'agir par exemple d'alumine, d'AIN, de silicium poly-cristallin de haute résistivité électrique, voire d'oxyde de silicium dans la mesure où son épaisseur n'excède pas 50 nm.
En référence à la figure ID, on retire une partie 22 du substrat donneur 20 de manière à ne conserver sur le substrat support 1 que la couche semi-conductrice 2. Ce transfert peut typiquement être opéré par un procédé de type Smart-CutTM, selon lequel (comme illustré à la figure 1B) le substrat donneur 20 aura au préalable subi une implantation d'espèces atomiques à une profondeur correspondant à l'épaisseur de la couche 2 à transférer, de manière à former une zone de fragilisation 21. Après le collage, l'application de contraintes thermiques et/ou mécaniques à la zone de fragilisation permet le clivage du substrat donneur, en vue de son détachement du reste de la structure. De manière alternative, le retrait du substrat donneur peut être effectué par un amincissement par sa face arrière, obtenu par gravure chimique et/ou physique.
En référence à la figure 1E, on forme des composants dans la couche semi-conductrice 2, par toute technique connue de l'homme du métier. Des substrats supports adaptés pour la mise en oeuvre de ce procédé et présentant à la fois une bonne résistivité électrique et une bonne conductivité thermique vont maintenant être décrits en référence aux figures 2 à 5.
Substrat massif d'AIN, de préférence polycristallin Un premier mode de réalisation de l'invention est l'utilisation d'un substrat massif d'AIN, qui peut avantageusement être polycristallin. Un tel substrat (dans le cas polycristallin) peut être fabriqué par frittage, pour former une plaquette de la dimension souhaitée. En particulier, il est possible de former des plaquettes de diamètre supérieur à 150 mm. Ce substrat présente alors une résistivité électrique de l'ordre de 109 Ohm.cm et peut présenter une conductivité thermique supérieure à 200 W/m K. Par ailleurs, il présente un coefficient de dilatation thermique compris entre 3 et 5 10-6 K- ' qui est voisin de celui du silicium. C'est également un matériau non toxique et non néfaste à l'environnement. Selon une variante de réalisation, illustrée à la figure 2, le substrat support 1 est formé dudit substrat 10 d'AIN polycristallin qui est entouré d'une couche 11 d'alumine (AI2O3) qui le protège en jouant un rôle de barrière de diffusion.
L'alumine remplit également la fonction de couche de collage vis-à-vis de la couche semi-conductrice qui doit être reportée sur le substrat support. L'épaisseur de cette couche d'alumine est typiquement de l'ordre de 10 nm. Une telle couche peut être formée par oxydation de l'AIN à une température supérieure à 800 °C. Il est possible de procéder à un collage direct par adhésion moléculaire (c'est-à-dire sans la formation d'une couche de collage sur la couche semi-conductrice) du silicium sur l'AIN ou l'alumine, dans la mesure où les surfaces à mettre en contact présentent une rugosité suffisamment faible (inférieure à 10 Angstrôms rms).
Cependant, il est également envisageable de former une fine couche d'oxyde sur la couche mince de silicium avant le collage. L'épaisseur de ladite couche doit être minimisée afin de ne pas pénaliser, par son caractère d'isolant thermique, la conductivité thermique de la structure. Ainsi, l'épaisseur de l'éventuelle couche d'oxyde de silicium est généralement inférieure 15 à 50 nm Alternativement on peut prévoir une couche de collage en silicium polycristallin de haute résistivité. Cette couche de collage optionnelle n'a pas été représentée sur le dispositif illustré à la figure 2. 20 Substrat support bicouche Un deuxième mode de réalisation de l'invention est un substrat support bicouche tel qu'illustré dans le dispositif de la figure 3. Ledit substrat 1 comprend un substrat de base 12 en un premier matériau présentant 25 une conductivité thermique élevée, recouvert d'une couche 13 en un second matériau qui présente également une conductivité thermique élevée mais surtout une résistivité électrique importante. Le second matériau présente en outre de préférence une bonne adhérence vis-à-vis du matériau semi-conducteur de la couche mince 2. 30 A défaut, on peut munir sa surface d'une couche de collage comme mentionné précédemment. Ce substrat 1 est fabriqué par dépôt d'une couche épaisse 13 (i.e. d'épaisseur typiquement supérieure à 10 pm) du second matériau sur un substrat 12 du premier matériau.
Selon un mode de réalisation préféré, le premier matériau est du silicium et le second matériau est de l'AIN ou du carbone diamant amorphe (également connu sous l'acronyme DLC). Les techniques de dépôt de ces matériaux sont connues de l'homme du métier.
Pour le dépôt d'AIN, on peut citer le dépôt chimique en phase vapeur (CVD, acronyme du terme anglo-saxon « Chemical Vapor Deposition ») et notamment le procédé HTCVD (acronyme du terme anglo-saxon « High Temperature Chemical Vapor Deposition). Un autre procédé adapté au dépôt d'AIN est une pulvérisation cathodique connue sous le terme anglo-saxon de « Pulsed DC Sputtering ».
Pour le dépôt de carbone diamant amorphe, on peut mentionner les techniques suivantes : dépôt chimique en phase vapeur assisté par plasma (PECVD, acronyme du terme anglo-saxon « Plasma-Enhanced Chemical Vapor Deposition »), technique FCVA (acronyme du terme anglo-saxon « Filtered Cathodic Vacuum Arc »), dépôt par laser pulsé (PLD ou « Pulsed Laser Deposition »).
Eventuellement, en vue du collage de la couche 2 sur la couche épaisse 13 du substrat 1, une fine couche d'oxyde 3 de silicium peut être formée sur la couche 2. Comme mentionné dans le cas précédent, la couche d'oxyde présente une épaisseur inférieure à 50 nm.
Substrat support composite Selon une autre variante de réalisation de l'invention, illustrée à la figure 4, le substrat support 1 est un substrat composite, comprenant une matrice en un premier matériau et un additif en un second matériau. Le premier matériau est choisi de sorte à conférer au substrat une résistivité électrique élevée. De préférence, il présente également une bonne adhésion vis-à-vis du matériau de la couche mince semi-conductrice. A défaut, on peut munir sa surface d'une couche de collage comme mentionné précédemment Le second matériau est quant à lui choisi pour apporter au substrat dans lequel il est introduit une conductivité thermique élevée. Il peut présenter une résistivité électrique inférieure à celle du premier matériau. C'est la microstructure de ce substrat composite qui détermine ses propriétés thermiques et électriques.
De manière particulièrement avantageuse, le premier matériau est un matériau vitrocéramique. Un tel matériau peut être choisi pour présenter une résistivité électrique de l'ordre de 109 Ohm.cm.
Par ailleurs, il peut résister à des températures supérieures à 1000°C et présente un état de surface qui lui permet d'être collé à un matériau semi-conducteur tel que le silicium, sans qu'il soit nécessaire de recourir à une couche de collage additionnelle. La conductivité thermique de ce matériau composite est de l'ordre de 50 W/m K. Ce composite présente en outre un coefficient de dilatation thermique extrêmement faible. L'additif est introduit dans la matrice sous forme de fibres. Le second matériau est de préférence choisi parmi l'AIN, l'alumine, le carbone, le SiC (ces trois matériaux présentant une excellente conductivité thermique) et le MgO. Le MgO présente l'avantage d'être peu onéreux tout en constituant un bon isolant électrique. Le procédé de fabrication du matériau vitrocéramique composite comprend typiquement les étapes suivantes : on plonge des fibres du deuxième matériau dans un bain comprenant de la poudre de verre et un liant, on place les fibres ainsi imprégnées et séchées dans une empreinte de moulage, on chauffe l'ensemble de manière à provoquer l'évaporation du liant et on applique une pression pour les densifier. On applique ensuite un traitement permettant de cristalliser partiellement le verre pour produire un matériau vitrocéramique, ce qui permet d'en augmenter la tenue en température.
Substrat support présentant une région superficielle modifiée Une variante d'obtention d'un substrat support selon l'invention comprend l'application, à un substrat massif, d'un traitement de surface conférant à une région superficielle du substrat des propriétés améliorées en termes de conductivité thermique et/ou de résistivité électrique. Plus précisément, on peut porosifier la surface d'un substrat massif de silicium pour former en surface une couche poreuse épaisse, c'est-à-dire présentant une épaisseur de l'ordre de 5 pm. La formation de la couche poreuse s'effectue par exemple par une réaction électrochimique dans un électrolyte de type HF. L'obtention d'une résistivité élevée dans la région porosifiée est liée à la morphologie de cette région.
On peut donc faire en sorte de former une région superficielle du substrat qui présente une résistivité électrique très élevée. La figure 5 illustre un dispositif comprenant une couche 2' de composants sur un tel substrat support 1, dans lequel la région 14 du substrat 1 située sous la couche 2' présente une résistivité très élevée. Par ailleurs, le substrat étant en silicium, il présente une conductivité thermique satisfaisante pour les applications visées.
Deuxième procédé : report de la couche portant les composants sur le substrat support Un deuxième procédé consiste généralement à fabriquer les composants dans une couche semi-conductrice d'un substrat dit substrat donneur, puis à procéder à un double report pour transférer la couche comprenant les composants sur le substrat support final. Comme illustré à la figure 6A, on procure un substrat donneur 20 comprenant une couche semi-conductrice 2.
L'épaisseur de la couche semi-conductrice 2 est typiquement comprise entre 10 nm et 10 pm. La couche semi-conductrice 2 comprend de préférence du silicium, du germanium ou un nitrure d'un ou plusieurs éléments du groupe III (par exemple, du nitrure de gallium), ou encore un alliage du groupe III-V tel que InP ou AsGa.
La couche 2 peut faire partie intégrante du substrat donneur, notamment lorsque celui-ci est un substrat massif. En variante, la couche 2 peut avoir été formée sur un premier substrat 22 par épitaxie (le matériau dudit premier substrat étant alors adapté à la croissance épitaxiale du matériau de la couche 2) ou bien collée sur un substrat 22 pour former le substrat donneur 20.
Le matériau du substrat donneur est adapté pour résister aux températures élevées mises en oeuvre lors de la fabrication des composants. Il doit également conférer à l'ensemble une rigidité suffisante pour la manipulation pendant les différentes étapes du procédé. Selon un mode de réalisation préféré de l'invention, le substrat donneur est un substrat de type semi-conducteur sur isolant (SOI), c'est-à-dire comprenant successivement un premier substrat 22 servant de support mécanique, une couche 23 enterrée qui peut être une couche d'oxyde de silicium d'épaisseur inférieure à 50 nm ou encore une couche d'AIN, d'alumine ou de silicium poly-cristallin de haute résistivité, et la couche 2 dans laquelle doivent être fabriqués les composants.
C'est cette forme d'exécution qui est illustrée aux figures 6A à 6F.
En référence à la figure 6B, on fabrique les composants souhaités dans et/ou sur la couche semi-conductrice 2, par les procédés connus de l'homme du métier. En référence à la figure 6C, on procède au collage de la couche semi-conductrice 2' comprenant les composants sur un substrat intermédiaire 4.
Les composants de la couche semi-conductrice 2' se trouvent alors dans une position inversée par rapport à la configuration dans laquelle ils ont été fabriqués. En référence à la figure 6D, on retire le reliquat du substrat donneur 22 pour ne laisser sur le substrat intermédiaire 4 que la couche 2' portant les composants recouverte de la couche 23.
Dans cette étape de retrait du substrat donneur, qui s'effectue typiquement par une gravure mécanique suivie d'une attaque chimique, la couche 23 joue le rôle d'une couche d'arrêt vis-à-vis de l'agent de gravure et permet de protéger la couche 2'. En référence à la figure 6E, on colle la structure obtenue à l'étape précédente au substrat support 1, qui est le substrat support final du dispositif, la couche 23 étant située à l'interface. Ledit substrat support 1 est un support selon l'invention, c'est-à-dire présentant à la fois une forte résistivité électrique et une conductivité thermique élevée. Dans la mesure où le traitement de collage puis d'amincissement du substrat donneur sont mis en oeuvre à des températures moins élevées que la fabrication des composants, les contraintes thermiques appliquées au substrat support sont plus faibles que dans le cas du premier procédé. Ainsi, le substrat support doit résister à des températures comprises entre 400 et 600°C, et l'influence de son coefficient de dilatation thermique est également moindre que dans le cas du premier procédé.
On décrira plus bas des substrats supports adaptés pour la mise en oeuvre de ce procédé. Naturellement, les substrats supports conçus pour la mise en oeuvre du premier procédé sont également utilisables dans ce deuxième procédé, puisque les contraintes thermiques qu'ils subissent sont plus faibles.
Dans cette étape de collage, la couche 23 joue le rôle d'une couche de collage pour faciliter l'adhésion de la couche 2' sur le substrat support 1. En référence à la figure 6F, on retire le substrat intermédiaire 4 pour ne laisser sur le substrat support 1 que la couche 23, qui est alors à nouveau enterrée, et la couche semi-conductrice 2' comprenant les composants.
Les composants se retrouvent alors dans la configuration dans laquelle ils ont été fabriqués. Cette étape de retrait peut être mise en oeuvre par toute technique connue de l'homme du métier.
Par exemple, on peut procéder à un amincissement du substrat donneur par sa face arrière, comprenant un retrait de matière par gravure chimique et/ou physique (polissage). Pour la mise en oeuvre de ce procédé de transfert de couche portant des composants, on pourra également se référer au document US 6,911,375 qui en décrit un exemple d'implémentation.
On notera que lorsque la couche 23 est une couche d'oxyde de silicium, elle est suffisamment mince pour ne pas constituer une barrière thermique dans le dispositif. On va maintenant décrire plusieurs substrats supports présentant à la fois une haute résistivité électrique et une conductivité thermique élevée, pouvant être employés dans ce procédé.
Substrat support composite Le substrat support est un substrat composite, comprenant une matrice en un premier matériau et un additif en un second matériau. Le premier matériau est choisi de sorte à conférer au substrat une résistivité électrique élevée. De préférence, il présente également une bonne adhésion vis-à-vis du matériau de la couche mince semi-conductrice. Le second matériau est quant à lui choisi pour apporter au substrat dans lequel il est introduit une conductivité thermique élevée.
Il peut présenter une résistivité électrique inférieure à celle du premier matériau. C'est la microstructure de ce substrat composite qui détermine ses propriétés thermiques et électriques. Le composite vitrocéramique tel que décrit plus haut peut naturellement être employé dans la mise en oeuvre du deuxième procédé de fabrication du dispositif.
De manière alternative, le substrat support est un verre composite. Dans celui-ci, le premier matériau est du verre. Un tel matériau peut être choisi pour présenter une résistivité électrique supérieure à 109 Ohm.cm.
Par ailleurs, le verre est un matériau qui peut aisément être mis en oeuvre pour former des plaquettes de la dimension souhaitée, et présente un état de surface qui lui permet d'être collé à un matériau semi-conducteur tel que le silicium. L'additif est introduit dans la matrice sous forme de fibres, selon un procédé similaire à celui décrit pour le composite vitrocéramique décrit plus haut. Le second matériau est de préférence choisi parmi l'AIN, l'alumine, le carbone, le SiC (ces trois matériaux présentant une excellente conductivité thermique) et le MgO. Le MgO présente l'avantage d'être peu onéreux tout en constituant un bon isolant électrique.
Cependant, même lorsque l'additif ne présente pas une résistivité électrique aussi élevée que celle de la matrice, ceci ne pénalise pas excessivement la résistivité électrique du composite.
Substrat support présentant une région superficielle modifiée Une autre forme d'exécution, illustrée à la figure 5, comprend l'utilisation d'un substrat massif auquel on a appliqué un traitement de surface conférant à une région superficielle du substrat des propriétés améliorées en termes de conductivité thermique et/ou de résistivité électrique. A cet égard, le substrat support de silicium présentant une région superficielle poreuse est adapté à la mise en oeuvre de ce deuxième procédé. Selon une alternative, on effectue une anodisation ou une nitruration d'un substrat d'aluminium. Un traitement d'anodisation a pour effet de former autour du substrat une enveloppe 14 d'alumine dont l'épaisseur peut atteindre quelques dizaines de pm.
Par ailleurs, plus la couche formée est épaisse, plus elle est poreuse. Un traitement de nitruration du substrat d'aluminium conduit à la formation autour du substrat d'une enveloppe 14 d'AIN. Un autre moyen d'obtenir une telle couche d'AIN est d'effectuer une carbo-réduction d'une couche d'alumine entourant le substrat.
L'épaisseur de cette enveloppe d'AIN est élevée, c'est-à-dire d'épaisseur typiquement supérieure à 5 pm. Une autre possibilité est de faire diffuser de l'or sur une épaisseur relativement importante (i.e. au moins quelques dizaines de pm) de la face supérieure d'un substrat de silicium, de manière à obtenir dans cette région une concentration en or supérieure à 1015 at/cm3.
On obtient un tel substrat support par exemple en déposant une couche d'or sur la face supérieure d'un substrat de silicium, et en appliquant un traitement thermique conduisant à la diffusion des atomes d'or dans l'épaisseur du substrat de silicium. Les conditions du traitement thermique, et notamment sa durée, sont déterminées de telle sorte que l'or ne diffuse que dans une région superficielle du substrat, sur une épaisseur d'environ 5 pm, et non dans toute son épaisseur. L'article « Semi-insulating silicon for microwave devices », D.M. Jordan et al, Solid State Phenomena Vols 156-158 (2010) pp 101-106 divulgue un procédé de dopage d'un substrat de silicium par diffusion d'or dans la totalité du substrat mais requiert, pour la formation d'une structure de type SOI, l'emploi d'une couche d'encapsulation.
Dispositif obtenu Comme illustré de manière générale aux figures 1E et 6F, on obtient ainsi une plaquette (ou « wafer » selon la terminologie anglo-saxonne) comprenant la couche mince 2' portant les composants, sur un substrat support 1 présentant à la fois une forte résistivité électrique au moins dans la région la plus proche de la couche semi-conductrice portant les composants et une conductivité thermique élevée. Notamment, ladite plaquette ne comprend pas, dans sa structure, de barrière thermique, puisque l'éventuelle couche de collage disposée entre la couche portant les composants et le substrat support est soit en un matériau ne constituant pas un isolant thermique (par exemple Al, AIN ou silicium polycristallin de haute résistivité), soit en oxyde de silicium suffisamment fin (i.e. d'épaisseur inférieure à 50 nm) pour que son caractère d'isolant thermique ne nuise pas à la dissipation thermique au sein du substrat support. Les figures 2 à 5 illustrent différents modes de réalisation de la plaquette, selon la nature du substrat support. Ladite plaquette présente avantageusement un diamètre supérieur à 150 mm, de préférence supérieur à 200 mm. On peut ensuite découper la plaquette dans le sens de son épaisseur pour individualiser des puces, les techniques de découpe étant connues de l'homme du métier.
La formation des puces peut également comprendre un amincissement du substrat support. En effet, celui-ci est fourni avec une épaisseur relativement importante (typiquement, de l'ordre de 1 mm) pour présenter la rigidité suffisante pendant les étapes de mise en oeuvre du procédé, mais les puces peuvent fonctionner avec un substrat support plus mince (typiquement, de l'ordre de 50, voire 20 pm).
Enfin, il va de soi que les exemples que l'on vient de donner ne sont que des illustrations particulières en aucun cas limitatives quant aux domaines d'application de l'invention.
Claims (9)
- REVENDICATIONS1. Dispositif électronique pour applications radiofréquence ou de puissance, comprenant une couche semi-conductrice (2') portant des composants électroniques sur un substrat support (1), caractérisé en ce que le substrat support (1) est choisi parmi les substrats suivants : (i) un substrat de nitrure d'aluminium, de préférence polycristallin, (ii) un substrat de nitrure d'aluminium entouré d'une enveloppe (11) d'alumine, (iii) un substrat bicouche comprenant une couche (13) d'AIN ou de carbone diamant amorphe d'épaisseur supérieure à 5 pm sur un substrat de base (12) de silicium, (iv) un substrat composite comprenant une matrice vitrocéramique et des fibres d'AIN, d'alumine, de SiC, de carbone et/ou de MgO, (v) un substrat composite comprenant une matrice de verre et des fibres d'AIN, d'alumine, de SiC, de carbone et/ou de MgO, (vi) un substrat de silicium comprenant une région superficielle poreuse d'épaisseur supérieure à 5 pm, (vii) un substrat d'aluminium entouré d'une enveloppe d'AIN ou d'alumine d'épaisseur supérieure à 5 pm, (viii) un substrat de silicium comprenant une région superficielle dopée en or, avec une concentration supérieure à 1015 at/cm3 et d'épaisseur supérieure à 5 pm.
- 2. Dispositif selon la revendication 1, caractérisé en ce que la couche (2') portant les composants est en silicium, en germanium ou en un alliage du groupe III-V.
- 3. Dispositif selon l'une des revendications 1 ou 2, caractérisé en ce qu'une couche d'oxyde de silicium présentant une épaisseur inférieure à 50 nm est intercalée entre le substrat support (1) et la couche (2') portant les composants.
- 4. Dispositif selon l'une des revendications 1 ou 2, caractérisé en ce qu'une couche d'AIN, d'alumine, de carbone diamant amorphe ou de silicium polycristallin de haute résistivité est intercalée entre le substrat support (1) et la couche (2') portant les composants.
- 5. Dispositif selon l'une des revendications 1 à 4, caractérisé en ce qu'il est une plaquette présentant un diamètre supérieur ou égal à 150 mm.35
- 6. Dispositif selon l'une des revendications 1 à 4, caractérisé en ce qu'il est une puce.
- 7. Procédé de fabrication d'un dispositif pour applications radiofréquence ou de puissance, comprenant une couche (2') portant des composants électroniques sur un substrat support (1), comprenant les étapes successives suivantes : (a) formation d'une structure comprenant une couche semi-conductrice (2) sur le substrat support (1), (b) fabrication des composants dans la couche semi-conductrice (2), caractérisé en ce que l'on utilise dans l'étape (a) un substrat support (1) choisi parmi les substrats suivants : (i) un substrat de nitrure d'aluminium, de préférence polycristallin, (ii) un substrat de nitrure d'aluminium entouré d'une enveloppe d'alumine, (iii) un substrat bicouche comprenant une couche (13) d'AIN ou de carbone diamant amorphe d'épaisseur supérieure à 5 pm sur un substrat de base (12) de silicium, (iv) un substrat composite comprenant une matrice vitrocéramique et des fibres d'AIN, d'alumine, de SiC, de carbone et/ou de MgO, (v) un substrat de silicium comprenant une région superficielle poreuse d'épaisseur supérieure à 5 pm.
- 8. Procédé de fabrication d'un dispositif pour applications radiofréquence ou de puissance, comprenant une couche (2') portant des composants électroniques sur un substrat support (1), comprenant les étapes successives suivantes : (a) fabrication des composants dans une couche semi-conductrice (2) d'un substrat donneur (20), (b) collage de la couche semi-conductrice (2') portant les composants sur un substrat intermédiaire (4), (c) retrait du reliquat (22) du substrat donneur (20) pour transférer la couche (2') portant les composants sur le substrat intermédiaire (4), (d) collage de la couche (2') portant les composants sur le substrat support (1), (e) retrait du substrat intermédiaire (4), caractérisé en ce que dans l'étape (d) on utilise un substrat support (1) choisi parmi les substrats suivants : (i) un substrat de nitrure d'aluminium, de préférence polycristallin, (ii) un substrat de nitrure d'aluminium entouré d'une enveloppe d'alumine,(iii) un substrat bicouche comprenant une couche (13) d'AIN ou de carbone diamant amorphe d'épaisseur supérieure à 5 pm sur un substrat de base (12) de silicium, (iv) un substrat composite comprenant une matrice vitrocéramique et des fibres d'AIN, d'alumine, de SiC, de carbone et/ou de MgO, (v) un substrat composite comprenant une matrice de verre et des fibres d'AIN, d'alumine, de SiC, de carbone et/ou de MgO, (vi) un substrat de silicium comprenant une région superficielle poreuse d'épaisseur supérieure à 5 pm, (vii) un substrat d'aluminium entouré d'une enveloppe d'AIN ou d'alumine d'épaisseur 10 supérieure à 5 pm, (viii) un substrat de silicium comprenant une région superficielle dopée en or, avec une concentration supérieure à 1015 at/cm3, et d'épaisseur supérieure à 5 pm.
- 9. Procédé selon la revendication 8, caractérisé en ce que le substrat donneur (20) 15 comprend successivement un premier substrat (22), une couche (23) d'oxyde de silicium présentant une épaisseur inférieure à 50 nm et la couche semi-conductrice (2), et en ce que lors de l'étape (c) on laisse ladite couche (23) d'oxyde de silicium sur la couche (2') portant les composants. 20
Priority Applications (10)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR1059539A FR2967812B1 (fr) | 2010-11-19 | 2010-11-19 | Dispositif electronique pour applications radiofrequence ou de puissance et procede de fabrication d'un tel dispositif |
| TW100141594A TWI503951B (zh) | 2010-11-19 | 2011-11-15 | 用於射頻或功率應用的電子裝置及其製造方法 |
| CN201180050082.5A CN103168342B (zh) | 2010-11-19 | 2011-11-16 | 用于射频或电力应用的电子器件和制造这种器件的工艺 |
| US13/989,751 US9198294B2 (en) | 2010-11-19 | 2011-11-16 | Electronic device for radiofrequency or power applications and process for manufacturing such a device |
| KR1020137015796A KR101876912B1 (ko) | 2010-11-19 | 2011-11-16 | 무선 주파수 또는 전력 응용들을 위한 전자 장치 및 그와 같은 장치를 제조하는 프로세스 |
| EP11782165.2A EP2641265B1 (fr) | 2010-11-19 | 2011-11-16 | Dispositif électronique destiné à des applications de puissance ou de radiofréquences et son procédé de fabrication |
| PCT/EP2011/070220 WO2012066021A1 (fr) | 2010-11-19 | 2011-11-16 | Dispositif électronique destiné à des applications de puissance ou de radiofréquences et son procédé de fabrication |
| JP2013539237A JP6089252B2 (ja) | 2010-11-19 | 2011-11-16 | 無線周波数用途又は電力用途のための電子装置及びそのような装置を製造するためのプロセス |
| SG2013028956A SG189443A1 (en) | 2010-11-19 | 2011-11-16 | Electronic device for radiofrequency or power applications and process for manufacturing such a device |
| JP2016159361A JP6286780B2 (ja) | 2010-11-19 | 2016-08-15 | 無線周波数用途又は電力用途のための電子装置及びそのような装置を製造するためのプロセス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR1059539A FR2967812B1 (fr) | 2010-11-19 | 2010-11-19 | Dispositif electronique pour applications radiofrequence ou de puissance et procede de fabrication d'un tel dispositif |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2967812A1 true FR2967812A1 (fr) | 2012-05-25 |
| FR2967812B1 FR2967812B1 (fr) | 2016-06-10 |
Family
ID=44041749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR1059539A Active FR2967812B1 (fr) | 2010-11-19 | 2010-11-19 | Dispositif electronique pour applications radiofrequence ou de puissance et procede de fabrication d'un tel dispositif |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US9198294B2 (fr) |
| EP (1) | EP2641265B1 (fr) |
| JP (2) | JP6089252B2 (fr) |
| KR (1) | KR101876912B1 (fr) |
| CN (1) | CN103168342B (fr) |
| FR (1) | FR2967812B1 (fr) |
| SG (1) | SG189443A1 (fr) |
| TW (1) | TWI503951B (fr) |
| WO (1) | WO2012066021A1 (fr) |
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2010
- 2010-11-19 FR FR1059539A patent/FR2967812B1/fr active Active
-
2011
- 2011-11-15 TW TW100141594A patent/TWI503951B/zh active
- 2011-11-16 WO PCT/EP2011/070220 patent/WO2012066021A1/fr active Application Filing
- 2011-11-16 CN CN201180050082.5A patent/CN103168342B/zh active Active
- 2011-11-16 US US13/989,751 patent/US9198294B2/en active Active
- 2011-11-16 KR KR1020137015796A patent/KR101876912B1/ko active IP Right Grant
- 2011-11-16 JP JP2013539237A patent/JP6089252B2/ja active Active
- 2011-11-16 SG SG2013028956A patent/SG189443A1/en unknown
- 2011-11-16 EP EP11782165.2A patent/EP2641265B1/fr active Active
-
2016
- 2016-08-15 JP JP2016159361A patent/JP6286780B2/ja active Active
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Also Published As
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| KR101876912B1 (ko) | 2018-07-11 |
| JP6286780B2 (ja) | 2018-03-07 |
| WO2012066021A4 (fr) | 2012-07-19 |
| US20130294038A1 (en) | 2013-11-07 |
| SG189443A1 (en) | 2013-05-31 |
| CN103168342A (zh) | 2013-06-19 |
| EP2641265B1 (fr) | 2019-01-02 |
| KR20140005900A (ko) | 2014-01-15 |
| WO2012066021A1 (fr) | 2012-05-24 |
| TW201225256A (en) | 2012-06-16 |
| TWI503951B (zh) | 2015-10-11 |
| US9198294B2 (en) | 2015-11-24 |
| EP2641265A1 (fr) | 2013-09-25 |
| JP2016219833A (ja) | 2016-12-22 |
| FR2967812B1 (fr) | 2016-06-10 |
| JP6089252B2 (ja) | 2017-03-08 |
| CN103168342B (zh) | 2015-09-30 |
| JP2013543276A (ja) | 2013-11-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| CD | Change of name or company name |
Owner name: SOITEC, FR Effective date: 20130109 |
|
| PLFP | Fee payment |
Year of fee payment: 6 |
|
| PLFP | Fee payment |
Year of fee payment: 7 |
|
| PLFP | Fee payment |
Year of fee payment: 8 |
|
| PLFP | Fee payment |
Year of fee payment: 9 |
|
| PLFP | Fee payment |
Year of fee payment: 10 |
|
| PLFP | Fee payment |
Year of fee payment: 11 |
|
| PLFP | Fee payment |
Year of fee payment: 12 |
|
| PLFP | Fee payment |
Year of fee payment: 13 |
|
| PLFP | Fee payment |
Year of fee payment: 14 |