FR2967813A1 - Procédé de réalisation d'une structure a couche métallique enterrée - Google Patents

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Abstract

L'invention concerne un procédé de réalisation d'une structure à base d'un matériau semi-conducteur comportant : a) une implantation (25) d'une ou plusieurs espèces ioniques, pour former une zone de fragilisation (27) délimitant au moins une couche (20a) dans un substrat (20) en matériau semi-conducteur, b) la réalisation, avant ou après l'étape a), d'au moins une couche métallique (22) sur le substrat (20) en matériau semi-conducteur, c) un assemblage de ladite couche métallique avec un substrat (30) de report, puis une fracture du substrat implanté, au niveau de la zone de fragilisation (27), d) la formation d'au moins une couche (56) en matériau semi-conducteur, sur la couche germe (20a) par exemple par épitaxie.

Description

1 PROCEDE DE REALISATION D'UNE STRUCTURE A COUCHE METALLIQUE ENTERREE
DESCRIPTION DOMAINE TECHNIQUE ET ART ANTÉRIEUR L'invention concerne la réalisation d'un dispositif semi-conducteur, par exemple de type planaire tel qu'une LED, qui peut être à base de GaN, sur un substrat en saphir.
En particulier, lorsqu'on réalise ce type de dispositif, on cherche à former des contacts possédant une résistance aussi faible que possible, et à obtenir une distribution uniforme du courant électrique dans la partie active du dispositif.
On cherche notamment à réaliser certains de ces dispositifs sur une couche épaisse et fortement dopée de GaN pour obtenir la résistance carrée la plus faible possible, de préférence inférieure à 5 S2 (ohm). La résistance carré est définie comme le rapport de la résistivité électrique sur l'épaisseur de film. L'impact de la résistance carré sur l'uniformité du courant dans un structure LED planaire est décrit dans l'article de X.Guo et al. paru dans Appl. Phys. Lett. 78, 21, 3337 (2001) .
Une structure d'un composant connu est représentée schématiquement en figure 1 : il comporte un ensemble de couches formant le dispositif proprement dit, désigné par la référence 5, reposant sur un support 7. Des contacts 81,82 sont pris, respectivement 2 sur la couche supérieure de l'empilement 5 et sur la couche inférieure de celui-ci. Le document US 2006/0211159 décrit une technique de réalisation de fabrication de LED avec une prise de contact sur une couche métallique, ce qui permet de diminuer l'épaisseur nécessaire de matériau semi-conducteur dopé tout en procurant un contact avec une faible résistance. Cette technique est représentée schématiquement sur les figures 2A - 2E. Un substrat composite comportant une couche germe de GaN 12 collée sur un support mécanique 2 en saphir (figures 2A et 2B) est formé par assemblage du substrat 2 avec un substrat 1 en GaN. Celui-ci est préalablement implanté pour y former une zone 17 de fragilisation le séparant en deux parties : la couche 12 à reporter et le négatif 11 du substrat 1. Une épitaxie de couches utiles 5, servant à former le dispositif, est ensuite réalisée sur la 20 couche germe 12 (figure 2B). Une couche métallique 6 est déposée sur cet empilement puis un support 7, adapté au fonctionnement de la LED, est collé sur la couche 6 (figure 2C), avant le détachement du support 2 de croissance. Cette 25 dernière opération est réalisée à l'aide d'un rayonnement laser 10 dirigé à travers le substrat 2 transparent, vers l'interface entre le substrat 2 et la couche 12 en GaN (figure 2D) ; on réalise ainsi, une décomposition d'une couche d'interface non représentée 30 ici, par effet thermique résultant de l'action du 3 faisceau laser permettant de détacher le substrat 2 du reste de la structure. On peut ensuite graver l'empilement restant sur le support 7, jusqu'à la couche 6, et former des zones de contact 81, 81', 81", 82, 82', 82", d'une part sur cette couche métallique 6 et, d'autre part, sur les portions de la couche 12 en GaN (figure 2E). Il en résulte un ensemble de dispositifs autonomes et indépendants, pouvant être séparés selon les lignes de coupe représentées sur la figure 2E par des traits interrompus verticaux. Il est ainsi possible de prendre des contacts sur les portions de la couche métallique 6 qui sont situées entre les empilements 5.
Cette technique nécessite le report de la structure d'épitaxie 5 sur un substrat final 7, ce qui implique, en plus d'une étape de collage, une étape de retournement de la structure (susceptible d'endommager cette dernière), puis une étape de détachement du support de croissance 2 par irradiation laser 10. Il se pose donc le problème de trouver un autre procédé de réalisation d'une structure comportant, outre un ensemble de couches constituant un composant actif planaire, un substrat sur lequel ce composant repose, et des zones de contact en vue du fonctionnement de cette structure. EXPOSÉ DE L'INVENTION L'invention propose d'abord un procédé de réalisation d'une structure à base d'un matériau semi- conducteur comportant : 4 a) une implantation d'une ou plusieurs espèces ioniques, pour former une zone de fragilisation délimitant au moins une couche dans un substrat en matériau semi-conducteur, b) la réalisation, avant ou après l'étape a), d'au moins une couche métallique sur le substrat en matériau semi-conducteur; c) un assemblage de ladite couche métallique avec un substrat de report, puis une fracture du substrat implanté, au niveau de la zone de fragilisation, pour former un ensemble comportant au moins ladite couche en matériau semi-conducteur, dite couche germe, la couche métallique et le substrat de report ; d) la formation d'au moins une couche en matériau semi-conducteur, sur la couche germe, par exemple par épitaxie. La couche métallique peut être réalisée sur le substrat avant l'étape a) de sorte que l'implantation est réalisée à travers au moins ladite couche métallique. La couche en matériau semi-conducteur, pour former la couche germe, peut être de type III/V, par exemple en GaN, ou en InP ou en GaAs, ou de type IV, par exemple en Ge ou en SiGe, ou de type II/VI, par exemple en ZnO ou en ZnSe. Ainsi l'invention propose un procédé permettant d'abord de réaliser un substrat ou une couche en matériau semi-conducteur, par exemple de type III/V, qui peut être binaire, ternaire ou quaternaire, sur une couche métallique qui pourra ensuite être utilisée comme électrode ou contact électrique pour l'empilement réalisé. Des étapes qui devaient être mises en oeuvre dans les procédés de l'art antérieur, telles que le 5 report de l'empilement sur un support final et le retrait du support de croissance pour la formation des contacts, sont ainsi évitées. La couche métallique a de préférence une résistivité électrique inférieure à 10-3 Qxcm.
Avantageusement, la couche métallique est également bonne conductrice d'un point de vue thermique, elle a par exemple une conductivité thermique supérieure ou égale à 10 W/m.K. Elle a par exemple une épaisseur comprise 15 entre 10 nm et 500 nm. Avantageusement encore, pour des applications opto-électroniques de type LED, cette couche métallique présente un indice optique à la longueur d'émission de la LED considérée adapté pour 20 obtenir une réflectivité importante, typiquement supérieure à 30%, afin qu'un rayonnement émis par l'empilement formant la couche active puisse être correctement réfléchi. La couche métallique peut être choisie 25 parmi les métaux réfractaires pour éviter la contamination métallique lors d'une épitaxie, à haute température, d'une couche. Pour une épitaxie d'une couche à plus basse température, par exemple inférieure à 600°C, un ou des 30 métaux non-réfractaires peuvent être utilisés, choisis 6 par exemple parmi Pd, Au, Al, Cu et Ag, ou encore l'oxyde d'indium-étain. La couche métallique est choisie de préférence parmi le tungstène, le molybdène, le niobium, le tantale et les alliages binaires, ternaires ou quaternaires de l'un ou l'autre de ces éléments, tels que TaW, MoW, MoTa, MoNb, WNb ou TaNb, ou encore parmi le nitrure de titane, les siliciures, de préférence le siliciure de tungstène ou le siliciure de molybdène, les borures métalliques, par exemple le borure de zirconium, le borure de tungstène,le borure de titane. L'étape d) peut comporter la formation d'une pluralité de couches en au moins un matériau semi-conduteur. En particulier, cette pluralité de couches peut comporter au moins une couche active enterrée. Un procédé selon l'invention peut comporter en outre l'établissement d'un ou plusieurs premiers contacts électriques sur la couche ou la pluralité de couches en matériau semi-conducteur formée sur la couche germe, et d'au moins un deuxième contact électrique sur la couche métallique ou sur la couche germe ou éventuellement sur une couche sous-jacente à ladite couche active enterrée. En particulier, dans le cas de la formation d'une couche active enterrée la résistance carrée entre ledit deuxième contact et ladite couche active enterrée est de préférence inférieure à 20 Q (ohm), ou même à 5 Q (ohm). 7 L'implantation, à une énergie inférieure à 500 keV et de préférence à une énergie inférieure à 200 keV, peut être réalisée à travers ladite couche métallique. Un procédé selon l'invention peut comporter en outre une étape de formation d'une couche de collage, par exemple en SiO2 ou en nitrure de silicium, sur la couche métallique et/ou le substrat de report pour faciliter l'assemblage. Le dispositif obtenu peut être une LED ou une LED à cavité résonnante (RCLED), ou un laser, par exemple à cavité verticale (VCSEL), ou une cellule photovoltaïque. L'invention concerne également un dispositif 15 semi-conducteur comportant : - au moins une couche métallique, sur un support, - une première couche en matériau semi-conducteur, assemblée avec ladite couche métallique 20 ainsi qu'une pluralité de couches en matériau semi-conducteur, comportant au moins une couche, dite couche active, séparée de la première couche en matériau semi-conducteur par une deuxième couche, - au moins un premier contact électrique 25 formé sur le sommet de ladite pluralité de couches en matériau semi-conducteur, et au moins un deuxième contact sur ladite première couche en matériau semi-conducteur, ou sur ladite couche métallique ou sur ladite deuxième couche. 30 La deuxième couche peut être à base d'un matériau dont le paramètre de maille est identique ou 10 8 proche de celui de la première couche en matériau semi-conducteur. Dans le cas où le dispositif forme une cellule photovoltaïque, le support peut être en un matériau choisi parmi le silicium, le saphir ou l'AIN, la couche métallique étant alors en un matériau choisi parmi le palladium, tungstène ou molybdène, la première couche étant en un matériau choisi parmi le GaAs, le Ge ou l'InP et la pluralité de couches comprenant un empilement de couches de matériaux semi-conducteurs de type III-V. Dans le cas où le dispositif forme une LED, la deuxième couche peut comporter au moins une couche de GaN dopé de type n d'une épaisseur comprise entre environ 100 nm et 500 nm. Dans un tel dispositif selon l'invention, l'empilement peut être à base d'un matériau dont le paramètre de maille est identique ou proche de celui de la couche germe en matériau semi-conducteur.
BRÈVE DESCRIPTION DES DESSINS - La figure 1 représente une structure semi-conductrice planaire, - les figures 2A à 2E représentent des étapes de préparation d'une structure semi-conductrice planaire, selon un procédé connu, - les figures 3A - 3C représentent des structures de dispositif selon l'invention ou obtenu selon un procédé selon l'invention, 9 - les figures 4A à 4H représentent des étapes de préparation d'une structure semi-conductrice planaire, selon un procédé selon l'invention. EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION DE L'INVENTION Un procédé selon l'invention met en oeuvre un substrat en un matériau semi-conducteur, par exemple de type III/V, comme le GaN, InP ou le GaAs, ou de type IV comme le Ge ou SiGe, ou de type II/VI comme le Zn0 ou le ZnSe. Ce substrat permettra, comme expliqué ci dessous, de former la couche 20a dite couche « germe ». Dans la présente demande, on fait mention à plusieurs reprises d'un procédé de report de film mince par une technique d'implantation et de fracture. Un tel procédé est décrit par exemple dans le document FR 2681472 ou l'article de B. Aspar et A.J. Auberton-Hervé « Silicon Wafer Bonding Technology for VLSI and MEMS applications », edited by S.S. Iyer and A.J. Auberton-Hervé, 2002, INSPEC, London, Chapter 3, pages 35-52.
Dans la suite, il est également fait référence au collage par adhésion moléculaire encore appelé collage direct. Cette technique d'assemblage est décrite notamment par Q.Y. Tong dans « Silicon Wafer Bonding Technology for VLSI and MEMS applications », Edited by S.S. Iyer et A.J. Auberton- Hervé, 2002, INSPEC, London, Chapter 1, pages 1 - 20. Des exemples de structures de dispositifs selon l'invention, ou obtenus par un procédé selon l'invention, sont illustrées en figures 3A - 3C. 10 Chacune de ces structures comporte une couche fine 22 de matériau métallique assemblée avec un substrat 52, éventuellement par l'intermédiaire d'une ou plusieurs couches de collage (non représentées sur la figure). Sur cette couche métallique a été formé une couche dite couche « germe » 20a. Sur cette dernière, repose un ensemble de couches formant un empilement 56 semi-conducteur, par exemple de type planaire.
L'empilement 56 comporte une première couche 561, une ou plusieurs couches 56a, par exemple en nitrure de gallium et/ou de InGaN dans le cas d'une LED, et au moins une deuxième couche 562, l'ensemble des couches 56a étant pris en sandwich entre les couches 561 et 562 et ces deux dernières couches pouvant être en matériau semi-conducteur. L'ensemble de couches 56a constitue ce que l'on appelle la partie active du dispositif. Elle est enterrée (sous la couche 562) et séparée de la couche germe 20a par au moins une autre couche 561. Dans la structure de la figure 3A, un premier contact 58 est pris directement sur la couche métallique 22, et un autre contact 60 est situé au dessus de l'empilement semi-conducteur 56.
Dans la structure de la figure 3B, un premier contact électrique 58 est réalisé avec la couche germe 20a. Un autre contact 60 est situé au dessus de l'empilement semi-conducteur 56. Ce mode de réalisation permet d'éviter de graver la couche 20a ou d'exposer la couche 22 à un agent de gravure avec 11 lequel elle réagirait, comme expliqué plus loin de manière détaillée. Dans la structure de la figure 3C, un premier contact électrique 58 est réalisé avec la couche 561. Un autre contact 60 est situé au dessus de l'empilement semi-conducteur 56. Dans ce mode de réalisation on ne grave pas complètement la couche 561. Ce mode de réalisation permet d'éviter d'exposer la couche 20a à un agent de gravure.
En d'autres termes, un dispositif selon l'invention comporte, dans cet ordre : - un substrat 52, - éventuellement, une ou plusieurs couches de collage, - une couche métallique 22, - une couche germe 20a, - une pluralité 56 de couches semi-conductrices, comportant notamment au moins une couche 56a en matériau semi-conducteur, dite couche ou partie active, enterrée dans l'empilement 56 et comprise entre deux couches 561, 562, dont l'une (la couche 561) sépare la couche germe 20a de la partie active 56a du dispositif; - un premier contact électrique pris soit directement sur la couche 22, soit sur la couche germe 20a en matériau semi-conducteur, soit sur la couche 561, et un deuxième contact 60 réalisé sur l'empilement constituant le dispositif semi-conducteur 56. Le matériau de la couche, dite couche germe, 20a peut être de paramètre de maille identique ou proche de celui de la couche 561, sur laquelle, 12 ensuite, la partie active 56a du dispositif peut être réalisée. La partie ou la couche active 56a est une enterrée : elle est sous au moins une couche telle que la couche 562, mais également sur au moins une couche telle que la couche 561. Pour une LED ou un laser, cette partie active et enterrée 56a comporte essentiellement la zone de matériau qui émet la lumière (par exemple un ensemble de puits quantiques), elle est alors par exemple à base de nitrure de gallium ou de InGaN. Pour une cellule photovoltaïque, cette partie active et enterrée 56a correspond à la zone de charge d'espace au niveau de la jonction pn de la cellule ; elle est alors par exemple à base d'AsGa ou d'InP ou de Germanium. Les couches de la pluralité 56 de couches semi-conductrices peuvent être en différents matériaux ou en un même matériau avec différents dopages. Chacune de ces couches est de préférence en un alliage binaire ou ternaire ou quaternaire de matériaux semi-conducteurs de type III-V. L'ensemble ou l'empilement de couches 56 peut éventuellement être réduit à une couche unique. Les exemples de structures donnés ci-dessus peuvent être transposés aisément au cas d'une couche 56 unique formée sur la couche germe 20a et sur laquelle un contact 60 est pris ; le contact 58 est alors pris sur soit la couche 22 soit sur la couche 20a. Une mise en oeuvre d'un procédé selon l'invention va maintenant être décrite, en liaison avec les figures 4A-4H. 13 Un substrat 20 en matériau semi-conducteur, de l'un des types exposés ci-dessus, par exemple de type III/V, est sélectionné. Une couche métallique 22 est formée sur une face de ce substrat 20 (figure 2A). Le matériau constitutif de cette couche est par exemple choisi parmi le tungstène, le molybdène, le niobium, le tantale et les alliages binaires, ternaires ou quaternaires de l'un ou l'autre de ces éléments, tels que TaW, MoW, MoTa, MoNb, WNb ou TaNb, ou encore parmi le nitrure de titane, les siliciure, de préférence le siliciure de tungstène ou le siliciure de molybdène, l'oxyde de zinc, les borures métalliques, par exemple le borure de zirconium, le borure de tungstène, le borure de titane ou le borure de chrome, et l'oxyde d'indium-étain. Le matériau de la couche métallique a une faible résistivité, typiquement inférieure à 10-3 Qxcm, permettant d'obtenir, entre le deuxième contact 58 et la partie active 56a du dispositif, une résistance carrée inférieure à 20 et de préférence inférieure à 5 Q (ohm). Rappelons qu'une couche de tungstène de 200 nm d'épaisseur a une résistance carrée de 0,26 Q. En général, la résistance carrée du bicouche constitué d'une part par la couche 20a de matériau semi-conducteur (qui est formée à partir du substrat 20 de la manière décrite plus loin) et, d'autre part, par la couche 22 de matériau métallique, est sensiblement égale à la résistance carrée de cette dernière. Ainsi, une structure LED formée par un procédé selon l'invention, comportant une couche 20a de 14 GaN dopé (de résistivité 0,01 Q.cm) de 100 nm d'épaisseur, sur une couche métallique 22 de tungstène de 50 nm d'épaisseur, offre une résistance carrée de 1 Q. Cette même valeur de résistance carrée, sans couche métallique sous jacente, serait obtenue avec un film de GaN d'une épaisseur 1000 fois plus importante, soit 100pm, ce qui entraine un coût important lors de l'épitaxie du matériau. Par ailleurs une telle épaisseur de film de GaN épitaxié sur saphir génère une courbure importante de la plaque ce qui la rend difficilement utilisable pour la fabrication de dispositifs. Et des fissures générées par la différence de dilatation des matériaux peuvent rendre la plaque inutilisable.
Le matériau de la couche métallique peut notamment être choisi en fonction de certaines propriétés souhaitées en vue des applications visées, et notamment des applications optiques. Ainsi, pour réaliser une LED, on choisira de préférence un matériau dont l'indice optique à la longueur d'onde d'émission considérée, par exemple entre 400 nm et 700 nm, notamment pour une LED blanche, est adapté pour obtenir une réflectivité importante, par exemple supérieure à 30 %, afin que le rayonnement émis par l'empilement formant la couche active 56a puisse être correctement réfléchi, ce qui permet d'augmenter l'efficacité quantique d'extraction du dispositif. On peut également, éventuellement en combinaison avec les propriétés précédentes, sélectionner un matériau présentant des propriétés 15 thermiques particulières, par exemple un matériau réfractaire en vue de réaliser ensuite une croissance de matériaux par épitaxie et/ou un matériau présentant une bonne conductivité thermique pour une bonne évacuation de la chaleur dégagée au cours de fonctionnement du dispositif lorsque celui-ci aura été réalisé. Typiquement pour des applications dégageant beaucoup de chaleur, notamment pour des LEDs, lasers, transistors ou applications RF, on prévoit une évacuation thermique suffisante pour refroidir le dispositif de façon satisfaisante et assurer ainsi sa longévité. Dans ce cas, le métal sera choisi de préférence pour sa conduction thermique supérieure à 100 W/(m.K). On peut le choisir par exemple parmi Mo, W, Cu, Al, Au, Ar. La couche métallique 22 est ensuite, dans cet exemple, recouverte avec une couche 24, dite de collage (figure 4B), qui peut être en un matériau isolant électriquement et/ou thermiquement. C'est par exemple une couche de dioxyde de silicium (SiO2) ou de nitrure de silicium, de quelques dizaines ou quelques centaines de nm d'épaisseur, par exemple comprise entre 10 nm et 500 nm, par exemple encore égale à environ 200 nm. On procède ensuite à une implantation d'une ou plusieurs espèces ioniques (figure 4C), de préférence au moins de l'hydrogène, à une profondeur moyenne p proche de l'épaisseur souhaitée pour une future couche mince de matériau semi-conducteur sur laquelle on pourra par exemple réaliser ultérieurement une croissance épitaxiale. Le faisceau d'implantation traverse successivement l'éventuelle couche 24 de 16 collage et la couche métallique 22. Il peut y avoir un avantage à cela, car, selon le budget thermique nécessaire au dépôt de la couche métallique 22, celui-ci risque de provoquer ou d'initier la fracture dans le substrat 20 lorsque la couche 22 est déposée après une implantation réalisée avec une dose standard. Ce serait le cas par exemple lorsque l'on dépose une couche métallique de W typiquement à 450°C par CVD ou une couche métallique de TiN à 350°C par PVD sur du GaN implanté. En variante, on peut, dans le cadre de l'invention, réaliser une implantation dans le substrat 20, dès le départ, avant même d'y former la couche 24 et/ou la couche métallique 22. Par exemple, on peut réduire la dose implantée (mais ceci peut rendre plus difficile la fracture du matériau), et éventuellement mettre en oeuvre une méthode de dépôt à faible température. Est ainsi formée une zone 27 de fragilisation dans le substrat 20 La profondeur d'implantation peut être quelconque, en fonction de l'énergie du faisceau d'implantation. Par exemple, l'implantation réalisée est à base d'hydrogène ou d'hydrogène et d'hélium, avec des doses comprises entre 1016 at/cm2et 1018 at/cm2, et avec une énergie comprise entre 50 keV et 400 keV selon l'épaisseur de la couche 20a à réaliser. Si l'énergie possible du faisceau est limitée, on prendra soin de sélectionner l'épaisseur des couches à traverser, et notamment de la couche métallique 22, en fonction de cette énergie. Ainsi, 17 dans le cas d'une couche métallique 22 en tungstène, une épaisseur de cette couche inférieure à 200 nm permet de conserver une plage d'énergie facilement atteignable avec les implanteurs industriels, par exemple inférieure à 200 keV tout en conservant la résistance carrée souhaitée (pour une couche de tungstène d'épaisseur 200 nm, la résistance carrée est de 0,26 Q). Pour des matériaux moins denses que le tungstène (qui a une densité = 19,25 g/cm3), par exemple le molybdène (densité = 10,28 g/cm3), ou encore le TiN (densité = 5,4 g/cm3), on peut réaliser une couche avec une épaisseur supérieure à 200 nm, tout en conservant une énergie d'implantation industrielle. Comme on le comprend des explications ci- dessus, c'est l'énergie d'implantation qui va déterminer, pour des matériaux donnés à traverser par implantation, l'épaisseur de la future couche 20a qui sera obtenue après fracture le long de la zone implantée.
Autrement dit, l'utilisation de cette technique d'implantation permet un contrôle précis de l'épaisseur de la future couche en matériau semi-conducteur. Par ailleurs, on prépare un second substrat 30, dit substrat poignée, par exemple en saphir ou en SiC poly-cristallin ou en Silicium. Eventuellement une couche 32 de collage, de préférence une couche diélectrique, par exemple en SiO2 peut être réalisée en surface de ce substrat 30, en vue de l'assemblage avec la couche 24, si cette dernière est présente, ou avec la couche 22. Cette couche 32 de collage peut avoir une 18 épaisseur comprise entre 10 nm et 500 nm, elle est de préférence voisine de 200 nm. Les surfaces destinées à venir en contact peuvent ensuite subir un traitement spécifique en vue d'un collage: elles subissent par exemple un polissage mécano chimique (type CMP). Ce traitement permet notamment d'obtenir la rugosité souhaitée pour le collage , de préférence inférieure à 1 nm (mesurée par AFM sur un champ de 5pm x 5pm), ainsi que l'activation de surface adéquate. Les deux substrats sont ensuite collés par collage direct (figure 4D). Les couches de collage 24, 32 et/ou les faces ayant subi un traitement spécifique en vue d'un collage sont alors amenées en contact l'une de l'autre. Par traitement thermique éventuellement assisté de l'application d'un effort mécanique, on initie le transfert d'une couche 20a de matériau semi-conducteur, par fracture le long de la zone de fragilisation 27 (figure 4D). Par exemple, un traitement thermique est réalisé entre 100°C et 500°C, préférentiellement vers 300°C, afin d'initier le transfert d'une telle couche. Ce traitement thermique permet de faire mûrir les microcavités formées lors de l'étape d'implantation dans la zone 27, ce qui entraîne la fracture désirée dans le substrat 20. Un procédé de finition de la surface de la couche ou du film 20a, tel qu'un traitement thermique et/ou éventuellement une gravure sèche et/ou un polissage pour réparer l'endommagement éventuel du matériau du fait de l'implantation ionique et/ou 19 obtenir une rugosité compatible avec la réalisation ultérieure de composants en surface de cette couche 20a, notamment par épitaxie, peut ensuite être effectué. Ce procédé de finition n'affectera pas significativement l'épaisseur de la couche 20a. Ainsi selon l'invention, c'est la profondeur d'implantation des espèces implantées qui détermine précisément l'épaisseur de la couche 20a de matériau semi-conducteur, la couche issue de la fracture le long de la zone implantée étant soumise à un simple polissage de finition. Un procédé selon l'invention permet donc d'obtenir une couche 20a de matériau semi-conducteur, d'épaisseur précisément contrôlée, sur une couche métallique enterrée 22, elle-même sur un substrat hôte 30. Une zone de collage, définie par les couches 24, 32, relie éventuellement le substrat 30 et la couche métallique 22 Par ailleurs, le négatif 20' du substrat 20 qui a été enlevé à la suite de la fracture peut être réutilisé pour former une autre couche de matériau semi-conducteur. Enfin, on peut réaliser toute opération de formation d'une couche ou d'un empilement de couches 56 tel qu'en figure 4F ; cet empilement est par exemple identique ou similaire à l'empilement de couches 56 de l'une des figures 3A à 3C. Sur la figure 4F, cet empilement 56 n'est pas représenté en détail. Par exemple, on le réalise par épitaxie de couches successives sur la couche germe 20a. 20 Notamment dans le cas d'une diode électroluminescente à base de GaN, une reprise d'épitaxie sur le germe 20a permet de former un film 561 (voir la structure de la figure 3A par exemple) de GaN dopé, par exemple au silicium, pour obtenir un dopage de type n. Ce film, d'une épaisseur d'environ 100nm, ou comprise entre 100 nm et 500 nm, se démarque de l'état de l'art où il est nécessaire de déposer au moins 1 }gym, et généralement 3pm, de GaN dopé pour obtenir la résistance carré souhaitée. Après cette couche, on procède à la réalisation de plusieurs puits quantiques 56a InXGa1_XN (X égal à environ 20%), par exemple d'épaisseur environ 3nm chacun ou à la réalisation d'une double hétérostructure InXGa1_XN (X d'environ 10%) épaisse par exemple d'environ 10nm. Un film 562 de GaN dopé p, par exemple avec du Mg, d'une épaisseur qui peut être d'environ 100nm, est enfin déposé.
Des contacts 58, 60 peuvent finalement être réalisés, d'une part sur l'empilement 56 formé, d'autre part sur la couche métallique 22 (cas de la figure 3A, ce qui suppose une gravure latérale de l'empilement 56 et de la couche 20a, afin de dégager les zones souhaitées en vue de la formation des contacts 58). Un exemple de structure obtenue après cette gravure partielle et formation des contacts directement sur la couche métallique est représenté en figure 4G. La gravure de la couche 20a avec des réactifs standards est non sélective et peut endommager le métal de la couche 22 sous-jacente. Il est alors avantageux 21 d'utiliser un réactif de gravure qui soit sélectif par rapport au métal utilisé, c'est-à-dire qui ait une vitesse de gravure de la couche 20a très supérieure, par exemple 10 fois supérieure, à celle de la couche métallique 22. En variante (figure 4H), on peut aussi ne graver l'empilement réalisé que partiellement suivant sa hauteur ou la direction d'empilement, jusque dans la couche 20a, mais pas au-delà, et former un contact 58 sur cette couche 20a, auquel cas on obtient la structure représentée en figure 3B. Le procédé de gravure est alors moins long, donc moins coûteux, et un ou des réactifs standards non sélectifs peuvent être utilisés. Dans ce cas, bien que le contact 58' soit pris sur le matériau semi-conducteur 20a, la présence de la couche métallique sous-jacente 22 permet de réduire significativement la résistance d'accès du dispositif par comparaison avec un contact avec un matériau semi-conducteur seul, sans couche métallique sous-jacente 22, et permet également d'améliorer l'uniformité du courant électrique au niveau de la zone active 56a du dispositif. En effet, la couche de matériau semi-conducteur 20a et la couche métallique 22 juxtaposées sont assimilables à deux résistances en parallèle, le courant circule donc dans la couche 22 de moindre résistance. Compte tenu des dimensions d'un tel dispositif, dans lequel l'épaisseur de la couche 20a, de l'ordre du micromètre, par exemple entre 1 }gym et 5 }gym, est nettement plus faible que la distance horizontale entre les contacts de l'ordre de plusieurs dizaines de micromètres, par exemple entre 20 }gym et 50 22 pm ou 100 pm, , cette variante de réalisation permet d'obtenir une résistance électrique seulement un peu plus importante que dans le mode de réalisation de la figure 4G tout en restant bien inférieure à celle des dispositifs connus de l'état de la technique. Un procédé selon l'invention permet la réalisation de dispositifs : - dans le domaine de l'optoélectronique, par exemple la réalisation de LEDs ou de lasers ; - dans le domaine de la micro-électronique, par exemple la réalisation de dispositifs de puissance de type diode ou de transistors bipolaires, dans le domaine de la radio fréquence, et dans le domaine du photovoltaïque.
L'invention peut également être utilisée dans les dispositifs photovoltaïques pour des applications dans le CPV ou dans le domaine spatial. L'invention offre notamment une alternative avantageuse à la structure proposée dans l'article « III-V solar oeil growth on wafer-bonded GaAs/Si substrates » de J.Schone et al., IEEE, 2006, p776-779. En effet, une couche de conduction latérale d'un matériau semi-conducteur fortement dopé est ajoutée spécifiquement à l'empilement de la structure de la figure 7 de ce document pour réaliser le contact arrière de la cellule solaire. Grâce à l'invention, la croissance de cette couche de conduction peut être évitée car elle est remplacée par la couche métallique 22 déjà présente dans la structure de croissance de l'empilement de couches actives. 23 Pour ce type d'application, il sera préférentiellement choisi un support 30 de silicium, ou d'AIN, ou de céramique ou de saphir sur lequel on reportera la couche germe 20a en GaAs, ou en Ge ou en InP ou en un autre alliage binaire, ou ternaire, ou quaternaire de matériaux III-V, par l'intermédiaire de la couche métallique 22. Ces matériaux semi-conducteurs étant coûteux, il est intéressant de pouvoir recycler le négatif du substrat 20 duquel la couche 20a est prélevée. Le métal de la couche 22 peut être choisi parmi tous les métaux déjà cités et sera de préférence choisi parmi les métaux permettant de réaliser des contacts sur, par exemple, les matériaux III/V et leurs alliages, donc par exemple de l'or, ou du palladium, ou du cuivre, ou du tungstène, ou du molybdène. Selon les techniques de dépôt considérées, cette couche métallique peut être déposée avant l'implantation d'espèces ioniques, mais aussi, en variante, après, dans la mesure où le budget thermique de dépôt ne risque pas de générer la fracture au niveau de la zone fragilisée. Une fois la structure de croissance formée, une couche ou plusieurs couches d'un empilement 56, par exemple de matériaux provenant principalement d'alliages III-V et dont l'empilement des couches est adapté selon leur bande interdite, sont déposées sur la couche germe 20a. Puis un contact électrique `avant' 60 est formé sur cet empilement, par exemple par dépôt de métaux tels que Ti/Al ou Au, et un contact électrique `arrière' 58 est déposé sur la couche métallique 22. On 24 obtient ainsi une cellule de type multijonction pour des applications photovoltaïques. L'invention peut être également utilisée pour réaliser une diode électroluminescente (LED). Elle offre alors des avantages en terme d'injection électrique, de qualité cristallographique du matériau semi-conducteur, d'évacuation de la chaleur lors du fonctionnement du dispositif et d'extraction lumineuse plus homogène.
Une structure obtenue par un procédé selon l'invention offre une résistance d'accès plus faible que lorsque les contacts sont pris dans une couche de matériau semi-conducteur dopé déposé sur un substrat isolant, sans couche métallique sous jacente, par exemple un film de GaN épitaxié sur saphir. Il en résulte que le courant, qui donc traverse la couche métallique 22, puis le dispositif réalisé, est plus homogène. Et dans le cas des LED, l'émission résultante en est même plus homogène. Typiquement pour une LED à base de GaN épitaxiée sur saphir, telle que décrite dans l'article de X.Guo et al. paru dans Appl. Phys. Lett. 78, pp3337-3339, avec une épaisseur de la couche de GaN dopée n de 2pm et une épaisseur de la couche de GaN dopé p de 0.3pm, la densité de courant le long de la couche active varie de façon exponentielle J (x) =J (0) xexp (-x/Ls) , Ls étant défini dans l'article ci-dessus comme la longueur d'étalement du courant. Lors du fonctionnement de la LED, l'intensité d'émission lumineuse varie de la même façon que la densité de courant comme illustré dans l'article cité ci-dessus. La longueur Ls peut être calculée à partir 25 des valeurs de résistivité électrique. En assumant des valeurs typiques pour la résistivité de la couche de GaN dopé n de 0.01 Qxcm, la résistivité de la couche de GaN dopé p de 1 Qxcm et une résistivité de contact sur la couche de GaN dopé p de 0.1 Qxcm2, on obtient la valeur de Ls de 450pm, sensiblement égale à la valeur expérimentale reportée. Si on applique ces mêmes valeurs à une structure selon l'invention, avec un film de GaN dopé p de 100nm d'épaisseur et un film métallique de tungstène de 200nm d'épaisseur, on obtient une résistance d'accès côté n de 1Q au lieu de 50Q dans le cas précédent. La longueur d'étalement du courant sera de plus de 3mm, bien plus grande que la taille classique des motifs de ces dispositifs (inférieure à 1mm). En considérant un motif de 1 mm, la diminution du courant entre les extrémités latérales de la zone active est de 27% selon la structure de l'invention alors qu'elle est de presque 90% dans le cas de la structure reportée dans l'article cité ci-dessus. Enfin, dans le cas d'une structure réalisée par épitaxie sur une couche 20a de matériau semi-conducteur, par exemple de type III/V, la qualité cristallographique obtenue est meilleure que celle qui résulte d'une réalisation directe sur un support mécanique, par exemple en saphir. En effet, selon le procédé décrit dans le cadre de la présente invention, le matériau de la couche germe 20a peut être identique au matériau de base de la couche 56 ou présenter un paramètre de maille très voisin, et il y a alors accord de maille entre les films 20a et 561. La couche 561 26 aura donc sensiblement la même qualité cristallographique que le germe 20a. En mettant en oeuvre l'invention, un film 20a de GaN a une densité de dislocations traversantes inférieure à 108 cm-2. Une densité réduite de dislocations est souhaitable pour obtenir de meilleures performances et une durée de vie plus longue du dispositif. Pour certaines applications telles que les communications optiques au moyen de fibres, il est intéressant d'avoir une émission lumineuse dont la largeur du spectre est fine et l'intensité très directive. Pour ce faire, on cherche à tirer profit de cavités optiques résonantes présentes dans des structures telles que les diodes électroluminescentes à cavité résonante (RCLED) ou les lasers à cavité verticale (VCSEL). La fabrication de tels dispositifs est délicate . elle comporte deux miroirs de part et d'autre d'un film semi-conducteur et on souhaite en outre avoir une cavité d'épaisseur bien contrôlée et fine. La meilleure finesse de cavité est obtenue avec une épaisseur égale à A/(2n), A étant la longueur d'onde d'émission dans l'air et n l'indice optique du semi-conducteur. Cette épaisseur est typiquement de 100nm environ. La présente invention offre l'avantage d'inclure un film métallique 22 pouvant servir de miroir d'un côté de la cavité et de pouvoir réaliser une diode électroluminescente à base de semi-conducteur dont l'épaisseur pourra être ramenée facilement à 100nm, donc tout-à-fait compatible avec la réalisation d'une cavité résonnante, sans affecter la résistance 27 d'accès. En effet, l'épaisseur de la couche active 56a est déterminée par l'épaisseur de la couche épitaxiée ou de l'empilement épitaxié 56, facilement contrôlable, et par l'épaisseur de la couche germe 20a, qui est déterminée par les conditions d'implantation également contrôlable. Ceci n'est pas le cas lors de la fabrication d'une couche active par un procédé standard, car il est alors nécessaire de faire croître une couche tampon très épaisse sur un support de croissance au paramètre de maille différent de la couche active, afin d'atteindre une qualité cristallographique satisfaisante. Après report de la couche active et de la couche tampon sur le support final de la LED, il est nécessaire, dans un tel procédé standard, de polir la couche tampon sur une épaisseur importante pour obtenir la cavité résonnante et la limite du polissage est difficile à déterminer.20

Claims (22)

  1. REVENDICATIONS1. Procédé de réalisation d'une structure à base d'un matériau semi-conducteur comportant : a) une implantation (25) d'une ou plusieurs espèces ioniques, pour former une zone de fragilisation (27) délimitant au moins une couche (20a) dans un substrat (20) en matériau semi-conducteur, b) la réalisation, avant ou après l'étape 10 a), d'au moins une couche métallique (22) sur le substrat (20) en matériau semi-conducteur; c) un assemblage de ladite couche métallique avec un substrat (30, 52) de report, puis une fracture du substrat implanté, au niveau de la zone 15 de fragilisation (27), pour former un ensemble comportant au moins ladite couche (20a) en matériau semi-conducteur, dite couche germe, la couche métallique (22) et le substrat de report (30, 52) d) la formation d'au moins une couche (56) 20 en matériau semi-conducteur, sur la couche germe (20a), par exemple par épitaxie.
  2. 2. Procédé selon la revendication 1, dans laquelle la couche métallique (22) est réalisée sur le 25 substrat (20) avant l'étape a) de sorte que l'implantation est réalisée à travers au moins ladite couche métallique (22). 30
  3. 3. Procédé selon l'une des revendications 1 ou 2, ladite couche (20a) en matériau semi-conducteur étant de type III/V, par exemple en GaN, ou en InP ou en GaAs, ou de type IV, par exemple en Ge ou en SiGe, ou de type II/VI, par exemple en ZnO ou en ZnSe.
  4. 4. Procédé selon l'une des revendications précédentes, ladite couche (22) métallique étant en un matériau choisi parmi le tungstène, le molybdène, le niobium, le tantale et les alliages binaires, ternaires ou quaternaires de l'un ou l'autre de ces éléments, tels que TaW, MoW, MoTa, MoNb, WNb ou TaNb, ou encore parmi le nitrure de titane, les siliciures, de préférence le siliciure de tungstène ou le siliciure de molybdène, les borures métalliques, par exemple le borure de zirconium, le borure de tungstène, le borure de titane, l'un des éléments suivants : Pd, Au, Al, Cu, Ag et l'oxyde d'indium-étain.
  5. 5. Procédé selon l'une des revendications précédentes, la couche (22) métallique ayant une épaisseur comprise entre 10 nm et 500 nm.
  6. 6. Procédé selon l'une quelconque des revendications précédentes, la conductivité thermique de la couche métallique (22) étant supérieure à 10 W/m.K .
  7. 7. Procédé selon l'une des revendications précédentes, comportant en outre, avant l'étape c, la formation d'une couche de collage (24,32) sur la couche métallique (22) et/ou le substrat de report (30).
  8. 8. Procédé selon l'une des revendications 1 à 7, l'étape d) comportant la formation d'une pluralité de couches (56, 56a, 561, 562) en au moins un matériau semi-conduteur.
  9. 9. Procédé selon la revendication 8, ladite pluralité de couches comportant au moins une couche active enterrée (56a). 10
  10. 10. Procédé selon l'une des revendications 1 à 9, comportant en outre l'établissement d'un ou plusieurs premiers contacts électriques (60) sur la couche ou la pluralité de couches (56, 56a, 561, 562) en matériau semi-conducteur formée sur la couche germe 15 (20a), et d'au moins un deuxième contact électrique (58) sur 1a couche métallique (22) ou sur la couche germe (20a) ou éventuellement sur une couche (561) sous-jacente à ladite couche active enterrée. 20
  11. 11. Procédé selon la revendication 9, comportant en outre l'établissement d'un ou plusieurs premiers contacts électriques (60) sur la pluralité de couches (56, 56a, 561, 562) en matériau semi-conducteur formée sur la couche germe (20a), et d'au moins un 25 deuxième contact électrique (58) sur la couche métallique (22) ou sur la couche germe (20a) ou sur une couche (561) sous-jacente à ladite couche active enterrée, la résistance carrée entre ledit deuxième contact (58) et ladite couche active enterrée (56a) 30 étant inférieure à 20 ohm et de préférence inférieure à 5 ohm.
  12. 12. Procédé selon l'une des revendications précédentes, l'implantation d'une ou plusieurs espèces ioniques(25) étant réalisée à une énergie inférieure à 200 keV.
  13. 13. Procédé selon l'une des revendications précédentes, l'assemblage réalisé lors de l'étape c) étant de type collage direct. 10
  14. 14. Procédé de réalisation d'une une LED, ou d'un laser ou d'une cellule photovoltaïque comportant la mise en oeuvre d'un procédé selon l'une des revendications précédentes. 15
  15. 15. Dispositif semi-conducteur comportant : - au moins une couche métallique (22), sur un support (30, 52), - une première couche (20a) en matériau semi-conducteur, assemblée avec ladite couche 20 métallique ainsi qu'une pluralité de couches (561, 56a, 562,) en matériau semi-conducteur, comportant au moins une couche, dite couche active (56a), séparée de la première couche (20a) en matériau semi-conducteur par une deuxième couche (561), 25 - au moins un premier contact électrique (60) formé sur le sommet de ladite pluralité de couches (561, 56a, 562,) en matériau semi-conducteur, et au moins un deuxième contact (58) sur ladite première couche (20a) en matériau semi-conducteur, ou sur ladite 30 couche métallique (22) ou sur ladite deuxième couche (561).
  16. 16. Dispositif selon la revendication 15, ayant une résistance carrée, entre ledit deuxième contact (58) et ladite couche active (56a), inférieure à 20 ohm et de préférence inférieure à 5 ohm.
  17. 17. Dispositif selon la revendication 15 ou 16, la couche (22) métallique ayant une épaisseur comprise entre 10 nm et 500 nm.
  18. 18. Dispositif selon l'une quelconque des revendications 15 à 17, la conductivité thermique de la couche métallique (22) étant supérieure à 10 W/m.K.
  19. 19. Dispositif selon l'une quelconque des 15 revendications 15 à 18, ladite deuxième couche (561) étant à base d'un matériau dont le paramètre de maille est identique ou proche de celui de la première couche (20a) en matériau semi-conducteur. 20
  20. 20. Dispositif selon l'une quelconque des revendications 15 à 19, formant une cellule photovoltaique, ou une LED ou une LED à cavité résonnante (RCLED) ou un laser à cavité verticale (VCSEL). 25
  21. 21. Dispositif selon l'une quelconque des revendications 15 à 20 formant une cellule photovoltaïque, le support (30, 52) étant en un matériau choisi parmi le silicium, le saphir ou l'AIN, 30 la couche métallique (22) étant en un matériau choisi parmi le palladium, tungstène ou molybdène, la première 10couche (20a) étant en un matériau choisi parmi le GaAs, le Ge ou l'InP et la pluralité de couches (561, 56a, 562,) comprenant un empilement de couches de matériaux semi-conducteurs de type III-V.
  22. 22. Dispositif selon l'une quelconque des revendications 15 à 20, formant une LED, la deuxième couche (561) comportant au moins une couche de GaN dopé de type n d'une épaisseur comprise entre environ 100 nm et 500 nm.
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TW100141652A TWI532209B (zh) 2010-11-18 2011-11-15 一種用於形成一埋入式金屬層結構的方法
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3003692A1 (fr) * 2013-03-25 2014-09-26 Commissariat Energie Atomique Procede de fabrication d’une structure a multijonctions pour cellule photovoltaique

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2992466A1 (fr) 2012-06-22 2013-12-27 Soitec Silicon On Insulator Procede de realisation de contact pour led et structure resultante
CN108281378B (zh) 2012-10-12 2022-06-24 住友电气工业株式会社 Iii族氮化物复合衬底、半导体器件及它们的制造方法
JP6322890B2 (ja) 2013-02-18 2018-05-16 住友電気工業株式会社 Ｉｉｉ族窒化物複合基板およびその製造方法、ならびにｉｉｉ族窒化物半導体デバイスの製造方法
CN103824845B (zh) 2012-11-19 2017-08-29 台达电子工业股份有限公司 半导体装置
CN104995713A (zh) 2013-02-18 2015-10-21 住友电气工业株式会社 Iii族氮化物复合衬底及其制造方法,层叠的iii族氮化物复合衬底,以及iii族氮化物半导体器件及其制造方法
US10454239B2 (en) 2015-08-28 2019-10-22 International Business Machines Corporation Wafer scale monolithic integration of lasers, modulators, and other optical components using ALD optical coatings
DE102015116495A1 (de) * 2015-09-29 2017-03-30 Osram Opto Semiconductors Gmbh Optoelektronischer Halbleiterchip und Verfahren zum Herstellen eines optoelektronischen Halbleiterchips
FR3047350B1 (fr) * 2016-02-03 2018-03-09 Soitec Substrat avance a miroir integre
CN109065672A (zh) * 2018-08-15 2018-12-21 横店集团东磁股份有限公司 一种减小异质膜组件封损的工艺
KR102001791B1 (ko) * 2018-12-26 2019-07-18 한양대학교 산학협력단 이온 주입을 이용한 질화갈륨 기판 제조 방법
CN111048639B (zh) * 2019-01-31 2022-06-24 深圳第三代半导体研究院 一种正装集成单元发光二极管
TWI713229B (zh) * 2019-04-02 2020-12-11 長生太陽能股份有限公司 太陽能電池及其製造方法
CN114203866B (zh) * 2021-10-19 2023-12-05 闽都创新实验室 预埋金属电极的垂直型发光三极管器件及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001070005A2 (fr) * 2000-03-22 2001-09-27 The Regents Of The University Of California Procede de formation de liaison metallique a basse temperature destinee au transfert de materiaux en vrac ou en couches minces
FR2857982A1 (fr) * 2003-07-24 2005-01-28 Soitec Silicon On Insulator Procede de fabrication d'une couche epitaxiee
US20100081254A1 (en) * 2008-09-29 2010-04-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing soi substrate and method for manufacturing single crystal semiconductor layer
US20100129948A1 (en) * 2008-11-27 2010-05-27 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor substrate and method for manufacturing semiconductor device

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
JP2001298214A (ja) * 2000-02-10 2001-10-26 Sharp Corp 半導体発光素子およびその製造方法
US6984538B2 (en) * 2001-07-26 2006-01-10 Phosistor Technologies, Inc. Method for quantum well intermixing using pre-annealing enhanced defects diffusion
TWI240434B (en) 2003-06-24 2005-09-21 Osram Opto Semiconductors Gmbh Method to produce semiconductor-chips
TWI307175B (en) * 2006-01-11 2009-03-01 Ind Tech Res Inst Non-substrate light emitting diode and fabrication method thereof
CN101295758B (zh) * 2007-04-29 2013-03-06 晶能光电（江西）有限公司 含有碳基衬底的铟镓铝氮发光器件以及其制造方法
TWI349381B (en) 2007-08-03 2011-09-21 Chi Mei Lighting Tech Corp Light-emitting diode and manufacturing method thereof
US20090039382A1 (en) * 2007-08-10 2009-02-12 Iintematix Technology Center Corp. Light emitting diode package structure
US8815618B2 (en) * 2008-08-29 2014-08-26 Tsmc Solid State Lighting Ltd. Light-emitting diode on a conductive substrate
KR101038923B1 (ko) * 2010-02-02 2011-06-03 전북대학교산학협력단 개선된 발광 효율을 갖는 발광 다이오드 및 이의 제조방법
US9190560B2 (en) * 2010-05-18 2015-11-17 Agency For Science Technology And Research Method of forming a light emitting diode structure and a light diode structure
US20120043567A1 (en) * 2010-08-18 2012-02-23 Liang-Jyi Yan Led structure with bragg film and metal layer

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001070005A2 (fr) * 2000-03-22 2001-09-27 The Regents Of The University Of California Procede de formation de liaison metallique a basse temperature destinee au transfert de materiaux en vrac ou en couches minces
FR2857982A1 (fr) * 2003-07-24 2005-01-28 Soitec Silicon On Insulator Procede de fabrication d'une couche epitaxiee
US20100081254A1 (en) * 2008-09-29 2010-04-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing soi substrate and method for manufacturing single crystal semiconductor layer
US20100129948A1 (en) * 2008-11-27 2010-05-27 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor substrate and method for manufacturing semiconductor device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3003692A1 (fr) * 2013-03-25 2014-09-26 Commissariat Energie Atomique Procede de fabrication d’une structure a multijonctions pour cellule photovoltaique
WO2014154993A1 (fr) * 2013-03-25 2014-10-02 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procédé de fabrication d'une structure à multijonctions pour cellule photovoltaïque

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