KR101038923B1 - 개선된 발광 효율을 갖는 발광 다이오드 및 이의 제조방법 - Google Patents

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최정훈
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Abstract

본 발명은 개선된 발광 효율을 갖는 발광 다이오드(light emitting diode; LED)에 관한 것으로, LED 구조 내에서 관통 전위와 같은 층 결함의 감소 및 표면 플라즈몬 공명 효과를 동시에 구현함으로써 종래기술의 기술적 한계를 효과적으로 극복할 수 있는 장점을 갖는다.

Description

개선된 발광 효율을 갖는 발광 다이오드 및 이의 제조방법{Light Emitting Diode Having Improved Light Emission Efficiency and Method for Fabricating the Same}
본 발명은 개선된 발광 효율을 갖는 발광 다이오드(light emitting diode; LED)에 관한 것이다. 보다 구체적으로 본 발명은 감소된 결정 결함(예를 들면, 관통 전위(threading dislocations))을 나타낼 뿐만 아니라 표면 플라즈몬 현상을 이용함으로써 우수한 발광 효율을 구현할 수 있는 발광 다이오드 및 이의 제조에 관한 것이다.
반도체 발광 소자로서 화합물 반도체의 특성을 이용하여 백라이트 광원, 표시 광원, 일반광원과 풀 칼라 디스플레이 등에 응용되는 LED가 널리 각광받고 있다. 이러한 LED의 재료로서 대표적으로 GaN(Gallium Nitride), AlN(Aluminum Nitride), InN(Indium Nitride) 등와 같은 Ⅲ-V족 질화물 반도체가 알려져 있는 바, 상기 재료는 직접 천이형의 큰 에너지 밴드 갭(band gap)을 가지고 있어 질화물의 조성에 따라 거의 전파장 영역의 빛을 얻을 수 있다. 또한, ZnO 역시 LED 재료로서 주목받고 있는 바, 60 meV의 높은 엑시톤(exciton) 결합 에너지를 갖고 있어 실온에서도 엑시톤의 재결합을 이용하여 고효율 발광소자를 제조할 수 있기 때문이다.
도 1은 일반적인 평면형(planar) LED(10)의 층 구조를 개략적으로 도시하는 단면도이다.
상기 도면에 따르면, LED는 아래로부터 기판(substrate; 1), n-형 반도체층(2), 활성층(3) 및 p-형 반도체층(4)의 순으로 구성된다. 상기 p-형 반도체층(4)의 상부에는 p-전극(5)이 형성되는 한편, n-형 반도체층(2)의 노출 면 상에 n-전극(6)이 형성되어 있다.
이때, 기판(1)으로서 통상 사파이어, Si, SiC 또는 MgAl2O4 재질을 사용한다. 상기 활성층(3)은 예를 들면, InGaN/GaN의 양자 우물(quantum well) 구조, 보다 전형적으로는 다중 양자 우물(multiple quantum well) 구조로 이루어져 있다. 상기 활성층 내에서는 p-형 반도체층(4)을 거쳐 유입되는 정공과 n-형 반도체층(2)를 거쳐 유입되는 전자가 결합(recombination)됨으로써 광을 발생시키게 된다.
그러나, 대표적인 GaN계 LED 제조를 위한 박막 성장에 있어서 격자 상수가 정합된 물질의 부족이 중요한 문제점 중 하나로 지적되어 왔다. 이 때문에, 현재, 동종적층 성장된(homoepitaxially grown) GaN 박막은 GaN 필름과 이종의 기판 사이의 격자 및 열팽창 계수의 부정합에 기인하는 고밀도 결함(예를 들면, 관통 전위, 기타 포인트 결함 등)의 문제를 갖고 있다. 지금까지는 c-면 사파이어가 격자 부정합(약 16%)에도 불구하고 비용이 저렴하고 상대적으로 양질의 에피탁시층을 형성할 수 있기 때문에 기판으로 널리 사용되고 있다.
부정합에 기인하는 관통 전위를 저감하기 위하여 버퍼층 또는 완충층을 기판 상에 형성하는 기술이 널리 알려져 있으나, 이 역시 많은 결함의 발생을 피할 수 없다. 다른 방안으로서, ELOG (epitaxially laterally overgrowth)와 같은 기술이 제안되었다. 그러나, 인접하는 패턴 영역이 상호 부착되기 위하여는 약 10㎛의 상대적으로 두꺼운 GaN의 과잉 성장이 이루어져야 하고, 공정 비용이 증가하는 단점이 야기된다.
이와 관련하여, 마이크로 또는 나노 단위로 제작된 다공성 반도체를 사용하여 낮은 관통 전위 문제를 해결하고자 하는 시도가 이루어지고 있는 바, 초기 물질의 결정 구조를 보유하고 있는 다공성 반도체를 격자 부정합 물질의 동종 적층 성장용 주형으로서 사용함으로써 관통 전위를 저감시키는 기술이다.
예를 들면, Hartono et al.은 나노다공성의 GaN 주형을 사용함으로써 낮은 결함 밀도를 갖는 GaN층을 형성할 수 있고(Phys. Status Solidi B 244, 1793 (2007)), 어닐링된 다공성 GaN 주형 상에 후속적으로 성장된 GaN층의 경우, 관통 전위 밀도에 있어서 약 60% 감소된 특성을 나타내는 것으로 보고하였다 (Appl. Phys. Lett. 90, 171917 (2007)). 더 나아가 동 연구자들은 상이한 챔버 온도에서 나노다공성 GaN 상에 GaN 버퍼층의 후속 재성장의 영향 및 후속 재성장된 GaN 필름에서의 관통 전위가 감소되는 메커니즘을 제시하였다(Phys. Status Solidi C 6, No. S2, S699-S702 (2009)).
상기 종래기술을 요약하면, 다공성 주형 상에 GaN와 같은 반도체 물질의 층을 형성할 경우, 결함에 의한 내부양자효율(internal quantum efficiency)의 저하를 개선할 수 있는 장점을 갖는다는 것이다. 이와 유사한 기술로서, 국내공개특허번호 제2009-29612호는 기판의 표면을 습식 에칭 등을 통하여 다공성 구조로 만든 다음, 이에 적어도 하나의 반도체층을 형성하는 기술을 개시하고 있다.
한편, 최근에는 빛과 금속 간의 상호 작용에 의한 표면 플라즈몬(surface plasmon)을 이용하여 내부양자효율을 개선하려는 시도도 이루어지고 있다. 표면 플라즈몬은 금속 박막의 표면에서 일어나는 전자들의 집단적 진동(collective charge density oscillation)으로서, 금속과 유전체(공기 또는 반도체 등)의 경계, 즉 두 물질의 경계면인 아주 작은 영역에 국한되어 그 경계면을 따라 진행하는 표면 전자기파이다.
이와 같이 발생된 표면 전자기파는 금속 종류에 따라 공명을 일으키는 에너지가 다르며, LED 내부에 존재하는 활성층과 충분히 가깝고 표면 전자기파의 에너지가 매칭(matching)될 때 에너지 커플링이 일어난다. 이때 활성층에서 일어나는 발광 재결합 에너지뿐만 아니라 비발광 재결합 에너지까지 에너지 커플링이 일어나 표면 플라즈몬에 의하여 발광하므로 내부양자효율이 증가하는 것이다. 일반적으로, UV 발광 영역에서는 Pd과 Al, 가시광 영역에서는 Ag, Pt, Cu, Au 등과 같은 금속들이 주로 사용되고 있다.
이처럼, 금속에 존재하는 자유전자의 집단진동에 따라 형성되는 표면 플라즈몬과 활성층 간의 상호결합을 통하여 LED 내부에 존재하는 운반자들의 재결합 속도를 향상시키는 바, 효과적인 활성층-표면 플라즈몬 결합을 위하여는 기판 상에 n-형 GaN층(또는 p-형 GaN층) 및 활성층(다중 양자 우물 구조)를 순차 형성한 다음, 통상 금속층이 특정 두께(전형적으로는, 약 50 ㎚ 미만)의 p-형 GaN 층(또는 n-형 GaN층)과 함께 활성층의 표면에 부착된다.
예를 들면, 국내특허공개번호 제2008-74474호는 제1 및 제2 도전형 반도체층과, 상기 제1 및 제2 도전형 반도체층 사이에 형성된 활성층 및 상기 제2 도전형 반도체층의 노출면 상에 형성되고, 상기 활성층에서 방출된 광에 의해 상기 제2 도전형 반도체층과의 계면에 존재하는 표면 플라즈몬이 여기되도록 상기 활성층으로부터 소정 거리 이격되어 배치되며, 상기 여기된 표면 플라즈몬이 상기 활성층 방향으로 방출되도록 상기 계면에 형성된 주기적인 요철구조를 갖는 금속층을 포함하는 표면 플라즈몬 공명을 이용한 반도체 발광소자를 개시하고 있다.
그러나, 상기 선행문헌에 개시된 바와 같은 기술은 활성층 위의 n-형 또는 p-형 GaN층 상에 금속층을 증착하기 때문에 GaN층의 두께를 감소시켜야 한다는 기술적 한계를 갖고 있다. 즉, 플라즈몬 효과를 얻기 위하여는 금속층과 활성층 사이에 위치하는 GaN층의 두께를 상당히 낮게 조절해야 하므로 GaN층의 전기적 특성이 감소되는 문제점이 야기된다.
상술한 기술적 한계를 완화하고자, 국내특허번호 제915502호는 단일 또는 다중 양자 우물 구조의 활성층의 상측면 또는 하측면 상에 금속층을 구비함으로써, 상기 금속층의 표면 플라즈몬이 상기 활성층의 우물층과 공명을 일으키는 LED를 개시하고 있다.
그러나, 상술한 선행문헌들은 표면 플라즈몬 공명 효과를 통하여 LED 소자의 내부양자효율을 일정 수준 개선할 수 있기는 하나, 여전히 관통 전위와 같은 층 결함에 의한 내부양자효율 저하 문제를 해결하고 있지 않다는 점에서 기술적 한계를 갖고 있다.
이상과 같이, 기존에 알려진 선행 기술들은 내부양자효율을 향상시킬 목적으로 표면 플라즈몬을 이용하는 방안 및 관통 전위 등의 결함을 감소시키는 방안 중 어느 하나만을 채택하고 있을 뿐, 이들 모두를 동시에 구현하는 기술로 볼 수 없다.
본 발명자들은 상술한 종래 기술의 문제점을 효과적으로 개선하기 위하여 지속적으로 연구하였다. 그 결과, 도전형 반도체층, 특히 기판 상에 형성된 도전형 반도체층의 상면에 다공성(바람직하게는, 나노 스케일의 다공성)을 부여하고, 상기 다공성 영역에 금속층을 형성한 후에 불연속적으로 패턴화한 다음, 도전형 반도체층을 재성장시킬 경우에는 재성장층의 결함 밀도가 현저히 감소하고, 이와 함께 재성장된 도전형 반도체층의 두께를 적절히 조절할 경우, 금속층에 의한 표면 플라즈몬 공명 효과가 얻어져 내부 양자 효율 역시 현저히 개선될 수 있음을 발견하였다.
더욱이, 표면 플라즈몬에 의한 발광 효율 향상 효과를 얻기 위하여 활성층 상부에 위치하는 도전형 반도체층(특히, p-형 반도체층)의 두께를 지나치게 낮은 수준으로 제한하는 선행기술의 한계도 극복할 수 있음을 발견하였다.
또한, 본 발명자들은 활성층 하부에 형성된 금속층이 표면 플라즈몬 공명 효과뿐만 아니라, 금속층을 활성층 하부에 배치함으로써 반사 기능에 의한 추가적 발광 효율 개선 효과까지 얻을 수 있음을 확인하였다.
따라서, 본 발명에 따르면, 층 결함 감소에 따른 내부 양자 효율 증가와 표면 플라즈몬에 따른 내부 양자 효율 개선을 동시에 달성할 수 있는 LED 및 이의 제조방법이 제공된다.
본 발명의 일 구체예에 따르면,
a) 제1 도전형 반도체층을 제공하는 단계;
b) 상기 제1 도전형 반도체층의 상면에 다공성 영역을 형성하는 단계;
c) 상기 다공성 영역이 형성된 제1 도전형 반도체층 상에 금속층을 형성하는 단계;
d) 상기 금속층 상에 제1 도전형 반도체층을 재성장시키는 단계;
e) 상기 재성장된 제1 도전형 반도체층 상에 활성층을 형성하는 단계; 및
f) 상기 활성층 상에 제2 도전형 반도체층을 형성하는 단계;
를 포함하고,
상기 단계 d)에 있어서, 상기 제1 도전형 반도체층은 상기 금속층이 다공성 영역에 불연속적으로 패턴화된 상태에서 재성장되고, 그리고
상기 재성장된 제1 도전형 반도체층은 상기 패턴화된 금속층과 상기 활성층 간의 표면 플라즈몬 공명을 발생시키는 두께로 형성된 것을 특징으로 하는 발광 다이오드의 제조방법이 제공된다.
이때, 상기 다공성 영역은 바람직하게는 습식 에칭 처리, 특히 바람직하게는 PEC 에칭 처리에 의하여 형성될 수 있다.
본 발명의 다른 구체예에 따르면,
상면에 다공성 영역을 갖는 제1 도전형 반도체층;
상기 제1 도전형 반도체층의 다공성 영역에 형성된, 불연속적 패턴의 금속층;
상기 불연속적 패턴의 금속층 상에 형성된 제1 도전형 반도체의 재성장층;
상기 제1 도전형 반도체 재성장층 상에 형성된 활성층; 및
상기 활성층 상에 형성된 제2 도전형 반도체층;
을 포함하고,
상기 제1 도전형 반도체의 재성장층은 상기 불연속적 패턴의 금속층과 상기 활성층 간의 표면 플라즈몬 공명을 발생시키는 두께로 형성된 것을 특징으로 하는 발광 다이오드가 제공된다.
본 발명에 따른 발광 다이오드(LED) 및 이의 제조방법은 LED 구조 내에서 층 결함 감소 및 표면 플라즈몬 공명을 동시에 구현함으로써 종래기술의 내부양자효율 개선에 있어서의 기술적 한계를 효과적으로 극복할 수 있는 장점을 가지며, 더욱이 금속층에 의한 추가적인 반사 또는 산란 효과까지 얻을 수 있으므로 전체적인 발광효율을 개선할 수 있는 장점을 갖는다.
따라서, 향후 광범위한 상용화가 기대된다.
도 1은 일반적인 평면형(planar) LED의 층 구조를 개략적으로 도시하는 단면도이고;
도 2는 본 발명의 일 구체예에 따른 나노로드 LED를 제조하는 공정을 순차적으로 도시하는 도면이고;
도 3은 본 발명에 따른 구체예에 있어서, 사용 가능한 PEC 에칭 장치의 개략적인 구성을 도시하는 도면이고;
도 4은 본 발명의 일 구체예에 따라 제2 도전형 반도체층의 형성 단계 이후 전극을 형성하는 과정을 개략적으로 도시하는 도면이고;
도 5는 본 발명의 다른 구체예에 따라 제2 도전형 반도체층의 형성 단계 이후 전극을 형성하는 과정을 개략적으로 도시하는 도면이고;
도 6은 실시예 1의 에칭 공정 (1)에 따른 PEC 에칭 처리에 의하여 웨이퍼 샘플의 n-형 GaN 층 표면에 나노 로드를 포함하는 다공성을 보여주는 주사전자현미경(SEM) 사진이고;
도 7(a) 내지 도 7(c)는 실시예 1의 에칭 공정 (2)에 따른 PEC 에칭 공정 중 시간에 따른 n-형 GaN 층의 표면 변화를 순차적으로 나타낸 SEM 사진이고;
도 8은 실시예 1에 따른 LED 제작 공정의 재성장 단계 중 수반되는 어닐링에 의한 샘플 표면의 상태를 SEM 사진이고;
도 9는 실시예 1에 따른 LED 제작 공정의 재성장 단계를 거친 샘플의 표면 상태를 전자 현미경으로 관찰한 사진이고;
도 10은 실시예 1에 따라 제작된 LED의 표면 상태를 광학 현미경(배율: × 100)으로 관찰한 사진이고;
도 11은 비교예에 따른 LED 제작 공정의 재성장 단계를 거친 샘플의 표면 상태를 전자 현미경으로 관찰한 사진이고;
도 12는 실시예 2에 따라, 실시예 1 및 대조군의 LED 각각에 대한 EL 평가시 전기적 특성을 나타내는 I-V curve이고;
도 13은 실시예 2에 따라, 실시예 1 및 대조군의 LED 각각에 대한 EL 특성을 나타내는 L-I curve이고;
도 14는 실시예 2에 따라, 실시예 1 및 비교예의 LED 각각에 대한 PL 스펙트럼이고; 그리고
도 15(a) 및 도 15(b)는 실시예 3에 따라, 실시예 1 및 대조군의 LED 각각의 결함 밀도 측정 과정에서의 표면 상태를 나타내는 SEM 사진이다.
본 발명은 첨부된 도면을 참고로 하여 하기의 설명에 의하여 모두 달성될 수 있다. 하기의 설명은 본 발명의 바람직한 구체예를 기술하는 것으로 이해되어야 하며, 본 발명이 반드시 이에 한정되는 것은 아님을 이해해야 한다. 또한, 첨부된 도면은 이해를 돕기 위하여 실제 층의 두께(또는 높이) 또는 다른 층과의 비율에 비하여 다소 과장되게 표현된 것일 수 있으며, 그 의미는 후술하는 관련 기재의 구체적 취지에 비추어 바르게 이해될 수 있다.
본 명세서에서 언급된 적층 구조는 예시적인 의미로 이해되어야 하며, 본 발명이 이러한 특정 적층 구조로 한정되는 것은 아니다.
본 명세서에 있어서, "상에" 또는 "위에"라는 표현은 상대적인 위치 개념을 언급하기 위하여 사용될 수 있는 바, 언급된 층에 다른 구성 요소 또는 층이 직접적으로 존재하는 경우뿐만 아니라, 그 사이에 다른 층(중간층) 또는 구성 요소가 개재되거나 존재할 수 있고, 또한 언급된 층과의 관계에서 상부에 존재하기는 하나 언급된 층의 표면(특히, 입체적 형상을 갖는 표면)을 완전히 덮지 않은 경우도 포함할 수 있다. 따라서, 별도로 "직접적으로"라는 표현을 사용하지 않는 한, 상술한 바와 같이 상대적 개념으로 이해될 수 있다. 이와 유사하게, "하측에", "하부에" 또는 "아래에"라는 표현 역시 특정 층(요소)과 다른 층(요소) 사이의 위치에 대한 상대적 개념으로 이해될 수 있을 것이다.
본 명세서에 있어서, "제1 도전형 반도체" 및 "제2 도전형 반도체" 각각은 "n-형" 또는 "p-형"을 의미할 수 있으며, 전형적으로는 상호 반대되는 도전 특성을 갖는다. 이때, 제1 도전형 반도체로서 의도하지 않은 도핑이 된(unintentionally doped) GaN와 같은 반도체도 가능하다. 보다 전형적으로는, 상기 제1 도전형 반도체는 n-형 반도체이고 상기 제2 도전형 반도체는 p-형 반도체일 수 있다.
본 명세서에 있어서, "금속층"은 하부 기저층 상에 금속이 일정한 두께를 가지면서 연속적인 층 형태로 형성된 경우를 의미할 뿐만 아니라, 하부 기저층 상에 불연속적 패턴, 예를 들면 규칙적 또는 불규칙적으로 분포된 도트(dot), 도트가 연결된 섬(island) 또는 이들이 공존하는 패턴으로 형성된 경우를 의미할 수도 있다. 이에 대한 정확한 의미는 이하에서 설명하는 구체적인 상황(context)에 적합한 의미로 이해될 수 있을 것이다.
도 2는 본 발명의 일 구체예에 따른 LED 제조 공정을 순차적으로 도시하는 도면이다.
먼저, 도 2(a)에 도시된 바와 같이, 기판(101) 상에 아래로부터 제1 도전형 반도체층(102)을 형성한다. 이때, 상기 기판(101)과 제1 도전형 반도체층(102) 간의 격자 상수 부정합을 완화하고 2차원 성장을 유도하기 위하여 선택적으로 완충층(buffer layer; 103)이 그 사이에 형성될 수 있다. 즉, 완충층(103) 상에 반도체층을 성장시킬 경우, 이종 기판 상에 직접 성장시킬 경우에 비하여 계면 에너지가 감소하기 때문에 높은 밀도의 핵 생성이 가능하게 되고, 또한 측면성장(lateral growth)의 촉진으로 인하여 평면성장을 촉진하는 장점이 있어, 격자 부정합을 일정 정도 완화시킬 수 있다.
상기 제1 도전형 반도체층(102) 및 완충층(103) 형성은 통상적인 LED 제조 과정에서 수반되는 층 형성 또는 성장 방식이 특별한 제한 없이 적용될 수 있는 바, 유기금속화학증착법(MOCVD), 분자빔성장법(MBE), 하이드라이드 기상성장법(HVPE) 등을 예시할 수 있으며, 특히 전형적으로는 유기금속화학증착법이 적용될 수 있다. 상기 층 형성 방법은 당업자에 의하여 용이하게 달성될 수 있다.
기판(101)은 당업계에서 LED 제조용으로 알려진 기판, 전형적으로는 반도체 단결정 성장용 기판으로서, 예를 들면, 사파이어, 실리콘 카바이드(SiC), 갈륨비소(GaAs), 질화갈륨(GaN), 실리콘(Si), 갈륨인(GaP), 인듐인(InP), 산화아연(ZnO), MgAl2O4 MgO, LiAlO2, LiGaO2 등과 같이 GaN와 같은 반도체를 적층(epitaxially) 성장시킬 수 있는 기판으로부터 선택할 수 있는 바, 보다 전형적으로는 사파이어 기판을 사용할 수 있다. 예를 들면, 제1 도전형 반도체층 및 완충층이 GaN계일 때, 기판으로 GaN계를 사용할 경우에는 동종적층(homoepitaxy)이 이루어지는 한편, 사파이어를 사용할 경우에는 이종적층(heteroepitaxy)이 이루어진다.
상기 제1 도전형 반도체, 그리고 후술하는 활성층 및 제2 도전형 반도체는 특별한 제한 없이 당업계에서 LED 제조용으로 알려진 다양한 반도체 물질(III-V, II-VI 등), 예를 들면 GaN, AlN, InP, InS, GaAs, CdS, CdSe, CdTe, ZnS, ZnSe, ZnTe, ZnO, AlxGa1 - xN, InxGa1 - xN, InxGa1-xAs, ZnxCd1 - xS 등을 사용할 수 있고, 이들을 단독 또는 조합하여 사용할 수 있다(상기에서, 0<x<1).
제1 도전형 반도체층(102)은 약 0.5 내지 10㎛, 보다 바람직하게는 약 1 내지 5 ㎛ 범위의 두께로 형성될 수 있다. 또한, 선택적으로 형성 가능한 완충층 또는 버퍼층(103)의 두께는 바람직하게는 저온(LT) GaN의 경우 300 nm 이하의 범위일 수 있고, LT GaN 이외의 초격자(super-lattice) 또는 추가적인 층(interlayer)이 삽입된 경우 4 ㎛ 이하의 범위일 수 있다.
그 다음 단계로서, 도 2(b)에 도시된 바와 같이, 제1 도전형 반도체층(102)의 상면에 다공성 영역(또는 표면)을 형성한다. 이러한 다공성 영역의 형성방법이 특정 방식으로 한정되는 것은 아니지만, 전형적으로는 에칭 처리, 보다 전형적으로는 건식 또는 습식 에칭 처리를 이용할 수 있다.
이와 관련하여, 습식 에칭 처리로서 바람직하게는 광전기화학적 에칭(photo-electrochemical etching; PEC 에칭) 방식이 사용될 수 있다.
한편, 건식 에칭 처리로는 대표적으로 패터닝 기술을 이용한 (선택적) 에칭 공정이 적용될 수 있다. 이러한 건식 에칭 처리는, 바람직하게는 마이크로 또는 나노 로드 형상을 갖는 다공성 형성 방법으로서, 전자-빔 리소그래피(electron-beam lithography), 집속 이온빔(focused ion beam, FIB) 리소그래피, 나노 임프린트법(nano-imprint), SiO2 나노 파티클을 이용한 마스크 형성법, 자기 응집성 금속 마스크법(self-assembled metal mask) 등의 다양한 마스크 패턴화 방법이 적용 가능하다. 또한, 마스크 형성 후 에칭 방법으로는 건식 에칭법, 예를 들면 반응성 이온 에칭법(reactive ion etching; RIE), 유도 결합 플라즈마 반응성 이온 에칭(inductively coupled plasma reactive ion etching; ICP-RIE), 화학적 이온 빔 에칭(chemically assisted ion beam etching; CAIBE) 등을 이용할 수 있는 바, 보다 전형적으로는 유도 결합 플라즈마 반응성 이온 에칭이 채택될 수 있다.
한편, 습식 에칭 처리는, 수 내지 수십 nm의 단위로 에칭하고, 일정 영역에 걸쳐 균일한 형태를 갖도록 하는데 유리하다. 이하에서는, 나노 다공성을 형성하는데 바람직한 습식 에칭 방식 중 가장 바람직한 PEC 에칭을 중심으로 설명하기로 한다.
PEC 에칭 방식의 기본 원리는 다음과 같다:
먼저, 에칭 대상물(또는 샘플)에 저항성 접촉을 형성하고 반대 전극으로 백금(Pt) 전극을 사용하여 두 전극을 연결한 다음, 예를 들면 희석된 수산화칼륨(KOH) 내에서 화학 전지를 구성하고, 자외선과 같은 광을 조사하여 에칭을 유도하는 것이다. 이때, 수산화칼륨 이외에 암모니아, 염산, 인산 등을 에칭 용액으로 사용할 수 있다.
도 3은 본 발명에 따른 구체예에 있어서, 사용 가능한 PEC 에칭 장치의 개략적인 구성을 도시하는 도면이다. 상기 도면을 참고로 하여, GaN계 샘플을 PEC 에칭하는 원리를 개략적으로 설명하면 다음과 같다:
GaN 표면에 자외선을 조사하면, 정공이 생성되고 이러한 정공들이 표면 쪽으로 이동한다. 이때, 전해질 내의 OH-기가 GaN와 반응하여 Ga2O3로 전환된다. 전자-홀 쌍(pair)이 반도체의 밴드 갭 에너지(Eg) 이상의 에너지를 갖는 소스로부터 공급되는 광자(photon)에 의하여 생성되며, 광생성된 홀이 반도체 표면의 산화 반응을 촉진하는 한편, 과잉의 전자는 반대 전극 상에서 환원 반응에 의하여 소비된다. PEC 에칭에 수반되는 일련의 반응은 하기 반응식 1 내지 3으로 표시할 수 있다.
[반응식 1]
Figure 112010007105817-pat00001

[반응식 2]
Figure 112010007105817-pat00002

[반응식 3]
Figure 112010007105817-pat00003

이때, 수산화칼륨 전해질은 촉매로서 기능할 뿐만 아니라, 생성된 Ga2O3를 용해시키는 역할을 하게 된다. 이처럼, 전해질 내의 산화/환원과정을 통하여 GaN 반도체가 습식 에칭되며, 자외선 조사에 의하여 잉여 정공이 공급됨으로써 산화 반응이 촉진되어 에칭 속도가 증가하게 되는 것이다.
상술한 방식에 의하여, 제1 도전형 반도체(102)의 상측 표면을 에칭하여 다공성을 나타내도록 한다. 구체적으로, 제1 도전형 반도체의 산화 속도는 주로 광 생성된 정공의 공급 속도에 주로 의존한다. 또한, 전형적으로 인가된 전압 및 자외선 조사는 에칭 과정 동안 일정하게 유지될 것인 만큼, 제1 도전형 반도체층의 표면에 분포하는 정공의 농도에 따라 상이한 에칭 속도가 일어나서 표면의 기하학적 형상(morphology)에 영향을 미치게 된다. 이때, 관통 전위와 같은 결함은 광 생성된 운반자(carrier)의 트랩(trap)으로 작용하므로 에칭 속도를 감소시키게 한다. 따라서, 이와 같은 에칭 속도의 편차(즉, 불균등한 에칭)로 인하여 다공성 특성을 나타낸다. 또한, 전위가 존재하는 영역의 경우, 트랩으로 작용하여 산화되지 않고 수산화칼륨과 같은 전해질에 의하여 에칭이 억제되어 로드(rod) 형태로 존재할 수 있다.
상기 도시된 PEC 에칭 장치에 있어서, 자외선 광원(light source)의 조사 하에서, 에칭 대상물 또는 샘플에 구리 와이어(wire) 등을 통하여 (+) 전압을 인가하는 한편, 백금 전극 또는 와이어에는 (-) 전압을 인가할 수 있다. 이때, 전압 범위는 전형적으로 약 0.1 V 내지 15 V 이내이며, 전해질(예를 들면, 수산화칼륨)의 농도는 전형적으로 적어도 약 0.001 M일 수 있고, 경우에 따라서는 용융 상태(예를 들면, 용융 KOH)로 사용할 수 있다. 에칭 시간은 에칭 대상물 또는 샘플의 면적에 따라 달라지는데, 면적이 작을수록 소요 에칭 시간 역시 감소하는 만큼, 원하는 정도의 다공성을 고려하여 에칭 시간을 적절히 설정할 수 있다. 예를 들면, 10×10㎜ 정도의 크기를 갖는 샘플의 경우, GaN를 여기시킬 수 있는 약 365 nm 이하의 파장대를 갖는 광원(예를 들면, 제논 램프, UV 램프 등)의 조사 하에서, 약 0.02 M의 수산화칼륨(KOH) 농도 및 약 2V의 인가 전압으로 약 20분에 걸쳐 PEC 에칭을 수행할 수 있다.
또한, 이후 공정에서 재성장, 예를 들면 MOCVD 재성장시키는 것을 고려하여 직경 2 인치 샘플을 사용할 경우, 0.01M 의 수산화칼륨, 2V 및 60분, 또는 0.04M 수산화칼륨, 2V 및 40분과 같이 에칭 공정의 조건을 변화시키면서 다공성을 확보할 수도 있다. 상술한 공정 조건(전해질의 종류 및 농도, 광원의 세기, 인가 전압, 에칭 시간 등)은 예시적 목적으로 기재된 만큼, 본 발명이 반드시 상기 언급된 구체적 공정 조건 범위로 한정되는 것은 아니다.
다만, 통상적으로 전해질의 농도, 인가 전압 및 에칭 시간이 증가할수록 에칭 속도 역시 증가하는 경향을 나타내는 한편, 에칭 면적이 작을수록 에칭 형태는 균일할 것이다. 또한, 사용되는 광원의 강도가 증가함에 따라 에칭 속도 역시 증가하는 경향을 나타낼 것이다.
본 명세서에서, "다공성"은 표면의 불균등한 에칭에 의하여 경계가 정해지는 공간(또는 포어)이 다수 형성된 마이크로 또는 나노 단위의 형태적 특징(morphology), 특히 바람직하게는 이러한 형태적 특징이 나노 스케일(예를 들면, 약 1,000 nm 이하의 사이즈)로 파악되는 "나노다공성(nano-porous)"을 의미할 수 있다.
전술한 바와 같이, PEC 에칭이 진행됨에 따라 제1 도전형 반도체층(102)의 표면 중 관통 전위 등의 결함이 존재하는 곳에 로드(바람직하게는, 나노 사이즈의 로드 또는 나노 로드)가 형성될 것이다. 그 결과, 제1 도전형 반도체층(예를 들면, n-형 GaN 층)의 표면에 복수의 로드를 포함하는 다공성 영역이 형성된다. 이때, 에칭 공정의 파라미터를 변화시키면(예를 들면, 에칭 시간 또는 농도를 일정 수준 이상으로 증가시킬 경우), 로드 형상이 점차적으로 소실될 것이다.
본 발명이 특정 이론에 의하여 구속되는 것은 아니지만, PEC 에칭 과정에서 일어나는 변화를 다음과 같이 구체적으로 설명할 수 있다:
박막 형태에서 에칭(특히, PEC 에칭)이 진행되면 불규칙한 요철 표면이 형성되고, 에칭이 계속 진행됨에 따라 결함 부위에서는 에칭이 저해되어 로드 형상(전위 부분이기 때문에 위스커(whisker)라고도 불림)이 남게 된다. 이 상태에서도 에칭 속도의 차이에 의하여 로드 사이의 바닥 영역은 다공성을 갖게 되는데, 다만 외관상으로는 로드 형상이 두드러지게 관찰되는 것이다. 에칭이 더욱 진행될 경우, 로드 구조물의 폭이 점차 얇아지면서 떨어져 나가거나 소실된다.
이처럼, 본 명세서에 있어서는, 에칭(특히, PEC 에칭) 과정 중 상대적으로 초기에 나타나는 로드 구조물이 형성되어 있는 상태뿐만 아니라, 계속된 에칭에 의하여 로드 구조물이 소실되어 있는 상태 모두 "다공성"의 의미에 포함되는 것으로 이해될 수 있다.
에칭이 계속 진행됨에 따라, 로드 형상이 점차 소실되기는 하나, 상술한 바와 같이, 여전히 불규칙한 패턴의 돌출부와 오목부(요철)에 의하여 형성된 공간(또는 포어)에 의하여 다공성을 나타낼 것이다. 이 경우, 포어의 평균 사이즈(또는 평균 직경)는 바람직하게는 약 30 내지 500 ㎚ 범위일 수 있다.
한편, 다공성 영역(104)의 두께(즉, 에칭되거나 포어가 형성된 바닥면까지의 거리)는 바람직하게는 약 30 내지 3,000 ㎚, 보다 바람직하게는 약 50 내지 300 ㎚ 범위이다. 로드 구조물이 형성되는 경우(특히, PEC 에칭 방식에 의하여), 바람직하게는 상기 로드의 폭은 약 5 내지 400 ㎚, 보다 바람직하게는 약 10 내지 40 nm, 그리고 상기 로드의 높이는 약 30 내지 1,000 ㎚, 보다 바람직하게는 약 50 내지 300 nm 범위일 수 있다.
한편, 다공성 영역(104)을 복수의 나노 로드가 형성되는 형태로 구성하는 것이 보다 바람직한데, 나노 로드로 인하여 이후의 재성장 단계에서 금속층의 손실을 낮출 수 있고, 더 나아가 후술하는 바와 같이 수평 성장을 보다 효과적으로 유도하여(즉, ELOG 공정의 마스크 역할) 결함 밀도를 감소시킬 수 있기 때문이다. 더욱이, 나노 로드에 의한 표면 거칠기(조도)를 통하여 광추출 효율 역시 향상시킬 수 있다. 이러한 장점은 에칭 진행에 따라 나노 로드가 소실된다 해도 여전히 다공성 특성을 갖기 때문에 얻어지는 것이나, 나노 로드에 의하여 더욱 강화되는 것으로 볼 수 있다.
이상에서는 PEC 에칭을 중심으로 기술된 것이나, 다공성에 관한 치수(dimension), 특히 로드 형상을 구비한 다공성 치수는 건식 에칭 처리에 따라 형성된 다공성에서도 적용되는 것으로 이해될 수 있다.
상술한 다공성 영역 형성 단계 이후에는 도 2(c)에 도시된 바와 같이 다공성 영역(또는 표면; 104) 상에 금속층(105)을 형성한다. 상기 금속층(105)은 추후 형성되는 활성층, 특히 활성층의 양자 우물과 결합(coupling)하여 표면 플라즈몬 공명을 발생하는데 적합한 금속을 사용할 수 있는 바, 표면 플라즈몬 에너지 커플링 효율을 고려하여 바람직하게는 팔라듐(Pd), 알루미늄(Al), 은(Ag), 백금(Pt), 구리(Cu), 금(Au), 크롬(Cr) 또는 이의 조합을 사용할 수 있다. 또한, 경우에 따라서는 서로 다른 금속을 복수의 층으로 구성할 수도 있다.
금속층 형성을 위하여, 당업계에서 알려진 금속층 형성 방법(예를 들면 전자-빔 증발기(e-beam evaporator), 스퍼터링, 플라즈마 레이저 증착 등)을 이용할 수 있는 바, 바람직하게는 전자-빔 증발기가 사용되며, 특히 전자-빔 코터(e-beam coater)을 이용할 수 있다. 본 발명에 따르면, 금속층의 두께는 전형적으로 약 1 내지 3,000㎚, 보다 전형적으로는 약 5 내지 250㎚ 범위로 정할 수 있는 바, 바람직하게는 다공성 영역(104)의 두께보다 낮은 수준에서 정할 수 있다.
상술한 바와 같이 형성된 금속층은 하부에 위치하는 제1 도전형 반도체 층의 다공성 영역 또는 표면(104)의 기하학적 형태에 따라 그 형태적 특징이 영향을 받기는 하나, 이에 정확하게 대응되지 않을 수도 있다.
도 2(d)에 도시된 바와 같이, 금속층(105)을 형성한 후에는 제1 도전형 반도체층(102)의 재질로 추가적인 층을 형성하는데, 이를 제1 도전형 반도체의 재성장층(106)으로 부를 수 있다.
이와 같이, 제1 도전형 반도체를 금속층(105) 상에서 재성장시키기 위하여, 앞서 설명한 통상의 에피층 형성(성장) 방식, 예를 들면 유기금속화학증착법(MOCVD), 분자빔성장법(MBE), 하이드라이드 기상성장법(HVPE)법을 채택할 수 있다. 유기금속화학증착법(MOCVD)이 보다 바람직한 바, 이는 다른 성장 방식에 비하여 성장 효율이 높을 뿐만 아니라, 그 과정에서 어닐링(열처리)을 수반하기 때문에 재성장 단계에 앞서 별도로 어닐링하는 단계를 거칠 필요가 없기 때문이다.
이하에서는 바람직한 방식인 유기금속화학증착법을 중심으로 설명하기로 한다.
제1 도전형 반도체의 재성장 과정을 위한 유기금속화학증착법은 성장 온도가 높은 특성을 갖는 바, 전형적으로 약 600 내지 1050℃ 범위, 보다 전형적으로는 약 800 내지 1000℃의 어닐링(열처리) 과정(전형적으로는, 약 1 내지 5분 동안)을 수반한다. 그 과정에서, 하면에 존재하는 금속층(105)은 용융되어 제1 도전형 반도체층(102)의 다공성 영역(104)에서 불연속적 패턴, 예를 들면 규칙적 또는 불규칙적으로 분포된 도트(dot), 도트가 연결된 섬(island) 또는 이들이 공존하는 패턴을 형성할 수 있다. 특히, 로드(바람직하게는, 나노 로드)가 형성되어 있는 다공성 영역 또는 표면의 경우에는 로드의 상면에 금속 도트가 형성될 수 있으며, 로드 사이의 바닥 면 상에 금속층이 상기 언급된 바와 같은 불연속적 패턴으로 형성될 수 있다. 이와 같이, 금속층이 어닐링에 의하여 불연속적 패턴을 형성할 경우, 일종의 클러스터(cluster)로 존재하기 때문에 상기 불연속적 금속 패턴의 두께는 어닐링 전의 금속층의 두께보다 상당히 증가할 수 있다.
이러한 금속층의 패턴(규칙적 또는 불규칙적)은 금속층 두께, 하부에 위치하는 다공성 영역의 형태적 특징 등에 의하여 영향을 받을 수 있으나, 특히 금속층의 두께에 의한 영향이 크다고 할 수 있다. 예를 들면, 금속층의 두께가 상대적으로 큰 경우에는 도트가 연결된 섬의 패턴을 갖는 반면, 금속층의 두께가 상대적으로 작은 경우(예를 들면, 10㎚ 미만)에는 고온 처리시 섬 형태의 패턴이 점차 감소하여 도트 형태가 증가하게 될 것이다.
본 명세서에서는 편의상 "금속층 상에 제1 도전형 반도체의 재성장층을 형성한다"고 기재하고 있으나, 상기 표현은 어닐링에 의한 금속층의 불연속적 패턴에 따라서 재성장층 일부 영역의 하면이 금속층과 직접적으로 접촉하지 않을 수 있음을 포함하는 개념으로 이해된다.
불연속적인 금속층 패턴이 그 위에 분포되어 있는 제1 도전형 반도체층(102)의 다공성 영역(104)은 제1 도전형 반도체의 재성장 과정에서 여전히 다공성 주형(template)으로서의 특성을 보유하고 있기 때문에 수직 성장(vertical growth)에 비하여 수평 성장(lateral growth)이 보다 두드러진다. 본 발명이 특정 이론에 구속되는 것은 아니지만, 박막에 존재하는 전위는 이후의 재성장 과정에서도 영향을 미치게 되어 재성장층에 전위를 발생시키는 반면, 다공성과 같이 단차가 존재하면 상측의 성장 속도와 하측의 성장 속도가 상이하게 되어(ELOG의 원리와 유사함) 재성장층 내의 전위 생성이 억제되는 것으로 판단된다. 따라서, 상기 재성장층(106)에는 결함이 효과적으로 감소될 수 있는 것이다.
만약, 재성장 단계에서 어닐링을 수반하지 않는 방식(예를 들면, MBE 등)의 경우, 재성장 단계에 앞서 별도의 어닐링(열처리)을 수행할 수도 있으며, 이때 어닐링 조건은 예를 들면 약 600 내지 900℃의 온도 및 약 1 내지 5 분일 수 있다. 택일적으로, 어닐링 없이도 상술한 불연속적 패턴을 형성할 수 있는 재료(예를 들면, 메탈 코어(metal core)/인슐레이터 쉘(insulator shell))의 경우에는 어닐링(열처리) 없이도 재성장시킬 수 있다.
재성장되는 제1 도전형 반도체층(106)은 로드 사이의 공간 또는 포어를 채우면서 재성장하게 되는데, 적어도 다공성 영역(104)을 덮을 수 있는 두께로 형성하는 것이 바람직할 것이다. 이때, 재성장되는 제1 도전형 반도체층(106)은 효과적인 전류 주입 또는 결함 감소 등을 위하여, 선택적으로, 예를 들면 InGaN/GaN 초격자(super-lattice) 또는 두꺼운 InGaN층을 삽입한 카트(CART) 구조, In predeposition layer 등이 삽입될 수도 있다.
본 발명의 바람직한 구체예에 따르면, 상기 제1 도전형 반도체의 재성장층(106)은 후속적으로 그 위에 형성될 활성층과 하면에 위치하는 금속층 간에 표면 플라즈몬 공명 효과가 달성되는데 적합한 두께로 형성한다. 이러한 표면 플라즈몬 공명 효과를 달성할 수 있는 제1 도전형 반도체의 재성장층(106)의 두께 또는 높이(다공성 영역 내의 금속 패턴의 상면으로부터 재성장층 상면까지의 거리)는 약 1 내지 300 nm, 보다 바람직하게는 약 30 내지 80 nm 범위일 수 있다.
다만, 금속의 종류를 고려하여 제1 도전형 반도체 재성장층(106)의 두께를 조절하는 것이 바람직한 바, 예를 들면 금속 재질이 Ag의 경우에는 약 42 내지 50 ㎚(전형적으로는 약 47 ㎚), Al의 경우에는 약 70 내지 80 ㎚(전형적으로는 약 77 ㎚), 그리고 Au의 경우에는 약 30 내지 35 ㎚(전형적으로는 약 33 ㎚) 수준일 수 있다.
한편, 재성장 과정에서 초기부터 지나치게 고온으로 처리할 경우에는 하면의 금속층이 증발할 수 있다. 이점을 고려하여, 본 발명의 바람직한 태양에 따르면, 재성장 초기(예를 들면, 약 1 내지 30 ㎚ 두께까지)에는 약 600 내지 850℃ 범위의 상대적으로 낮은 온도로 조절하고, 그 이후에는 약 800 내지 1080℃ 범위의 온도에서 재성장시킬 수 있다.
상술한 재성장 단계를 수행한 다음, 도2(e)에 도시된 바와 같이, 제1 도전형 반도체의 재성장층(106) 위에 활성층(107)을 형성한다. 본 발명의 바람직한 구체예에 따르면, 상기 활성층은 GaN, AlN, InN, InGaN, AlGaN, InAlGaN 등으로부터 선택되는 적어도 2가지 재질로 이루어질 수 있는데, 이 중 에너지 밴드 갭이 작은 물질을 양자우물(quantum well)로 하고, 에너지 밴드 갭이 큰 물질을 양자장벽(quantum barrier)으로 구성할 수 있다. 또한, 다중양자우물(multi-quantum well, MQW) 또는 단일양자우물 구조를 가질 수 있다.
본 발명의 바람직한 태양에 따르면, 상기 활성층(107)은 앞서 언급된 층 형성 방식을 이용하여 단일양자우물 구조의 경우에는 약 1 내지 10 ㎚, 그리고 다중양자우물(예를 들면, 5쌍의 활성층)의 경우에는 약 40 내지 80 ㎚의 두께로 형성될 수 있다. 상기 수치 범위는 예시적 의미로서 본 발명이 반드시 이에 한정되지 않는다.
상기와 같이 형성된 활성층(107), 특히 양자 우물과 제1 도전형 반도체의 재성장층(106)의 하측에 형성된 불연속적으로 패턴화된 금속층(105)의 표면 플라즈몬 간의 공명이 발생하게 된다.
본 발명의 바람직한 구체예에 따르면, 도 2(f)에 도시된 바와 같이, 활성층(107) 상에 제2 도전형 반도체층(108)을 형성함으로써 LED 구조에 p-n 헤테로접속(hetero-junction)을 제공한다. 상술한 제2 도전형 반도체층(108)의 두께는 바람직하게는 약 50 내지 900 ㎚, 보다 바람직하게는 약 80 내지 300 ㎚ 범위로 구성할 수 있는 바, 이러한 제2 도전형 반도체 두께 범위는 종래의 표면 플라즈몬 LED와 기술적으로 차별화되는 점에 해당된다.
종래에 알려진 다수의 관련 선행기술은 LED 구조의 상부에 금속층을 배치하기 때문에, 활성층과 금속층 사이에 위치하는 p-형 반도체층의 두께는 표면 플라즈몬 공명을 발생시키기 위하여 낮은 수준(예를 들면, 50㎚ 미만)으로 한정될 수 밖에 없어, 결국에는 반도체층의 전기적 특성이 감소할 수밖에 없다. 반면, 본 발명에 따른 구성을 채택할 경우, 표면 플라즈몬 공명 효과와 함께 제2 도전형 반도체층(108)을 원하는 전기적 특성을 갖도록 구성할 수 있다.
또한, 재성장층(106)은 결함(관통 전위 등)이 감소된 양질의 층 특성을 나타냄에 따라 그 위에 형성되는 활성층(107) 및 제2 도전형 반도체층(108) 역시 결함이 현저히 감소되므로 표면 플라즈몬 효과와 함께 내부 양자 효율의 향상에 기여한다. 더욱이, 다공성에 의한 나노 구조의 표면 거칠기는 광추출 효율 향상에 기여할 것으로 기대된다. 더 나아가, 금, 은, 알루미늄 등과 같이 고유의 반사 특성을 갖는 금속을 활성층 하부에 배치한 결과, 활성층으로부터 하부로 방출되는 광을 상기 금속층에 의하여 상측으로 반사 또는 산란시킴으로써 부가적인 발광 효율 향상 효과 역시 얻을 수 있을 것으로 판단된다.
한편, 제2 도전형 반도체층(108)이 형성된 후에는 후술하는 바와 같이 다양한 태양의 LED 구조를 형성할 수 있다.
도 4는 본 발명의 일 구체예에 따라 제2 도전형 반도체층의 형성 단계 이후 전극을 형성하는 과정을 개략적으로 도시하는 도면이다.
상기 구체예에 있어서, 도 4(b)에 도시된 바와 같이, 제2 도전형 반도체층(108), 활성층(107), 제1 도전형 반도체의 재성장층(106), 금속층(105) 및 제1 도전형 반도체층(102)의 다공성 영역(104)의 일부 영역을 순차 에칭한다. 경우에 따라서는 PEC 에칭 처리되지 않은(즉, 다공성 영역을 제외한) 제1 도전형 반도체층의 잔여층을 일정 두께까지 더욱 에칭할 수 있다. 그 다음, 에칭된 면(제1 도전형 반도체층의 면)에 제1 전극(202)을 설치하고, 제2 도전형 반도체층(108)의 상면에 제2 전극(203)을 설치한다(도 4(c)). 이때, 제1 도전형 반도체가 n-형이고 제2 도전형 반도체가 p-형인 경우에는 제1 전극 및 제2 전극은 각각 n-형 전극 및 p-형 전극에 상당한다.
이때, 에칭은 당업계에서 알려진 다양한 건식 에칭 방식, 예를 들면 반응성 이온 에칭법(reactive ion etching; RIE), 유도 결합 플라즈마 반응성 이온 에칭(inductively coupled plasma reactive ion etching; ICP-RIE), 화학적 이온 빔 에칭(chemically assisted ion beam etching; CAIBE) 등을 사용하는 것이 바람직하다.
도 5는 본 발명의 다른 구체예에 따라 제2 도전형 반도체층의 형성 단계 이후 전극을 형성하는 과정을 개략적으로 도시하는 도면이다.
상기 도시된 구체예에 따르면, 도 5(b)에 도시된 바와 같이 먼저 기판(101) 및 완충층(103)을 제거한다. 그 다음, 상기 기판 등이 제거된 제1 도전형 반도체층의 하면에 제1 전극(302)를 부착하고, 제2 도전형 반도체층(108)의 상면에 제2 전극(303)을 부착한다(도 5(c)). 이를 위하여, 레이저 리프트-오프 또는 화학적 리프트-오프 방식을 이용할 수 있다.
레이저 리프트-오프 공정은 기판 쪽에서 엑시머 레이저(KrF, ArF 등)와 같은 고 에너지 자외선 파장을 조사(또는 스캐닝)함으로써 기판과 LED 구조를 분리하는 방식이다. 예를 들면, 도전형 반도체로 GaN를 사용할 경우, 상기 도전형 반도체층의 하측 부위는 레이저를 흡수하여 GaN→Ga+1/2N2의 반응으로 승화가 일어나는 반면, 기판은 레이저를 통과하기 때문에 기판의 분리가 유도되는 것이다.
한편, 화학적 리프트-오프 공정의 예로서, 옥살산(oxalic acid) 등의 용액에 시편을 침지한 후, 시편과 백금 상대 전극 간에 약 20 내지 80 볼트(V) 수준의 전압을 인가하여 상기 제1 도전형 반도체의 하측 부위와 기판(101)을 분리하는 방법을 들 수 있다. 화학적 리프트-오프 공정의 또 다른 예로서는 전술한 LED 웨이퍼 제작 과정에서 기판 상에 ZnO 또는 CrN와 같은 물질을 형판(template)으로 도입하는 방법이 있다. 상술한 ZnO 또는 CrN와 같은 물질은 습식으로 에칭하기 용이한 특성을 갖기 때문에 습식 에칭함으로써 기판(101)을 분리할 수 있다.
전극은 바람직하게는 In, Sn, Zn, Ga, Cd, Mg, Be, Ag, Mo, V, Cu, Ir, Rh, W, Co, Cr, Ni, Ti, Mn, La 등의 투명성 전극 물질을 단독으로 또는 조합하여 구성할 수 있고, 단일층 또는 복수층으로 형성할 수 있다. 전극 재질로서, 바람직하게는, 산화인듐주석(indium tin oxide), 산화인듐아연(indium zinc oxide), 산화갈륨아연(gallium zinc oxide), 산화알루미늄아연(aluminum zinc oxide) 또는 이들의 조합을 사용할 수 있다. 전극을 형성하는 방법이 특별히 제한되는 것은 아니며, 종래에 알려진 화학증착법(CVD), 스퍼터링법(sputtering), 반응성 증착법(reactive evaporation) 등을 특별한 제한 없이 이용할 수 있다. 본 발명에 있어서, 제2 도전형 반도체층(108)에 전극(203, 303)을 형성하기에 앞서, 전류 확산층을 선택적으로 도입할 수도 있다.
이하, 본 발명의 이해를 돕기 위해 바람직한 실시예를 제시하지만, 하기의 실시예는 본 발명을 보다 쉽게 이해하기 위하여 제공되는 것일 뿐 본 발명이 이에 한정되는 것은 아니다.
실시예 1
웨이퍼 샘플 제작
MOCVD (제작사: VEECO, 제품명: D-180) 챔버 내에서 약 400 ㎛ 두께의 사파이어 기판을 1000℃에서 수소 가스로 전처리(열처리)한 다음, 540℃에서 저온 GaN 버퍼층을 형성하였다(두께: 약 30 nm). 후속적으로, 1050℃에서 2㎛ 두께의 n-형 GaN 층을 성장시켜 직경 2인치 웨이퍼 샘플을 제작하였다.
PEC 에칭
에칭 공정(1)
상기 웨이퍼 샘플을 챔버로부터 꺼내어 도 3에 도시된 PEC 장치(자체 제작)에 의하여 PEC 에칭 처리하였다. 상기 PEC 에칭 공정은 하기 표 1에 기재된 공정 조건에 따라 수행되었다.
PEC 에칭 파라미터 조건
전해질 KOH (0.02M)
인가 전압 2 V
에칭 시간 30분
자외선 강도 350 mW
도 6은 PEC 에칭 처리에 의하여 웨이퍼 샘플의 n-형 GaN 층 표면에 나노 로드를 포함하는 다공성을 보여주는 주사전자현미경(SEM) 사진이다. 상기 도면에 따르면, 웨이퍼 샘플의 n-형 GaN층 표면에 다수의 나노 로드가 포함된 다공성 영역이 형성되었음을 확인할 수 있다.
에칭 공정(2)
하기 표 2와 같이 공정 조건을 변경한 것을 제외하고는 에칭 공정(1)에서와 같은 방법으로 PEC 에칭 처리하였다.
PEC 에칭 파라미터 조건
전해질 KOH (0.04M)
인가 전압 2 V
에칭 시간 30분
자외선 강도 350 mW
도 7(a) 내지 도 7(c)는 에칭 중 시간에 따른 n-형 GaN 층의 표면 변화를 순차적으로 나타낸 SEM 사진이다. 상기 도면에 따르면, PEC 에칭에 의하여 n-형 GaN 층의 표면은 부분적으로 에칭되고(도 7(a)), 점차 나노 로드 형태를 나타낸다(7(b)).
에칭이 계속 진행됨에 따라 나노 로드의 두께(폭)가 감소하여, 결국에는 도 7(c))에서와 같이 로드 형상이 소실되었음을 알 수 있다. 즉, 전해질 농도를 증가시킴으로써 에칭 속도가 증가하였다.
금속층 형성
에칭 공정(1)에 따라 PEC 에칭 처리된 웨이퍼 샘플 상에 e-beam 증착기(제조사 코리아바큠테크, 제품명 KVE-C25096)를 이용하여 10 ㎚ 두께로 은(Ag)을 증착시켰다. 이때, 나노 로드의 높이는 약 200 ㎚이었다.
n-형 GaN 의 재성장
금속층(Ag)이 형성된 샘플을 다시 MOCVD 챔버에 넣고 재성장시켰다. 이때, 재성장 공정은 800℃ 에서 약 15 nm, 1050℃ 에서 약 35 nm를 목표로 수행되었으며, 실질적인 재성장에 앞서 800℃에서 3분 동안의 어닐링이 수반되었다.
MOCVD 내에서 수반되는 어닐링에 의한 샘플 표면의 변화 상태를 SEM에 의하여 관찰하였으며, 그 결과를 도 8에 나타내었다.
도 8의 좌측 사진에 따르면, 로드 사이의 비교적 밝은 부분이 금속에 해당되며, 일종의 섬(island) 패턴으로 존재하고 있다. 또한, 도 8의 우측 사진에 따르면, 나노 로드 상에 금속(Ag)의 도트가 형성되어 있음을 알 수 있다. 이때, 어닐링에 의하여, 상기 금속 패턴은 클러스터로서 약 150㎚ 정도의 높이를 갖는 것으로 관찰되었다.
상술한 공정에 따라, n-형 GaN가 나노 로드 사이의 공간을 채우게 되고(즉, 합체(merging)되면서 측면 성장하고), 그 이후 c-축으로 재성장하여 50㎚의 높이(어닐링에 의하여 클러스터화된 금속 패턴의 상면에서부터 재성장층의 상면까지의 거리)를 갖는 층으로 형성된 것으로 관찰되었다.
상기 재성장된 샘플의 표면을 전자 현미경으로 관찰한 결과를 도 9에 나타내었다.
상기 도면에 따르면, 금속(Ag) 증착 후 재성장된 샘플은 매끈한(smooth) 표면을 갖는 것으로 확인되었는 바, 이는 금속이 이미 나노 로드 사이의 공간을 채우고, GaN이 금속 위에서 재성장하면서 빠르게 합체(merge)되었기 때문으로 판단된다.
활성층 및 p-형 GaN 층의 형성
MOCVD 챔버 내에서 n-형 GaN의 재성장층 상에 약 3 ㎚ 두께의 InGaN 우물과 약 7 nm 두께의 GaN 배리어의 5개의 쌍(pair)로 이루어지는 다중양자우물층(활성층)을 각각 780℃ 및 830℃에서 형성하고, 순차적으로, 990℃에서 150 ㎚ 두께의 p-형 GaN층을 상기 다중양자우물층 상에 형성함으로써 LED 웨이퍼를 제작하였다. 이와 같이 제작된 LED 웨이퍼의 표면 상태를 광학 현미경(배율: × 100)으로 관찰한 결과를 도 10에 나타내었다. 상기 도면으로부터, LED 웨이퍼가 매끈한 표면을 갖고 있음을 알 수 있다.
LED 의 제작
ICP-에칭에 의하여 n-형 GaN 층이 노출될 때까지 LED 웨이퍼를 부분적으로 에칭하였다. 그 다음, e-beam 증착기(제조사: 코리아바큠테크, 제품명: KVE-C25096)를 사용하여 LED 웨이퍼 상면의 p-형 GaN 층 및 부분적 에칭에 의하여 노출된 n-형 GaN 층 각각에 Cr/Au(20㎚/100㎚) 전극층을 형성하였다.
비교예
금속층을 형성하지 않고 재성장시킨 것을 제외하고는 실시예와 동일한 방법에 의하여 LED를 제작하였다. 다중양자우물층 형성에 앞서, 재성장층의 표면을 전자현미경으로 관찰한 결과를 도 11에 나타내었다. 도 9와 비교하면, 금속층을 형성하지 않은 경우에는 상대적으로 거친 표면을 갖고 있음을 알 수 있다. 이는 나노 로드 사이부터 일어나는 재성장에 필요한 시간이 충분하지 않아 합체가 불충분하기 때문으로 판단된다.
실시예 2
EL ( Electroluminescence ) 평가
실시예 1에 따라 제작된 LED 및 대조군(PEC 에칭 및 금속층 형성 과정을 수반하지 않은 것을 제외하고는 실시예 1과 같은 방식으로 제작된 LED) 각각에 대한 EL 평가 시 전기적 특성을 측정하여, 그 결과를 도 12에서와 같은 I-V curve로 나타내었다. 상기 도면에 따르면, EL 측정에 있어서 실시예 1에 따른 LED는 순방향 전압이 4.4 V인 한편, 대조군은 4.6 V로 거의 비슷하였는 바, 이는 금속층의 존재로 인하여 전기적 특성에는 특별한 영향이 없음을 의미한다.
한편, 실시예 1에 따라 제작된 LED 및 대조군의 EL 특성을 평가하여 도 13에 L-I curve로 나타내었다. 상기 도면에 따르면, 20 mA에서 실시예 1의 LED는 대조군의 LED에 비하여 약 1.6배 증가한 광출력(light output)을 나타내었으며, 전류가 증가함에 따라 그 차이는 더욱 증가하는 경향을 나타내었다. 이는 실시예 1의 경우, 금속층이 활성층(다중양자우물층) 근처에 존재하여 에너지 커플링에 의하여 발광 효율이 증가한 것으로 볼 수 있다.
PL ( Photoluminescence ) 평가
실시예 1 및 비교예 각각에 의하여 제작된 LED의 PL 스펙트럼을 도 14에 나타내었다.
상기 도면에 따르면, 실시예 1의 경우, 비교예에 비하여 PL 강도가 약 2.67배 증가하는 것으로 확인되었다. 또한, 비교예의 경우, 실시예에 비하여 약간 짧은 발광 파장을 나타내는 바, 이는 PEC 에칭 후 재성장했을 때 완전히 합체되지 않은 상태에서 다중양자우물층이 성장되어 활성층의 발광 효율이 낮고 다른 발광 형태를 보이기 때문으로 판단된다.
실시예 3
본 발명에 따라 제작된 LED 내의 결함 감소 여부를 확인하기 위하여, 실시예 1에 따라 제작된 LED 및 대조군(PEC 에칭 및 금속층 형성 과정을 수반하지 않은 것을 제외하고는 실시예 1과 같은 방식으로 제작된 LED) 각각의 결함(관통전위) 밀도를 측정하였다.
LED 샘플 각각을 용융 수산화칼륨(molten KOH)에 350℃에서 5분 동안 습식 에칭 처리하였다. 이때, 습식 에칭 중 결함 부위가 에칭되었으며, 단위면적당 결함의 개수를 세어 계산하였다.
상기 실험에 따른 실시예 1 및 대조군 각각의 표면을 도 15(a) 및 도 15(b)에 나타내었다. 측정 결과, 실시예 1의 결함밀도는 약 5.2×105/cm2인 반면, 대조군의 결함밀도는 약 2.68×106/cm2이었다.
따라서, 본 발명에 따라 제작된 LED의 경우, 결함밀도가 현저히 감소되었음을 확인하였다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로, 본 발명의 구체적인 보호범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
1, 101: 기판
2: n-형 반도체층
3: 활성층
4: p-형 반도체층
5: p-전극
6: n-전극
102: 제1 도전형 반도체 층
103: 완충층
104: 다공성 영역 또는 표면
105: 금속층
106: 제1 도전형 반도체의 재성장층
107: 활성층
108: 제2 도전형 반도체 층
202, 302: 제1 전극
203, 303: 제2 전극

Claims (21)

  1. a) 제1 도전형 반도체층을 제공하는 단계;
    b) 상기 제1 도전형 반도체층의 상면에 다공성 영역을 형성하는 단계;
    c) 상기 다공성 영역이 형성된 제1 도전형 반도체층 상에 금속층을 형성하는 단계;
    d) 상기 금속층 상에 제1 도전형 반도체층을 재성장시키는 단계;
    e) 상기 재성장된 제1 도전형 반도체층 상에 활성층을 형성하는 단계; 및
    f) 상기 활성층 상에 제2 도전형 반도체층을 형성하는 단계;
    를 포함하고,
    상기 단계 d)에 있어서, 상기 제1 도전형 반도체층은 상기 금속층이 다공성 영역에 불연속적으로 패턴화된 상태에서 재성장되고, 그리고
    상기 재성장된 제1 도전형 반도체층은 상기 패턴화된 금속층과 상기 활성층 간의 표면 플라즈몬 공명을 발생시키는 두께로 형성된 것을 특징으로 하는 발광 다이오드의 제조방법.
  2. 제1항에 있어서,
    상기 단계 a)는 기판 상에 제1 도전형 반도체층을 형성하는 단계를 포함하며, 상기 기판은 사파이어, 실리콘 카바이드(SiC), 갈륨비소(GaAs), 질화갈륨(GaN), 실리콘(Si), 갈륨인(GaP), 인듐인(InP), 산화아연(ZnO), MgAl2O4 MgO, LiAlO2, 또는 LiGaO2인 것을 특징으로 하는 발광 다이오드의 제조방법.
  3. 제1항에 있어서,
    상기 단계 a)에서 제공되는 제1 도전형 반도체층의 두께는 0.5 내지 10 ㎛ 범위인 것을 특징으로 하는 발광 다이오드의 제조방법.
  4. 제1항에 있어서,
    상기 제1 도전형 반도체는 n-형 반도체이고, 상기 제2 도전형 반도체는 p-형 반도체인 것을 특징으로 하는 발광 다이오드의 제조방법.
  5. 제1항에 있어서,
    상기 제1 및 제2 도전형 반도체는 GaN, AlN, InP, InS, GaAs, CdS, CdSe, CdTe, ZnS, ZnSe, ZnTe, ZnO, AlxGa1 - xN, InxGa1 - xN, InxGa1 - xAs, ZnxCd1 - xS 및 이들의 조합으로 이루어지는 군으로부터 선택되는 것을 특징으로 하는 발광 다이오드의 제조방법:
    상기에서, 0<x<1임.
  6. 제1항에 있어서,
    상기 다공성 영역은 습식 에칭에 의하여 형성되는 것을 특징으로 하는 발광 다이오드의 제조방법.
  7. 제6항에 있어서,
    상기 습식 에칭은 PEC 에칭인 것을 특징으로 하는 발광 다이오드의 제조방법.
  8. 제1항에 있어서,
    상기 다공성 영역의 두께는 30 내지 3,000 nm 범위인 것을 특징으로 하는 발광 다이오드의 제조방법.
  9. 제1항에 있어서,
    상기 다공성 영역은 복수의 나노 로드를 포함하는 것을 특징으로 하는 발광 다이오드의 제조방법.
  10. 제9항에 있어서,
    상기 나노 로드의 폭은 5 내지 400 nm, 그리고 높이는 30 내지 1,000 nm 범위인 것을 특징으로 하는 발광 다이오드의 제조방법.
  11. 제1항에 있어서,
    상기 금속층의 재질은 팔라듐(Pd), 알루미늄(Al), 은(Ag), 백금(Pt), 구리(Cu), 금(Au), 크롬(Cr) 또는 이의 조합인 것을 특징으로 하는 발광 다이오드의 제조방법.
  12. 제1항에 있어서,
    상기 단계 c)에서 형성되는 금속층의 두께는 1 내지 3,000 ㎚ 범위인 것을 특징으로 하는 발광 다이오드의 제조방법.
  13. 제1항에 있어서,
    상기 금속층의 불연속적 패턴은 어닐링에 의하여 형성되는 것을 특징으로 하는 발광 다이오드의 제조방법.
  14. 제13항에 있어서,
    상기 어닐링은 단계 d)에 앞서 또는 단계 d) 과정에서 수행되는 것을 특징으로 하는 발광 다이오드의 제조방법.
  15. 제1항에 있어서,
    상기 단계 d)는 유기금속화학증착법(MOCVD)에 의하여 수행되는 것을 특징으로 하는 발광 다이오드의 제조방법.
  16. 제1항에 있어서,
    상기 금속층의 불연속적 패턴은 불연속적으로 분포된 도트(dot), 도트가 연결된 섬(island) 또는 이들이 공존하는 패턴인 것을 특징으로 하는 발광 다이오드의 제조방법.
  17. 제1항에 있어서,
    상기 재성장된 제1 도전형 반도체층의 두께는 1 내지 300 nm 범위인 것을 특징으로 하는 발광 다이오드의 제조방법.
  18. 제1항에 있어서,
    상기 활성층은 GaN, AlN, InN, InGaN, AlGaN, InAlGaN 및 AlInN으로 이루어진 군으로부터 선택되는 적어도 2가지 재질로 형성되는 것을 특징으로 하는 발광 다이오드의 제조방법.
  19. 제18항에 있어서,
    상기 활성층은 다중양자우물 또는 단일양자우물 구조를 갖는 것을 특징으로 하는 발광 다이오드의 제조방법.
  20. 제1항에 있어서,
    상기 제2 도전형 반도체층의 두께는 50 내지 900 ㎚ 범위인 것을 특징으로 하는 발광 다이오드의 제조방법.
  21. 상면에 다공성 영역을 갖는 제1 도전형 반도체층;
    상기 제1 도전형 반도체층의 다공성 영역에 형성된, 불연속적 패턴의 금속층;
    상기 불연속적 패턴의 금속층 상에 형성된 제1 도전형 반도체의 재성장층;
    상기 제1 도전형 반도체 재성장층 상에 형성된 활성층; 및
    상기 활성층 상에 형성된 제2 도전형 반도체층;
    을 포함하고,
    상기 제1 도전형 반도체의 재성장층은 상기 불연속적 패턴의 금속층과 상기 활성층 간의 표면 플라즈몬 공명을 발생시키는 두께로 형성된 것을 특징으로 하는 발광 다이오드.
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