KR101245509B1 - 다공성 기판의 제조 및 이에 의한 발광다이오드 제조 방법 - Google Patents
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Abstract
본 발명은 다공성 버퍼층을 이용하여 감소된 결정 결함(예를 들면, 관통 전위(threading dislocations))을 나타낼 뿐만 아니라 기판을 발광소자로부터 분리하여 재사용할 수 있는 발광 다이오드 제조방법 및 이에 의한 발광다이오드에 관한 것이다.
본 발명에 따른 발광 다이오드(LED) 및 이의 제조방법은 버퍼층의 전 두께 영역에 걸쳐 다공영역을 형성함에 따라 그 위에 성장된 GaN층의 관통전위 밀도를 현저히 감소시킬 수 있다.
또한, 본 발명은 습식 전기화학적 에칭과 광전기화학적 에칭을 이용하여 간단하고 효율적으로 기판을 LED소자와 분리시킬 수 있는 방법을 제공한다.
본 발명에 따른 발광 다이오드(LED) 및 이의 제조방법은 버퍼층의 전 두께 영역에 걸쳐 다공영역을 형성함에 따라 그 위에 성장된 GaN층의 관통전위 밀도를 현저히 감소시킬 수 있다.
또한, 본 발명은 습식 전기화학적 에칭과 광전기화학적 에칭을 이용하여 간단하고 효율적으로 기판을 LED소자와 분리시킬 수 있는 방법을 제공한다.
Description
본 발명은 다공성 기판의 제조 및 이에 의한 발광 다이오드 제조에 관한 것이다. 보다 구체적으로 본 발명은 다공성 버퍼층을 이용하여 감소된 결정 결함(예를 들면, 관통 전위(threading dislocations))을 나타낼 뿐만 아니라 기판을 발광소자로부터 분리하여 재사용할 수 있는 발광 다이오드 제조방법 및 이에 의한 발광다이오드에 관한 것이다.
반도체 발광 소자로서 화합물 반도체의 특성을 이용하여 백라이트 광원, 표시 광원, 일반광원과 풀 칼라 디스플레이 등에 응용되는 LED가 널리 각광받고 있다. 이러한 LED의 재료로서 대표적으로 GaN(Gallium Nitride), AlN(Aluminum Nitride), InN(Indium Nitride) 등와 같은 Ⅲ-V족 질화물 반도체가 알려져 있는 바, 상기 재료는 직접 천이형의 큰 에너지 밴드 갭(band gap)을 가지고 있어 질화물의 조성에 따라 거의 전파장 영역의 빛을 얻을 수 있다. 또한, ZnO 역시 LED 재료로서 주목받고 있는 바, 60 meV의 높은 엑시톤(exciton) 결합 에너지를 갖고 있어 실온에서도 엑시톤의 재결합을 이용하여 고효율 발광소자를 제조할 수 있기 때문이다.
도 1은 일반적인 평면형(planar) LED(10)의 층 구조를 개략적으로 도시하는 단면도이다. 상기 도면에 따르면, LED는 아래로부터 기판(substrate; 1), n-형 반도체층(2), 활성층(3) 및 p-형 반도체층(4)의 순으로 구성된다. 상기 p-형 반도체층(4)의 상부에는 p-전극(5)이 형성되는 한편, n-형 반도체층(2)의 노출 면 상에 n-전극(6)이 형성되어 있다.
이때, 기판(1)으로서 통상 사파이어, Si, SiC 또는 MgAl2O4 재질을 사용한다. 상기 활성층(3)은 예를 들면, InGaN/GaN의 양자 우물(quantum well) 구조, 보다 전형적으로는 다중 양자 우물(multiple quantum well) 구조로 이루어져 있다. 상기 활성층 내에서는 p-형 반도체층(4)을 거쳐 유입되는 정공과 n-형 반도체층(2)를 거쳐 유입되는 전자가 결합(recombination)됨으로써 광을 발생시키게 된다.
그러나, 대표적인 GaN계 LED 제조를 위한 박막 성장에 있어서 격자 상수가 정합된 물질의 부족이 중요한 문제점 중 하나로 지적되어 왔다. 이 때문에, 현재, 동종적층 성장된(homoepitaxially grown) GaN 박막은 GaN 필름과 이종의 기판 사이의 격자 및 열팽창 계수의 부정합에 기인하는 고밀도 결함(예를 들면, 관통 전위, 기타 포인트 결함 등)의 문제를 갖고 있다. 지금까지는 c-면 사파이어가 격자 부정합(약 16%)에도 불구하고 비용이 저렴하고 상대적으로 양질의 에피탁시층을 형성할 수 있기 때문에 기판으로 널리 사용되고 있다.
부정합에 기인하는 관통 전위를 저감하기 위하여 버퍼층 또는 버퍼층을 기판 상에 형성하는 기술이 널리 알려져 있으나, 이 역시 많은 결함의 발생을 피할 수 없다. 다른 방안으로서, ELOG (epitaxially laterally overgrowth)와 같은 기술이 제안되었다. 그러나, 인접하는 패턴 영역이 상호 부착되기 위하여는 약 10㎛의 상대적으로 두꺼운 GaN의 과잉 성장이 이루어져야 하고, 공정 비용이 증가하는 단점이 야기된다.
이와 관련하여, 다공성 반도체를 사용하여 관통 전위 문제를 해결하고자 하는 시도가 이루어지고 있는 바, 초기 물질의 결정 구조를 보유하고 있는 다공성 반도체를 격자 부정합 물질의 동종 적층 성장용 주형으로서 사용함으로써 관통 전위를 저감시키는 기술이다. 즉, 다공성 주형 상에 GaN와 같은 반도체 물질의 층을 형성할 경우, 결함에 의한 내부양자효율(internal quantum efficiency)의 저하를 개선할 수 있는 장점을 갖는다는 것이다. 국내공개특허번호 제2009-29612호는 기판의 표면을 습식 에칭 등을 통하여 다공성 구조로 만든 다음, 이에 적어도 하나의 반도체층을 형성하는 기술을 개시하고 있다.
한편, 앞에서 언급한 바와 같이, LED 칩은 사파이어 등의 기판 위에 에피택셜 성장하여 제작되는데, 이러한 LED를 그냥 사용하면 사파이어가 빛이 날 때 생기는 열을 외부로 방출하지 못하기 때문에 LED가 너무 뜨거워져 효율이 떨어진다. 뿐만 아니라 떼어낸 LED에 표면 거칠기를 주어 광추출 효율을 증가시키는 방법이 응용되기도 한다.
종래에는 사파이어 기판을 LED칩으로부터 분리시키기 위해 레이저 리프트 오프라는 기술을 사용하고 있는데, 고비용의 레이저 장비를 사용하여야 하고, 또한 레이저에 의한 고온의 열이 LED 소자에 물리적 영향을 주어 수율 및 신뢰성이 떨어지는 문제가 있다.
또한, 최근에는 사파이어 기판위에 버퍼층을 형성하고 이 버퍼층 위에 N형 질화갈륨층, 활성층 및 P형 질화갈륨층이 포함되는 LED 구조물을 형성한 후에, 케미컬 리프트 오프(chemical lift-off; 이하 'CLO'라 한다) 공정을 이용하여 버퍼층을 제거함으로써 사파이어 기판을 LED소자와 분리시키는 방법이 개발되었으나, 상기 방법은 희생층이 추가로 필요하는 등 제조공정이 복잡하고 사파이어에 남아있는 GaN 층을 제거해야하는 문제점이 제기되어 왔다.
[선행기술 1] 한국공개특허 10-2009-0029612(공개일, 2009년 3월 23일)
[선행기술 2] 미국등록특허 7,675,084(등록일 2010년 3월 9일)
[선행기술 1] 한국공개특허 10-2009-0029612(공개일, 2009년 3월 23일)
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본 발명은 사파이어 기판과의 부정합에 기인하는 관통 전위를 저감함과 동시에 사파이어 기판을 효율적으로 분리하기 위한 발광소자의 제조방법 을 제공하는 것이다.
본 발명의 하나의 양상은
기판 상에 버퍼층을 형성하는 단계 ;
상기 버퍼 층의 상면을 건식 또는 습식 에칭 처리하여 다공성 구조를 형성하는 단계; 및
상기 기판의 후면에 광을 조사하여 상기 버퍼층의 하면에서부터 다공성 구조를 추가로 형성하는 광전기화학 에칭(PEC)을 수행하는 단계를 포함하는 발광 다이오드의 제조방법에 관계한다.
다른 양상에서 본 발명은 다공성 영역을 갖는 버퍼층 ; 상기 버퍼층 상에 형성된 제 1 도전형 반도체층 ; 상기 제 1 도전형 반도체층 상에 형성된 활성층 ; 및 상기 활성층 상에 형성된 제 2 도전형 반도체층을 포함하고, 상기 버퍼층은 기판 상에 형성되어 상기 버퍼 층의 상면을 습식 전기화학 에칭 처리하여 상면에서 하면으로 원기둥 형상의 다공영역이 형성되고, 상기 기판의 후면에서 PEC 에칭에 의해 상기 버퍼층의 하면에서 상면으로 원뿔(cone) 형상의 다공영역이 형성되어 상기 버퍼층은 전 두께 범위에 걸쳐 다공영역이 형성되는 발광 다이오드에 관계한다.
또 다른 양상에서 본 발명은 기판 상에 버퍼층을 형성하는 단계 ;
상기 버퍼 층의 상면을 전기화학적 습식 에칭 처리하여 다공성 구조를 형성하는 단계;
상기 버퍼층 상에 제 1 도전형 반도체층, 광활성층 및 제 2 도전형 반도체층을 형성하는 단계 ; 및
상기 기판의 후면에 광전기화학 에칭(PEC)을 수행하여 발광다이오드를 상기 기판으로부터 분리시키는 단계를 포함하는 기판의 재사용 방법에 관계한다.
본 발명에 따른 발광 다이오드(LED) 및 이의 제조방법은 버퍼층의 전 두께 영역에 걸쳐 다공영역을 형성함에 따라 그 위에 성장된 GaN층의 관통전위 밀도를 현저히 감소시킬 수 있다.
또한, 본 발명은 습식 전기화학적 에칭과 광전기화학적 에칭을 이용하여 간단하고 효율적으로 기판을 LED소자와 분리시킬 수 있는 방법을 제공한다.
도 1은 일반적인 평면형(planar) LED의 층 구조를 개략적으로 도시하는 단면도이다.
도 2는 본 발명의 일 구현예에 따른 발광소자를 제조하는 방법을 도시하는 도면이다.
도 3은 본 발명의 일 구현예에 따른 발광소자의 제조와 기판의 분리를 나타내는 도면이다.
도 4는 본 발명의 다른 구현예에 따른 발광소자의 제조와 기판의 분리를 나타내는 도면이다.
도 5는 본 발명의 또 다른 구현예에 따른 발광소자의 제조와 기판의 분리를 나타내는 도면이다.
도 6은 버퍼층 상에 ELOG 성장법을 추가로 수행하여 결함을 감소시킨 제조방법을 나타낸다.
도 7은 버퍼층 상에 PENDEO 성장법을 추가로 수행하여 결함을 감소시킨 제조방법을 나타낸다.
도 8은 버퍼층의 상면에서부터 전기화학적 에칭을 수행한 후의 버퍼층 SEM 사진을 나타낸다.
도 9는 버퍼층의 상면에서부터의 EC 에칭을 수행 후, 기판 후면에서 PEC에칭을 수행한 버퍼층의 SEM 사진이다.
도 10은 에칭 시간을 늘렸을 때 나타나는 형상을 보여주는 SEM 사진이다.
도 2는 본 발명의 일 구현예에 따른 발광소자를 제조하는 방법을 도시하는 도면이다.
도 3은 본 발명의 일 구현예에 따른 발광소자의 제조와 기판의 분리를 나타내는 도면이다.
도 4는 본 발명의 다른 구현예에 따른 발광소자의 제조와 기판의 분리를 나타내는 도면이다.
도 5는 본 발명의 또 다른 구현예에 따른 발광소자의 제조와 기판의 분리를 나타내는 도면이다.
도 6은 버퍼층 상에 ELOG 성장법을 추가로 수행하여 결함을 감소시킨 제조방법을 나타낸다.
도 7은 버퍼층 상에 PENDEO 성장법을 추가로 수행하여 결함을 감소시킨 제조방법을 나타낸다.
도 8은 버퍼층의 상면에서부터 전기화학적 에칭을 수행한 후의 버퍼층 SEM 사진을 나타낸다.
도 9는 버퍼층의 상면에서부터의 EC 에칭을 수행 후, 기판 후면에서 PEC에칭을 수행한 버퍼층의 SEM 사진이다.
도 10은 에칭 시간을 늘렸을 때 나타나는 형상을 보여주는 SEM 사진이다.
본 발명은 첨부된 도면을 참고로 하여 하기의 설명에 의하여 모두 달성될 수 있다. 하기의 설명은 본 발명의 바람직한 구체예를 기술하는 것으로 이해되어야 하며, 본 발명이 반드시 이에 한정되는 것은 아님을 이해해야 한다. 또한, 첨부된 도면은 이해를 돕기 위하여 실제 층의 두께(또는 높이) 또는 다른 층과의 비율에 비하여 다소 과장되게 표현된 것일 수 있으며, 그 의미는 후술하는 관련 기재의 구체적 취지에 비추어 바르게 이해될 수 있다.
본 명세서에서 언급된 적층 구조는 예시적인 의미로 이해되어야 하며, 본 발명이 이러한 특정 적층 구조로 한정되는 것은 아니다.
본 명세서에 있어서, "상에" 또는 "위에"라는 표현은 상대적인 위치 개념을 언급하기 위하여 사용될 수 있는 바, 언급된 층에 다른 구성 요소 또는 층이 직접적으로 존재하는 경우뿐만 아니라, 그 사이에 다른 층(중간층) 또는 구성 요소가 개재되거나 존재할 수 있고, 또한 언급된 층과의 관계에서 상부에 존재하기는 하나 언급된 층의 표면(특히, 입체적 형상을 갖는 표면)을 완전히 덮지 않은 경우도 포함할 수 있다. 따라서, 별도로 "직접적으로"라는 표현을 사용하지 않는 한, 상술한 바와 같이 상대적 개념으로 이해될 수 있다. 이와 유사하게, "하측에", "하부에" 또는 "아래에"라는 표현 역시 특정 층(요소)과 다른 층(요소) 사이의 위치에 대한 상대적 개념으로 이해될 수 있을 것이다.
본 명세서에 있어서, "제1 도전형 반도체" 및 "제2 도전형 반도체" 각각은 "n-형" 또는 "p-형"을 의미하며, 상호 반대되는 도전 특성을 갖는다. 따라서, 제1 도전형 반도체가 n-형 반도체인 경우에는 제2 도전형 반도체가 p-형 반도체에 해당되며, 그 역도 가능하다. 보다 전형적으로는, 상기 제1 도전형 반도체는 n-형 반도체이고 상기 제2 도전형 반도체는 p-형 반도체이다.
도 2는 본 발명의 일 구현예에 따른 발광소자를 제조하는 방법을 도시하는 도면이다. 도 2를 참조하면, 본 발명의 발광다이오드 제조방법은 버퍼층 형성단계, 버퍼층 상면에 건식 또는 습식 에칭하는 단계 및 기판 후면에 PEC 에칭하는 단계를 포함한다.
본 발명의 방법은 먼저 기판(10)상에 버퍼층(20)을 형성한다.
상기 기판(10)은 당업계에서 LED 제조용으로 알려진 기판, 전형적으로는 반도체 단결정 성장용 기판으로서, 양면 폴리싱된 사파이어 기판을 사용할 수 있다.
상기 기판(10)과 제1 도전형 반도체층(30) 간의 격자 상수 부정합을 완화하고 2차원 성장을 유도하기 위하여 버퍼층(buffer layer; 20)을 먼저 형성한다.
버퍼층(20) 상에 반도체층을 성장시킬 경우, 이종 기판 상에 직접 성장시킬 경우에 비하여 계면 에너지가 감소하기 때문에 높은 밀도의 핵 생성이 가능하게 되고, 또한 측면성장(lateral growth)의 촉진으로 인하여 평면성장을 촉진하는 장점이 있어, 격자 부정합을 일정 정도 완화시킬 수 있다.
본 발명에 사용가능한 버퍼층(20)으로는 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중에서 선택될 수 있다.
상기 버퍼층(20)은 금속유기화학 기상증착법(metal organic chemical vapor deposition, MOCVD), 수소화물 기상 성장법(hydride vapor phase epitaxy, HVPE) 또는 분자선 성장법(molecular beam epitaxy, MBE), 금속
유기 화학 기상 성장법(metalorganic chemical vapor phase epitaxy, MOCVPE) 등을 사용하여 형성할 수 있다.
본 발명의 방법은 상기 버퍼층(20)의 상면을 건식 또는 습식 에칭 처리하여 다공성 구조를 형성하는 단계를 포함한다.
이와 관련하여, 습식 에칭 처리로서 바람직하게는 전기화학적 에칭(electrochemical etching; EC 에칭)과 광전기화학적 에칭 (photoelectrochemical etching; PEC 에칭) 방식이 사용될 수 있다.
한편, 건식 에칭 처리로는 대표적으로 (나노) 패터닝 기술을 이용한 (선택적) 에칭 공정이 적용될 수 있다. 이러한 건식 에칭 처리는, 바람직하게는 나노로드 형상을 갖는 다공성 형성 방법으로서, 전자-빔 리소그래피(electron-beam lithography), 집속 이온빔(focused ion beam, FIB) 리소그래피, 나노 임프린트법(nano-imprint), SiO2 나노 파티클을 이용한 마스크 형성법, 자기 응집성 금속 마스크법(self-assembled metal mask) 등의 다양한 마스크 패턴화 방법이 적용 가능하다. 또한, 마스크 형성 후 에칭 방법으로는 건식 에칭법, 예를 들면 반응성 이온 에칭법(reactive ion etching; RIE), 유도 결합 플라즈마 반응성 이온 에칭(inductively coupled plasma reactive ion etching; ICP-RIE), 화학적 이온 빔 에칭(chemically assisted ion beam etching; CAIBE) 등을 이용할 수 있는 바, 보다 전형적으로는 유도 결합 플라즈마 반응성 이온 에칭이 채택될 수 있다. 다만, 건식 에칭 처리의 경우, 수 내지 수십 nm 단위로 마스크를 제작하는데 다소 불리할 수 있다.
반면, 습식 에칭 처리는, 수 내지 수십 nm의 단위로 에칭하고, 일정 영역에 걸쳐 균일한 형태를 갖도록 하는데 유리하다.
습식 전기화학적 에칭은 먼저, 버퍼층에 저항성 접촉을 형성하고 반대 전극으로 백금(Pt) 전극을 사용하여 두 전극을 연결한 다음, 예를 들면 옥살산, 희석된 수산화칼륨(KOH) 내에서 화학 전지를 구성하고, 소정 전압을 걸어주어 에칭을 유도할 수 있는데, 전압으로는 1~40V, 에칭액의 농도는 0.01~3M, 시간은 1~30분 정도일 수 있으나 이에 반드시 한정되지 않는다.
상기 버퍼층(20) 상면의 전기화학적 에칭에 의해 다공성 영역(21)을 형성할 수 있다. 일예로서, 버퍼층의 상면에서 하면방향으로 분당 100nm의 홀이 형성될 수 있다. 다만, 버퍼층의 도핑 농도, 두께, 상기 에칭 조건에 따라 홀의 생성속도, 크기 등이 달라질 수 있다.
본 발명의 상면 에칭단계에서 생성된 다공성 영역은 원기둥 형상을 가질 수 있으나 이에 반드시 한정되는 것은 아니고 에칭 조건에 따라 달라질 수 있다.
본 발명의 상면 에칭단계에서 생성된 다공성 영역(홀, 21)은 기판을 떼어내거나 용이한 PEC 에칭을 위하여 버퍼층 두께와 같거나 그 이내로 에칭될 수 있다. 또한, 버퍼층의 상부 표면에서 기공율은 30~80%, 바람직하게는 40~60%일 수 있다.
상기 범위의 다공영역의 크기(깊이, 기공도)일 때 상부에 적층되는 발광소자를 지지하고 그 형상을 유지할 수 있는 강도를 가질 수 있기 때문이다. 또한, 버퍼층 상에 성장된 GaN층의 관통전위 밀도를 현저히 감소시킬 수 있다.
본 발명은 상기 기판(10)의 후면에 광을 조사하여 상기 버퍼층(20)의 하면에서부터 다공성 구조를 추가로 형성하는 광전기화학 에칭(PEC)을 수행하는 단계를 포함한다.
본 발명의 PEC 에칭은 기판(10)의 후면에 광을 조사하여 버퍼층의 하면에서부터 에칭을 수행한다.
본 발명의 PEC 에칭은 기판 후면에 광을 조사하면, 광이 기판을 투과하여 버퍼층에 도달하고, 이 때 상기 버퍼층이 광을 흡수하여 기판과 버퍼층의 경계에서부터 에칭이 진행된다.
PEC 에칭을 좀 더 구체적으로 설명하면, 버퍼층에 In으로 ohmic 접촉을 형성하고 반대 전극으로 백금(Pt) 전극을 사용하여 두 전극을 연결한 다음, 예를 들면 희석된 수산화칼륨(KOH) 내에서 화학 전지를 구성하고, 자외선과 같은 광을 조사하여 에칭을 유도하는 것이다. 이때, 수산화칼륨 이외에 암모니아, 염산, 인산 등을 에칭 용액으로 사용할 수 있다.
이때, 수산화칼륨 전해질은 촉매로서 기능할 뿐만 아니라, 생성된 Ga2O3를 용해시키는 역할을 하게 된다. 이처럼, 전해질 내의 산화/환원과정을 통하여 GaN 반도체가 습식 에칭되며, 자외선 조사에 의하여 잉여 정공이 공급됨으로써 산화 반응이 촉진되어 에칭 속도가 증가하게 되는 것이다.
상술한 PEC 에칭에 의하여, 상기 버퍼층의 하면에서부터 상면으로 에칭하여 다공성 영역을 형성한다. 이때, 관통 전위와 같은 결함은 광 생성된 운반자(carrier)의 트랩(trap)으로 작용하므로 에칭 속도를 감소시키게 한다. 따라서, 이와 같은 에칭 속도의 편차(즉, 불균등한 에칭)로 인하여 다공성 특성을 나타낸다. 또한, 전위가 존재하는 영역의 경우, 트랩으로 작용하여 산화되지 않고 수산화칼륨과 같은 전해질에 의하여 에칭이 억제되어 로드(rod) 형태로 존재할 수 있다. 에칭이 더욱 진행될 경우, 로드 구조물의 폭이 점차 얇아지면서 떨어져 나가거나 소실된다.
본 명세서에서, "다공성"은 표면의 불균등한 에칭에 의하여 경계가 정해지는 공간(또는 포어)이 다수 형성된 형태적 특징(morphology), 특히 바람직하게는 이러한 형태적 특징이 나노 스케일(예를 들면, 약 1,000 nm 이하의 사이즈)로 파악되는 "나노다공성(nano-porous)"을 의미할 수 있다.
본 명세서에 있어서는, 에칭(특히, PEC 에칭) 과정 중 상대적으로 초기에 나타나는 나노 로드가 형성되어 있는 상태뿐만 아니라, 계속된 에칭에 의하여 로드 구조물이 소실되어 있는 상태 모두 "다공성"의 의미에 포함되는 것으로 이해될 수 있다.
상기 PEC 에칭에서 인가된 전압범위는 전형적으로 약 0.1 내지 15 V 이내이며, 전해질(예를 들면, 수산화칼륨)의 농도는 전형적으로 적어도 약 0.01~1M일 수 있고, 경우에 따라서는 용융 상태(예를 들면, 용융 KOH)로 사용할 수 있다.
에칭 시간은 원하는 에칭 형태에 따라 조절이 가능한 만큼, 원하는 정도의 다공성을 고려하여 에칭 시간을 적절히 설정할 수 있다. 예를 들면, 전체적인 두께는 변화없이 표면에서의 다공성을 갖는 샘플의 경우, GaN를 여기시킬 수 있는 약 365 nm 이하의 파장대를 갖는 광원(예를 들면, 제논 램프, UV 램프 등)의 조사 하에서, 약 0.02 M의 수산화칼륨(KOH) 농도 및 약 2 V의 인가 전압으로 약 5분에 걸쳐 PEC 에칭을 수행하거나, 좀 더 깊이 에칭된 다공성 샘플을 원할 경우 20분에 걸쳐 PEC 에칭을 수행할 수 있다.
상술한 공정 조건(전해질의 종류 및 농도, 광원의 세기, 인가 전압, 에칭 시간 등)은 예시적 목적으로 기재된 만큼, 본 발명이 반드시 상기 언급된 구체적 공정 조건 범위로 한정되는 것은 아니다.
본 발명의 방법은 상기 버퍼층의 상면에서부터 형성된 다공성 구조와 상기 버퍼층의 하면에서부터 형성된 다공성 구조가 서로 상이하게 형성될 수 있다.
일 예로서, 상기 버퍼층의 상면에서의 에칭에 의해 상면에서 하면으로 원기둥 형상의 다공영역을 형성하고, 상기 기판의 후면에서 PEC 에칭에 의해 버퍼층의 하면에서 상면으로 원뿔(cone) 형상의 다공영역을 형성할 수 있다.
상기 전기화학적(EC) 에칭은 관통 전위와 같은 결함 부분에 다공성 영역을 주로 형성한다.
반면, PEC 에칭은 관통 전위와 같은 결함부분이 광 생성된 운반자(carrier)의 트랩(trap)으로 작용하여 에칭 속도가 감소되거나 에칭이 억제되므로 상면에서의 EC 에칭과 하면에서의 PEC 에칭에 의해 생성되는 다공성영역의 생성 경로 및 그 구조가 다를 수 있다. 예를 들어, 전위가 존재하는 결함 부분은 PEC 에칭에 의해 에칭이 억제되어 로드(rod) 형태로 존재할 수 있다.
또한, PEC 에칭의 경우 상당한 몰농도의 수산화칼륨이 필요하며 이로 인하여 에칭 속도가 1000 nm/min 이상으로 상당한 속도를 보이는데, EC 에칭 이후에 하면에서부터 수행되는 PEC 에칭은 상대적으로 낮은 몰농도에서 가능하므로 에칭 속도를 줄이고 한정된 영역에서 에칭을 진행시킬 수 있다.
본 발명과 같이 EC 에칭 후에 PEC 에칭을 수행하는 경우에 PEC 에칭만을 수행하는 방법에 비해 버퍼층의 두께를 3~5배 이내로 얇게 유지하여도 버퍼층이 소실되지 않고 그 형상과 구조를 유지할 수 있다.
또한, 본 발명의 방법은 상기 버퍼층의 전 두께 범위에 걸쳐 다공영역이 형성되므로 소정 두께 범위에만 형성되는 버퍼층에 비해 그 위에 성장된 GaN층의 관통전위 밀도를 더욱 현저히 감소시킬 수 있다.
도 3은 본 발명의 일 구현예에 따른 발광소자의 제조와 기판의 분리를 나타내는 도면이다.
도 3을 참조하면, 본 발명은 상기 버퍼층(20)에 EC에칭과 PEC에칭을 수행한 후에 추가로 기판 후면에서 PEC 에칭을 수행하는 단계를 포함할 수 있다. 상기 단계에 의해 기판(10)이 버퍼층(20)으로부터 분리된다.
상기 분리된 기판(10)은 세척한 후에 재사용할 수 있다.
상기 PEC에칭에 의한 기판의 분리는 앞에서 상술한 바와 같이 버퍼층의 하면에서부터 상면으로 에칭이 진행되어 다공성 영역을 형성하는데, 계속적인 에칭(특히 측면 에칭)에 의해 기판과 접촉하는 버퍼층 하면부분의 다공성 영역이 넓어지면 기판(10)이 버퍼층(20)으로부터 자연스럽게 분리된다.
본 발명의 PEC에칭에 의한 기판의 분리는 레이저를 사용하지 않으므로 LED 소자에 물리적 영향을 주지 않아 수율 및 신뢰성을 높일 수 있다. 또한, 관통 전위를 저감시키기 위해 수행한 PEC 에칭을 활용하여 기판을 분리할 수 있어 공정이 간단하고 효율적이다.
본 발명의 기판 분리는 EC 에칭에 의해 형성된 다공영역에 의해 수직 에칭이 저해되어 버퍼층의 두께가 얇아도 버퍼층의 형상이 유지될 수 있다. 따라서, 본 발명에 사용가능한 버퍼층의 두께는 1~3㎛, 바람직하게는 1㎛이내일 수 있다.
본 발명은 상기 PEC에칭에 의한 기판의 분리 외에도 외력을 기판 또는 버퍼층에 가하여 이들을 분리할 수 있다. 즉, 본 발명은 상기 기판 또는 버퍼층에 외부 압력 또는 기계적 힘을 가하여 상기 버퍼층을 상기 기판으로부터 분리하는 단계를 추가로 포함할 수 있다.
본 발명은 상기 분리된 버퍼층(20) 상에 제 1 도전형 반도체층, 광활성층 및 제 2 도전형 반도체층을 형성하는 단계를 포함할 수 있다.
상기 제1 도전형 반도체, 그리고 후술하는 활성층 및 제2 도전형 반도체는 특별한 제한 없이 당업계에서 LED 제조용으로 알려진 다양한 반도체 물질(III-V, II-VI 등), 예를 들면 GaN, AlN, InP, InS, GaAs, CdS, CdSe, CdTe, ZnS, ZnSe, ZnTe, ZnO, AlxGa1 - xN, InxGa1 - xN, InxGa1 - xAs, ZnxCd1 - xS 등을 사용할 수 있고, 이들을 단독 또는 조합하여 사용할 수 있다(상기에서, 0<x<1).
상기 제1 도전형 반도체, 그리고 후술하는 활성층 및 제2 도전형 반도체의 두께나 형성방법은 공지된 방법을 제한 없이 사용할 수 있다.
예를 들어, 발광소자를 형성하는 방법은 통상의 에피층 형성(성장) 방식, 예를 들면 유기금속화학증착법(MOCVD), 분자빔성장법(MBE), 하이드라이드 기상성장법(HVPE)법을 채택할 수 있다.
도 4는 본 발명의 다른 구현예에 따른 발광소자의 제조와 기판의 분리를 나타내는 도면이다.
도 4를 참조하면, 상기 방법은 상기 광전기화학 에칭 단계 이후에
상기 버퍼층 상에 제 1 도전형 반도체층, 광활성층 및 제 2 도전형 반도체층을 형성하는 단계 ; 및 상기 기판의 후면에 광전기화학 에칭(PEC)을 추가로 수행하여 상기 기판을 분리시키는 단계를 포함할 수 있다.
도 4에 의한 방법은 도 3과 달리 상기 버퍼층(20)상에 제 1 도전형 반도체층, 광활성층 및 제 2 도전형 반도체층을 형성 한 후에 기판을 분리하는 방법을 나타낸다.
상기 방법은 앞에서 상술한 PEC 에칭 및 발광소자의 적층 방법을 참고할 수 있다.
도 5는 본 발명의 또 다른 구현예를 나타낸다. 도 5를 참고하면, 본 발명은 기판 상에 버퍼층을 형성하는 단계 ; 상기 버퍼 층의 상면을 전기화학적 습식 에칭 처리하여 다공성 구조를 형성하는 단계; 상기 버퍼층 상에 제 1 도전형 반도체층, 광활성층 및 제 2 도전형 반도체층을 형성하는 단계 ; 및 상기 기판의 후면에 광전기화학 에칭(PEC)을 수행하여 발광다이오드를 상기 기판으로부터 분리시키는 단계를 포함한다.
상기 방법은 버퍼층 상에 EC에칭을 수행하고, 그 위에 발광소자를 적층한 후 기판 후면에 PEC에칭을 수행하는 방법이다. 상기 방법에 의하면, PEC에칭을 발광소자 형성 후에 기판을 분리시키기 위한 목적으로 수행할 수 있다.
상기 방법의 구체적인 단계에 대해서는 앞에서 상술한 내용을 참고할 수 있다.
다른 양상에서 본 발명은 전 두께 범위에 다공영역이 형성되고, 질화갈륨계 반도체 발광소자를 그 위에 적층할 수 있는 버퍼층을 포함한 발광소자에 관계한다.
본 발명의 발광다이오드는 다공성 영역을 갖는 버퍼층 ; 상기 버퍼층 상에 형성된 제 1 도전형 반도체층 ; 상기 제 1 도전형 반도체층 상에 형성된 활성층 ; 및 상기 활성층 상에 형성된 제 2 도전형 반도체층을 포함한다.
상기 버퍼층은 기판 상에 형성되어 상기 버퍼 층의 상면을 습식 전기화학 에칭 처리하여 상면에서 하면으로 원기둥 형상의 다공영역이 형성되고, 상기 기판의 후면에서 PEC 에칭에 의해 상기 버퍼층의 하면에서 상면으로 원뿔(cone) 형상의 다공영역이 형성된 질화갈륨계 층이고,
상기 버퍼층은 전 두께 범위에 걸쳐 다공영역이 형성되고, 그 위에 질화물계 반도체 층이 형성되고, 상기 버퍼층의 두께가 1~3㎛, 바람직하게는 1㎛ 내외이다.
본 발명은 기판이 제거된 다공성의 버퍼층 상에 발광소자가 형성될 수 있다. 상기 발광다이오드의 구성이나 제조방법은 앞에서 상술한 내용을 참고할 수 있다.
다른 구현예에서, 본 발명의 발광다이오드는 다공성 영역을 갖는 제 1 버퍼층 ; 상기 제 1 버퍼층 상에 선택적으로 형성된 유전체층 : 상기 제 1 버퍼층과 상기 유전체 층 상에 형성되는 제 2 버퍼층 : 상기 제 2 버퍼층 상에 형성된 제 1 도전형 반도체층, 광활성층 및 제 2 도전형 반도체층을 포함한다.
상기 발광다이오드는 제 1 버퍼층을 형성하는 단계 ; 상기 제 1 버퍼층상에 유전체층을 선택적으로 형성시키는 단계 및 상기 제 1 버퍼층과 상기 유전체 층 상에 제 2 버퍼층을 측면성장 시키는 단계를 포함한다.
도 6은 버퍼층 상에 ELOG 성장법을 추가로 수행하여 결함을 감소시킨 제조방법을 나타낸다. 도 6을 참조하면, 상기 발광다이오드는 기판(10), 다공성의 제 1 버퍼층(20), 유전체층(60) 및 제 2 버퍼층(20')을 포함한다.
상기 제 1 버퍼층(20)은 앞에서 상술한 다공성의 버퍼층(20)을 참고할 수 있다.
상기 유전체층(60)은 상기 제 1 버퍼층(20)상에 형성된다. 상기 유전체층은 종래 공지된 유전체층으로 사용되는 물질을 사용할 수 있으며, 예를 들면, SiO2 또는 SiNx를 사용할 수 있다.
상기 유전체 층의 두께도 큰 제한 없이 조절할 수 있으며, 일예로서 100~500nm가 될 수 있다.
상기 형성된 유전체층(60)의 일부를 에칭하여 상기 버퍼층상에 선택적으로 유전체층을 형성할 수 있다.
이어서, 상기 제 1 버퍼층(20)상에 상기 제 2 버퍼층(20')을 ELOG 성장법을 사용하여 형성할 수 있다. 상기 제 2 버퍼층(20')은 상기 제 1 버퍼층(20)과 동일한 물질을 사용하는 것이 바람직하다.
본 발명의 소자는 버퍼층 내부에 유전체층(60)을 포함하여 좀 더 효율적으로 결함전위를 막을 수 있다.
도 7은 PENDEO 성장법을 추가로 수행하여 결함을 감소시킨 제조방법을 나타낸다. 도 7을 참조하면, 기판(10)상에 다공성의 제 1 버퍼층(20)을 형성한다. 상기 다공성의 제 1 버퍼층의 형성은 앞에서 상술한 방법을 참고할 수 있다. 상기 제 1 버퍼층상에 유전체층(60)을 형성 및 일부를 에칭하여 상기 제 1 버퍼층상에 선택적으로 유전체층(60)을 형성할 수 있다. 이어서 버퍼층을 선택적으로 에칭하여 제거하고, 버퍼층 하부의 기판도 일부 에칭한다.
이어서, 상기 기판 상에 제 2 버퍼층(20')을 측면 성장이 우세한 PENDEO등을 사용하여 형성할 수 있다. 상기 제 2 버퍼층(20')은 상기 제 1 버퍼층(20)과 동일한 물질을 사용하는 것이 바람직하다. 도 7에 의하면, 다공성의 제 1버퍼층(20)과 유전체층(60)이 제 2 버퍼층(20') 내부에 선택적으로 형성되어 결함전위를 상당히 감소시킬 수 있다.
도 6 및 도 7에서, 기존의 ELOG와 PENDEO 방법은 재성장시 전위를 줄일 수 있는 방법으로 사용되지만, 본 발명에서 다공성 버퍼층 위의 ELOG 및 PENDEO 방법은 전위 감소의 효과뿐만 아니라 PEC 과정에서 절연체 층에 의하여 과잉 에칭을 막아주어 좀 더 하드한 에칭 조건에서도 다이오드를 보호하며 에칭할 수 있는 조건을 충족시킬 수가 있다.
이하, 본 발명의 이해를 돕기 위해 바람직한 실시예를 제시하지만, 하기의 실시예는 본 발명을 보다 쉽게 이해하기 위하여 제공되는 것일 뿐 본 발명이 이에 한정되는 것은 아니다.
실시예 1
MOCVD (제작사: VEECO, 제품명: D-180) 챔버 내에서 약 400 ㎛ 두께의 사파이어 기판을 1000℃에서 수소 가스로 전처리(열처리)한 다음, 540℃에서 저온 GaN 버퍼층을 형성하였다(두께: 약 1㎛).
상기 샘플을 챔버로부터 꺼내어 버퍼층에 저항성 접촉을 형성하고 반대 전극으로 백금(Pt) 전극을 사용하여 두 전극을 연결한 다음, 옥살산 0.3M 내에서 15V 전압으로 10분 정도 에칭을 수행하였다( 도 8은 상기 에칭에 의해 형성된 다공성 영역의 표면과 수직절단면의 SEM 사진이다).
이어서, 기판 후면으로 자외선을 조사하면서 PEC 에칭 처리하였다. 상기 PEC 에칭 공정은 하기 표 1에 기재된 공정 조건에 따라 수행되었다.
| PEC 에칭 파라미터 | 조건 |
| 전해질 | KOH (0.03M) |
| 인가 전압 | 1 V |
| 에칭 시간 | 10분 |
| 자외선 강도 | 350 mW |
도 9는 버퍼층의 상면에서부터의 EC 에칭을 수행 후, 기판 후면에서 PEC에칭을 수행한 버퍼층의 SEM 사진이며, 도 10은 에칭 시간을 늘렸을 때 나타나는 형상을 보여주는 SEM 사진이다.
도 8 및 9 그리고 10 을 참고하면, 버퍼층 내부에 형성된 다공성 구조가 상이하고, 특히, 도 9의 기판과의 경계면에서 버퍼층의 에칭이 많이 진행되었음을 확인할 수 있다. 뿐만 아니라, 도 10의 경우 오버 에칭이 발생하므로 중간층이 아래 기판과 분리되는 것을 확인할 수 있다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로, 본 발명의 구체적인 보호범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
10 : 기판
20 : 버퍼층
30 :제 1 도전형 반도체층
40 : 활성층
50 : 제 2 도전형 반도체층
20 : 버퍼층
30 :제 1 도전형 반도체층
40 : 활성층
50 : 제 2 도전형 반도체층
Claims (15)
- 기판 상에 버퍼층을 형성하는 단계 ;
상기 버퍼 층의 상면을 건식 또는 습식 에칭 처리하여 다공성 구조를 형성하는 단계; 및
상기 기판의 후면에 광을 조사하여 상기 버퍼층의 하면에서부터 다공성 구조를 추가로 형성하는 광전기화학 에칭(PEC)을 수행하는 단계;를 포함하는 것을 특징으로 하는 발광 다이오드의 제조방법. - 제 1항에 있어서, 상기 방법은 상기 버퍼층의 상면에서부터 형성된 다공성 구조와 상기 버퍼층의 하면에서부터 형성된 다공성 구조를 서로 상이하게 형성하는 것을 특징으로 하는 발광 다이오드의 제조방법.
- 제 1항에 있어서, 상기 버퍼층의 상면에서의 에칭에 의해 상면에서 하면으로 원기둥 형상의 다공영역을 형성하고, 상기 기판의 후면에서 PEC 에칭에 의해 버퍼층의 하면에서 상면으로 원뿔(cone) 형상의 다공영역을 형성하되,
상기 다공영역은 에칭에 의해 제거된 영역인 것을 특징으로 하는 발광 다이오드의 제조방법. - 제 1항에 있어서, 상기 광전기화학 에칭(PEC)을 수행하는 단계는 상면에서부터 기 형성된 다공성 구조에 의해 광전기화학 에칭(PEC) 속도가 저해되는 것을 특징으로 하는 발광 다이오드의 제조방법.
- 제 1항에 있어서, 상기 버퍼층의 상면에서부터 다공성 영역을 형성하는 단계는 방법은 버퍼층의 상면을 습식 전기화학적 에칭을 수행하는 것을 특징으로 하는 발광 다이오드의 제조방법.
- 제 1항에 있어서, 상기 버퍼층의 두께가 1~3㎛범위인 것을 특징으로 하는 발광 다이오드의 제조방법.
- 제 1항에 있어서, 상기 방법은 광전기화학 에칭을 추가로 수행하여 상기 기판과 버퍼층을 분리시키는 단계를 포함하는 것을 특징으로 하는 발광 다이오드의 제조방법.
- 제 7항에 있어서, 상기 방법은 분리된 버퍼층 상에 제 1 도전형 반도체층, 광활성층 및 제 2 도전형 반도체층을 형성하는 단계를 포함하는 것을 특징으로 하는 발광 다이오드의 제조방법.
- 제 1항에 있어서, 상기 방법은 상기 기판 또는 버퍼층에 외부 압력 또는 기계적 힘을 가하여 상기 버퍼층을 상기 기판으로부터 분리하는 단계를 추가로 포함하는 것을 특징으로 하는 발광 다이오드의 제조방법.
- 제 1항에 있어서, 상기 방법은 상기 광전기화학 에칭 단계 이후에
상기 버퍼층 상에 제 1 도전형 반도체층, 광활성층 및 제 2 도전형 반도체층을 형성하는 단계 ; 및
상기 기판의 후면에 광전기화학 에칭(PEC)을 추가로 수행하여 상기 기판을 분리시키는 단계를 포함하는 것을 특징으로 하는 발광 다이오드의 제조방법. - 기판 상에 버퍼층을 형성하는 단계 ;
상기 버퍼 층의 상면을 전기화학적 습식 에칭 처리하여 다공성 구조를 형성하는 단계;
상기 버퍼층 상에 제 1 도전형 반도체층, 광활성층 및 제 2 도전형 반도체층을 형성하는 단계 ; 및
상기 기판의 후면에 광전기화학 에칭(PEC)을 수행하여 발광다이오드를 상기 기판으로부터 분리시키는 단계를 포함하는 발광소자의 제조방법. - 기판 상에 제 1 버퍼층을 형성하는 단계 ;
상기 제 1 버퍼 층의 상면을 건식 또는 습식 에칭 처리하여 다공성 구조를 형성하는 단계; 및
상기 기판의 후면에 광을 조사하여 상기 제 1 버퍼층의 하면에서부터 다공성 구조를 추가로 형성하는 광전기화학 에칭(PEC)을 수행하는 단계 ;
상기 제 1 버퍼층상에 유전체층을 선택적으로 형성시키는 단계 ;
상기 유전체 층을 커버하도록 상기 제 1 버퍼층에서부터 제 2 버퍼층을 측면성장시키는 단계를 포함하는 것을 특징으로 하는 발광 다이오드의 제조방법. - 기판 상에 제 1 버퍼층을 형성하는 단계 ;
상기 제 1 버퍼 층의 상면을 건식 또는 습식 에칭 처리하여 다공성 구조를 형성하는 단계; 및
상기 기판의 후면에 광을 조사하여 상기 제 1 버퍼층의 하면에서부터 다공성 구조를 추가로 형성하는 광전기화학 에칭(PEC)을 수행하는 단계 ;
상기 제 1 버퍼층상에 유전체층을 선택적으로 형성시키는 단계 ;
상기 유전체층이 그 위에 형성되지 않은 상기 제 1 버퍼층 및 기판 일부를 제거하는 단계;
상기 기판에서부터 제 2 버퍼층을 측면성장시키는 단계를 포함하는 것을 특징으로 하는 발광 다이오드의 제조방법. - 제 12항 또는 제 13항에 있어서, 상기 방법은 상기 기판의 후면에 광전기화학 에칭(PEC)을 추가로 수행하여 상기 기판을 분리시키는 단계를 포함하는 것을 특징으로 하는 발광 다이오드의 제조방법.
- 다공성 영역을 갖는 버퍼층 ; 상기 버퍼층 상에 형성된 제 1 도전형 반도체층 ; 상기 제 1 도전형 반도체층 상에 형성된 활성층 ; 및 상기 활성층 상에 형성된 제 2 도전형 반도체층을 포함하고,
상기 버퍼층은 기판 상에 형성되어 상기 버퍼 층의 상면을 습식 전기화학 에칭 처리하여 상면에서 하면으로 원기둥 형상의 다공영역이 형성되고, 상기 기판의 후면에서 PEC 에칭에 의해 상기 버퍼층의 하면에서 상면으로 원뿔(cone) 형상의 불규칙 다공영역이 형성된 질화갈륨계 층이고, 상기 다공영역은 에칭에 의해 제거된 영역이고,
상기 버퍼층은 전 두께 범위에 걸쳐 다공영역이 형성되고, 그 위에 질화물계 반도체 층이 형성되고, 상기 버퍼층의 두께가 1~3㎛인 것을 특징으로 하는 발광 다이오드.
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