KR101354491B1

KR101354491B1 - 고효율 발광다이오드 제조방법

Info

Publication number: KR101354491B1
Application number: KR1020120007617A
Authority: KR
Inventors: 이인환; 전대우
Original assignee: 전북대학교산학협력단
Priority date: 2012-01-26
Filing date: 2012-01-26
Publication date: 2014-01-23
Also published as: KR20130086729A

Abstract

본 발명은 전해 에칭시 선택적으로 식각되는 반도체 입체 구조물과 이를 씨드(seed)로 성장하는 반도체층을 이용하여 결정 결함(예를 들면, 관통 전위(threading dislocations))을 최소화하고 빠른 에칭 속도를 확보하는 기판 분리방법 및 이를 이용한 고효율의 발광 다이오드 제조방법을 제공한다.

Description

고효율 발광다이오드 제조방법 {Method for preparing high efficiency Light Emitting Diode thereof}

본 발명은 고효율 발광다이오드 제조방법에 관한 것으로서, 보다 구체적으로 전해 에칭시 선택적으로 식각되는 반도체 입체 구조물과 이를 씨드(seed)로 성장하는 반도체층을 이용하여 결정 결함(예를 들면, 관통 전위(threading dislocations))을 최소화하고 빠른 에칭 속도를 확보하는 기판 분리방법 및 이를 이용한 고효율의 발광 다이오드 제조방법에 관한 것이다.

반도체 발광 소자로서 화합물 반도체의 특성을 이용하여 백라이트 광원, 표시 광원, 일반광원과 풀 칼라 디스플레이 등에 응용되는 LED가 널리 각광받고 있다. 이러한 LED의 재료로서 대표적으로 GaN(Gallium Nitride), AlN(Aluminum Nitride), InN(Indium Nitride) 등와 같은 Ⅲ-V족 질화물 반도체가 알려져 있는 바, 상기 재료는 직접 천이형의 큰 에너지 밴드 갭(band gap)을 가지고 있어 질화물의 조성에 따라 거의 전파장 영역의 빛을 얻을 수 있다. 또한, ZnO 역시 LED 재료로서 주목받고 있는 바, 60 meV의 높은 엑시톤(exciton) 결합 에너지를 갖고 있어 실온에서도 엑시톤의 재결합을 이용하여 고효율 발광소자를 제조할 수 있기 때문이다.

도 1은 일반적인 평면형(planar) LED(10)의 층 구조를 개략적으로 도시하는 단면도이다. 상기 도면에 따르면, LED는 아래로부터 기판(substrate; 1), n-형 반도체층(2), 활성층(3) 및 p-형 반도체층(4)의 순으로 구성된다. 상기 p-형 반도체층(4)의 상부에는 p-전극(5)이 형성되는 한편, n-형 반도체층(2)의 노출 면 상에 n-전극(6)이 형성되어 있다.

이때, 기판(1)으로서 통상 사파이어, Si, SiC 또는 MgAl₂O₄ 재질을 사용한다. 상기 활성층(3)은 예를 들면, InGaN/GaN의 양자 우물(quantum well) 구조, 보다 전형적으로는 다중 양자 우물(multiple quantum well) 구조로 이루어져 있다. 상기 활성층 내에서는 p-형 반도체층(4)을 거쳐 유입되는 정공과 n-형 반도체층(2)를 거쳐 유입되는 전자가 결합(recombination)됨으로써 광을 발생시키게 된다.

그러나, 대표적인 GaN계 LED 제조를 위한 박막 성장에 있어서 격자 상수가 정합된 물질의 부족이 중요한 문제점 중 하나로 지적되어 왔다. 이 때문에, 현재, 동종적층 성장된(homoepitaxially grown) GaN 박막은 GaN 필름과 이종의 기판 사이의 격자 및 열팽창 계수의 부정합에 기인하는 고밀도 결함(예를 들면, 관통 전위, 기타 포인트 결함 등)의 문제를 갖고 있다. 지금까지는 c-면 사파이어가 격자 부정합(약 16%)에도 불구하고 비용이 저렴하고 상대적으로 양질의 에피탁시층을 형성할 수 있기 때문에 기판으로 널리 사용되고 있다.

부정합에 기인하는 관통 전위를 저감하기 위하여 희생층 또는 희생층을 기판 상에 형성하는 기술이 널리 알려져 있으나, 이 역시 많은 결함의 발생을 피할 수 없다. 다른 방안으로서, ELOG (epitaxially laterally overgrowth)와 같은 기술이 제안되었다. 그러나, 인접하는 패턴 영역이 상호 부착되기 위하여는 약 10㎛의 상대적으로 두꺼운 GaN의 과잉 성장이 이루어져야 하고, 공정 비용이 증가하는 단점이 야기된다.

이와 관련하여, 다공성 반도체를 사용하여 관통 전위 문제를 해결하고자 하는 시도가 이루어지고 있는 바, 초기 물질의 결정 구조를 보유하고 있는 다공성 반도체를 격자 부정합 물질의 동종 적층 성장용 주형으로서 사용함으로써 관통 전위를 저감시키는 기술이다. 즉, 다공성 주형 상에 GaN와 같은 반도체 물질의 층을 형성할 경우, 결함에 의한 내부양자효율(internal quantum efficiency)의 저하를 개선할 수 있는 장점을 갖는다는 것이다. 국내공개특허번호 제2009-29612호는 기판의 표면을 습식 에칭 등을 통하여 다공성 구조로 만든 다음, 이에 적어도 하나의 반도체층을 형성하는 기술을 개시하고 있다.

한편, 앞에서 언급한 바와 같이, LED 칩은 사파이어 등의 기판 위에 에피택셜 성장하여 제작되는데, 이러한 LED를 그냥 사용하면 사파이어가 빛이 날 때 생기는 열을 외부로 방출하지 못하기 때문에 LED가 너무 뜨거워져 효율이 떨어진다. 뿐만 아니라 떼어낸 LED에 표면 거칠기를 주어 광추출 효율을 증가시키는 방법이 응용되기도 한다.

종래에는 사파이어 기판을 LED칩으로부터 분리시키기 위해 레이저 리프트 오프라는 기술을 사용하고 있는데, 고비용의 레이저 장비를 사용하여야 하고, 또한 레이저에 의한 고온의 열이 LED 소자에 물리적 영향을 주어 수율 및 신뢰성이 떨어지는 문제가 있다.

또한, 최근에는 사파이어 기판위에 희생층을 형성하고 이 희생층 위에 N형 질화갈륨층, 활성층 및 P형 질화갈륨층이 포함되는 LED 구조물을 형성한 후에, 케미컬 리프트 오프(chemical lift-off; 이하 'CLO'라 한다) 공정을 이용하여 희생층을 제거함으로써 사파이어 기판을 LED소자와 분리시키는 방법이 개발되었으나, 상기 방법은 희생층이 추가로 필요하는 등 제조공정이 복잡하고 사파이어에 남아있는 GaN 층을 제거해야하는 문제점이 제기되어 왔다.

본 발명은 사파이어 기판과의 부정합에 기인하는 관통 전위를 저감함과 동시에 사파이어 기판을 효율적으로 분리하기 위한 발광소자의 제조방법을 제공하는 것이다.

본 발명의 하나의 양상은 기판 상에 n-GaN 계열 희생층을 형성하는 단계 ; 상기 n-GaN 계열 희생층을 에칭하여 상기 기판 상에 입체구조물을 형성하는 단계; 상기 입체구조물을 씨드(seed)로 하여 제 1 반도체층을 성장시키는 단계 : 및 상기 n-GaN 계열 입체구조물만을 전기화학적 에칭으로 제거하는 단계를 포함하는 고효율 발광 다이오드의 제조방법에 관계한다.

다른 양상에서, 본 발명은 기판 상에 u-GaN 계열 반도체층을 형성하는 단계 ; 상기 u-GaN 계열 반도체층을 에칭하여 상기 기판 상에 u-GaN 계열의 3차원 구조물을 형성하는 단계; 상기 3차원 구조물을 씨드(seed)로 하여 n-GaN 계열 입체구조물을 10~100nm로 측면 성장시킨 후 u-GaN 계열 입체구조물을 연속성장하여 제 1 반도체층을 형성시키는 단계 : 상기 n-GaN 계열 입체구조물만을 전기화학적 에칭으로 제거하는 단계를 포함하는 고효율 발광 다이오드의 제조방법에 관계한다.

본 발명에 따른 고효율 발광 다이오드 제조방법은 전해 에칭시 선택적으로 식각되는 반도체 입체 구조물과 이를 씨드(seed)로 측면 성장하는 반도체층을 이용하여 결정 결함을 최소화하고 빠른 에칭 속도를 확보할 수 있다.

도 1은 일반적인 평면형(planar) LED의 층 구조를 개략적으로 도시하는 단면도이다.
도 2는 본 발명의 일 구현예에 따른 반도체층의 제조와 기판의 분리를 나타내는 개략도이다.
도 3은 본 발명의 구현예에 따른 반도체층의 제조와 기판의 분리를 나타내는 도면이다.
도 4는 본 발명의 다른 구현예에 따른 반도체층의 제조와 기판의 분리를 나타내는 도면이다.
도 5는 본 발명의 또 다른 구현예에 따른 발광소자의 제조와 기판의 분리를 나타내는 도면이다.
도 6은 본 발명의 또 다른 구현예에 따른 발광소자의 제조와 기판의 분리를 나타내는 도면이다.
도 7은 실시예 1에 의한 전기화학 에칭이 진행되는 과정을 보여주는 SEM 사진이다.
도 8은 실시예 2에 의해 형성된 나노로드 형상의 입체 구조물(n-GaN)을 나타낸다.

본 발명은 첨부된 도면을 참고로 하여 하기의 설명에 의하여 모두 달성될 수 있다. 하기의 설명은 본 발명의 바람직한 구체예를 기술하는 것으로 이해되어야 하며, 본 발명이 반드시 이에 한정되는 것은 아님을 이해해야 한다. 또한, 첨부된 도면은 이해를 돕기 위하여 실제 층의 두께(또는 높이) 또는 다른 층과의 비율에 비하여 다소 과장되게 표현된 것일 수 있으며, 그 의미는 후술하는 관련 기재의 구체적 취지에 비추어 바르게 이해될 수 있다.

본 명세서에서 언급된 적층 구조는 예시적인 의미로 이해되어야 하며, 본 발명이 이러한 특정 적층 구조로 한정되는 것은 아니다.

본 명세서에 있어서, "상에" 또는 "위에"라는 표현은 상대적인 위치 개념을 언급하기 위하여 사용될 수 있는 바, 언급된 층에 다른 구성 요소 또는 층이 직접적으로 존재하는 경우뿐만 아니라, 그 사이에 다른 층(중간층) 또는 구성 요소가 개재되거나 존재할 수 있고, 또한 언급된 층과의 관계에서 상부에 존재하기는 하나 언급된 층의 표면(특히, 입체적 형상을 갖는 표면)을 완전히 덮지 않은 경우도 포함할 수 있다. 따라서, 별도로 "직접적으로"라는 표현을 사용하지 않는 한, 상술한 바와 같이 상대적 개념으로 이해될 수 있다. 이와 유사하게, "하측에", "하부에" 또는 "아래에"라는 표현 역시 특정 층(요소)과 다른 층(요소) 사이의 위치에 대한 상대적 개념으로 이해될 수 있을 것이다.

도 2는 본 발명의 일 구현예에 따른 반도체층의 제조와 기판의 분리를 나타내는 개략도이다. 도 3은 본 발명의 구체예에 따른 반도체층의 제조와 기판의 분리를 나타내는 도면이다. 도 4는 본 발명의 구체예에 따른 반도체층의 제조와 기판의 분리를 나타내는 도면이다.

본 발명의 발광다이오드 제조방법은 희생층 형성단계, 입체구조물 형성단계, 제 1 반도체층을 성장시키는 단계 및 입체 구조물 제거 단계를 포함한다.

n-GaN 계열 희생층 형성 단계

본 발명은 먼저 기판(10)상에 n-GaN 계열 희생층(20)을 형성한다.

상기 기판(10)은 당업계에서 LED 제조용으로 알려진 기판, 전형적으로는 반도체 단결정 성장용 기판으로서, 양면 폴리싱된 사파이어 기판을 사용할 수 있다.

본 발명에 사용가능한 n-GaN 계열 희생층(20)으로는 Ga, N 만으로 이루어진 물질일수도 있고, Ga, N 이외의 In, Al 등 III족 또는 P, As, Sb등 V족이 함유된 물질도 포함될 수 있다. 좀 더 구체적으로는 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중에서 선택될 수 있으며, 바람직하게는 GaN이다.

상기 n-GaN 계열 희생층(20)은 금속유기화학 기상증착법(metal organic chemical vapor deposition, MOCVD), 수소화물 기상 성장법(hydride vapor phase epitaxy, HVPE) 또는 분자선 성장법(molecular beam epitaxy, MBE), 금속 유기 화학 기상 성장법(metalorganic chemical vapor phase epitaxy, MOCVPE) 등을 사용하여 형성할 수 있다.

상기 n-GaN 계열 희생층(20)은 선택적으로 에칭되어 상기 입체구조물(30)을 형성한다.

상기 n-GaN 계열 희생층은 n타입 도펀트의 도핑 농도가 1×10¹⁹~ 1×10²⁰ ㎝^-3 일수 있다. n-GaN 만 선택적으로 에칭이 되기 때문에 도핑 농도에 따라 에칭 속도는 상이하다. 일반적으로 도핑 농도가 높을수록 에칭 속도는 더 빠르게 진행된다.

좀 더 구체적으로는, 상기 방법은 트리메틸갈륨과 암모니아를 Ga, N의 전구체로, n타입 도펀트로는 실란(SiH4)를 사용하여 500~600℃ 저온에서 MOCVD법으로 버퍼층을 형성하고 연속 성장하여 n-GaN 계열 희생층을 형성할 수 있다.

상기 n-GaN 계열 희생층은 500nm~2㎛ 일 수 있다.

입체구조물 형성 단계

본 발명은 상기 n-GaN 계열 희생층을 에칭하여 상기 기판 상에 입체구조물을 형성하는 단계를 포함한다.

상기 입체 구조물은 제 1 반도체층(u-GaN, p-GaN, low doped n-GaN)의 형성을 위한 측면 성장을 위한 씨드(seed)로 사용되고, 또한, 제 1 반도체층 형성 후에는 전기화학적 에칭에 의해 선택적으로 제거됨에 따라 기판과 재성장된 제 1 반도체층을 분리하는 매체로서 사용된다. 따라서, 상기 입체구조물은 전위결함을 최소화하기 위한 반도체층의 재성장을 용이하게 하고 또한 에칭속도를 최대로 할 수 있는 구조나 형상인 것이 바람직하다.

상기 입체구조물은 3차원 구조로서 상기 기판 일부에 형성된다. 예를 들면, 상기 입체 구조물은 스트라이프(stripe) 패턴이거나, 마이크로 또는 나노사이즈의 로드, 필러(pillar) 또는 와이어일 수 있다.

본 발명에서는 상기 입체구조물의 형상 및 크기를 조절하여 기판과 제 1 반도체층의 분리를 위한 에칭속도를 제어할 수 있다. 즉, 에칭되어야 하는 상기 입체 구조물의 크기(부피)를 작게 하거나, 상기 입체 구조물이 에칭용액에 더욱 많이 접촉되는 형상이면 에칭속도를 높일 수 있다.

예를 들면, 패턴 사이즈를 다르게 하여 seed 영역을 적게 남겨 에칭되는 영역을 최소화할 수 있으며, 또한, 에칭용액과 n-GaN 과의 반응성을 높이기 위해 교반기(stirrer)를 사용하여 용액의 침투를 높이는 방법이 있다.

상기 입체구조물은 높이가 500nm ~ 2㎛일 수 있다.

상기 입체구조물의 돌출 단면이 기판 표면적 대비 10~50% 이내일 수 있으며, 바람직하게는 30% 이내일 수 있다.

본 발명의 상기 입체구조물은 에칭 후 잔류하는 상기 n-GaN 계열 희생층으로 형성될 수 있다.

또는 상기 입체구조물은 n-GaN 계열 희생층 및 소정 두께의 기판 일부(도면부호 30의 10영역)를 포함하여 형성될 수 있다. 상기 입체 구조물을 형성하는 기판(도면부호 30의 10영역)은 높이가 50~500nm일 수 있다.

도 3을 참조하면, 상기 입체구조물 형성은 상기 n-GaN 계열 희생층(120) 상에 금속 마스크 패턴(stripe pattern)(121)을 형성한 후 선택적으로 n-GaN 계열 희생층(120)을 에칭하거나 바람직하게는 기판 일부까지 더 에칭할 수 있다.

상기 금속 마스크 패턴이 공지의 방법으로 n-GaN 계열 희생층(120) 상에 형성될 수 있다. 상기 금속으로는 금(Au), 은(Ag), 니켈(Ni), 알루미늄(Al) 등을 사용할 수 있으나 바람직하게는 니켈(Ni)을 사용하여, 바람직하게는 약 50 내지 500 nm 두께로 형성할 수 있다.

도 2 및 3을 참조하면, 금속 마스크 형성 후 건식 에칭법, 예를 들면 반응성 이온 에칭법(reactive ion etching; RIE), 유도 결합 플라즈마 반응성 이온 에칭(inductively coupled plasma reactive ion etching; ICP-RIE), 화학적 이온 빔 에칭(chemically assisted ion beam etching; CAIBE) 등을 이용하여 n-GaN 계열 희생층(20, 120)을 선택적으로 에칭할 수 있다.

본 발명에서는 금속 마스크 하부의 기판 영역을 제외한 기판 부분을 약 100nm 정도까지 추가로 에칭할 수 있다. 그 결과 기판 상에 n-GaN 계열반도체(120, 20)와 기판(110, 10)으로 구성되는 스트라이프 패턴의 입체구조물(130, 30)을 형성할 수 있다.

도 4를 참고하면, 상기 입체구조물(230) 형성단계는 n-GaN 계열 희생층 상에 복수의 금속 나노 도트 마스크(221)를 형성한 후 선택적으로 n-GaN 계열 희생층(220)을 에칭한다.

상기 금속 나노 도트 마스크(221)는 금(Au), 은(Ag), 니켈(Ni), 코발트(Co), 철(Fe), 구리(Cu), 백금(Pt), 팔라듐(Pd), 알루미늄(Al) 또는 이들의 조합, 보다 바람직하게는 니켈(Ni)을 사용하여, 바람직하게는 약 5 내지 100 ㎚, 보다 바람직하게는 약 5 내지 15 ㎚ 두께의 박막(thin film) 형태로 형성할 수 있다. 이때, 금속층의 형성을 위하여 전자-빔 증발 시스템(electron-beam evaporation system), 예를 들면 전자-빔 코터(e-beam coater)을 이용할 수 있다.

금속층 형성 후 열처리를 하게 되면, 박막 형태로 존재하는 금속층이 용융되어 나노 사이즈의 자기 응집성(self assembly) 덩어리, 즉 금속 나노 도트(221)를 형성한다. 이러한 열처리 과정은 공지된 방법을 사용할 수 있다.

상기와 같이 형성된 복수의 금속 나노 도트(221)는 바람직하게는 약 10 내지 900 nm, 보다 바람직하게는 약 50 내지 300nm, 더욱 바람직하게는 약 100 내지 200 nm의 폭(직경)을 가진다. 또한, 각각의 금속 나노 도트(221) 간의 간격은 전형적으로 약 50 내지 500nm, 보다 전형적으로는 약 100 내지 250nm 범위이다.

도 4에 도시된 바와 같이, 금속 나노 도트를 일종의 마스크로 하여 앞서 언급된 방식을 통하여 수직으로 에칭을 수행한다. 예를 들면, ICP-RIE를 이용하는 경우에는 선택비(selectivity), 식각률(etch rate) 등의 공정 파라미터를 적절히 조절하여 금속 나노 도트(221)의 에칭을 억제하면서 n-GaN 계열 희생층(220)을 에칭하는 것이 바람직하다.

도 4와 같이 금속 나노 도트를 마스크로 하여 에칭하면 나노 로드를 형성할 수 있으며, 에칭되는 깊이에 따라 나노로드의 길이가 결정될 수 있다.

도 4와 같이 n-GaN 계열 희생층(220)만을 수직으로 에칭할 수 있으며, 또는 나노 로드 하부의 기판 영역을 제외한 기판 부분을 약 100nm 정도까지 추가로 에칭할 수 있다.

선택적 제거(또는 에칭) 공정을 수행하여 나노로드 형상의 입체구조물(220, 230)이 형성된 후에는 금속 나노 도트(221)를 습식 에칭한다. 주로 강산 또는 금속에 따른 전용 에칭액에 일정 시간 담그어 금속 나노 도트를 제거할 수 있다.

제 1 반도체층 형성 단계

상기 단계는 n-GaN 계열 입체구조물을 씨드(seed)로 하여 제 1 반도체층을 성장시키는 단계이다. 상기 제 1 반도체층은 u-GaN, p-GaN 계열 반도체층, 저농도로 도핑된(low doped) GaN 반도체층이 될 수 있고, 바람직하게는 u-GaN 계열 반도체층이다. 여기서 저농도로 도핑된 GaN 반도체층은 도핑농도가 1×10¹⁸㎝^-3 이내, 바람직하게는 1×10¹⁸ ~ 9×10²⁰㎝^-3범위일 수 있다.

상기 u-GaN 계열 반도체을을 성장시키는 단계는 Pendeo 또는 ELOG 측면 성장법, 바람직하게는 Pendeo법을 사용할 수 있다.

도 2의 c, d, 도 3의 d, e를 참조하면, Pendeo 성장법에 의해 GaN이 노출된 부분에서 측면(lateral) 성장하면서 u-GaN(undoped GaN) 반도체 층(40, 140)을 형성하므로 dislocation의 양을 크게 감소시킬 수 있다.

상기 u-GaN(undoped GaN) 반도체 층(40, 140)은 두께가 4~10㎛일 수 있다.

본 발명은 상기 제 1 반도체층(40,140)을 측면 성장시킨 후에 유기금속화학증착법(MOCVD), 분자빔성장법(MBE) 또는 하이드라이드 기상성장법(HVPE)을 사용하여 1~500㎛ 범위의 제 1 반도체층을 추가로 형성할 수 있다.

도 5는 본 발명의 일 구현예에 따른 발광소자의 제조와 기판의 분리를 나타내는 도면이다. 도 5를 참조하면, 본 발명은 입체구조물(330), 제 1 반도체층(340)을 성장시킨 후 그 위에 n-GaN 계열 반도체층(350), 광활성층(360) 및 p-GaN 계열 반도체층(370)을 형성한다.

상기 n-GaN 계열 반도체층(350)은 도핑 농도가 1×10¹⁸㎝^-3 이내일 수 있다.

상기 n-GaN 계열 반도체층(350)의 도핑농도는 상기 입체구조물(330)을 구성하는 n-GaN 계열 반도체층(320)의 도핑 농도보다 작은 범위를 가지는 것이 바람직하다.

상기 입체구조물(330)은 도핑 농도가 높아 에칭 속도가 높은 반면 도핑농도가 낮은 n-GaN 계열 반도체층(350)은 에칭속도가 현저히 낮다. 따라서, 전기화학적 에칭에 의해 입체구조물만이 선택적으로 제거되고 n-GaN 계열 반도체층(350)은 그 구조가 유지될 수 있다.

상기 n-GaN 계열 반도체층(350), 광활성층(360) 및 p-GaN 계열 반도체층(370)의 순서를 바꾸어 적층할 수도 있으며, 그 두께나 형성방법은 공지된 방법을 제한 없이 사용할 수 있다.

입체구조물 제거단계

상기 단계는 상기 n-GaN 계열 입체구조물만을 전기화학적 에칭으로 제거하는 단계이다.

상기 단계는 습식 전기화학적 에칭을 사용할 수 있다. 도 2를 참고하면, 상기 방법은 상기 제 1 반도체층(40)과 n-GaN 입체구조물(30)을 양극으로, 백금전극을 음극으로 하여 두 전극을 연결한 다음, 예를 들면 옥살산, 희석된 수산화칼륨(KOH) 내에서 화학 전지를 구성하고, 소정 전압을 걸어주어 에칭을 유도할 수 있는데, 전압으로는 1~80V, 에칭액의 농도는 0.01~3M, 시간은 1~30분 정도일 수 있으나 이에 반드시 한정되지 않는다.

상기 단계는 상기 n-GaN 입체구조물의 도핑 농도 및 전압을 조절하여 에칭속도를 제어할 수 있다. 예를 들면, 도핑농도가 높을수록 에칭속도가 빨라진다. 전압의 경우도 소정 범위에서의 전압 증가는 에칭속도가 증가하나 그 이상의 전압에서는 오히려 에칭속도가 감소하는 경우가 있을 수 있다.

도 2 내지 도 4를 참고하면 상기 전기화학적 에칭의 선택적 식각에 의해 n-GaN 계열 입체 구조물만이 제거됨에 따라 기판(10, 110, 210)과 제 1 반도체층(40, 140, 240) 을 분리할 수 있다.

상기 분리된 기판(10, 110, 210)은 세척한 후에 재사용할 수 있다. 바람직하게는 세척만으로는 n-GaN이 그대로 남아 있기 때문에 사파이어 polishing 작업 후 재사용 할 수 있다.

본 발명의 기판 분리는 레이저를 사용하지 않으므로 LED 소자에 물리적 영향을 주지 않아 수율 및 신뢰성을 높일 수 있다.

본 발명에 의한 기판 분리는 상기 입체구조물이 에칭에 용이한 구조, 형상 및 크기를 가지고 있어 종래 n-GaN 계열 반도체층 전부를 에칭하는 것에 비해 5~ 20배 정도의 에칭 효율을 높일 수 있다.

다른 양상에서 본 발명은 u-GaN 계열 반도체층과 u-GaN 계열의 3차원 구조물을 형성하고, 이어서 u-GaN 계열 입체구조물을 충분히 덮을 수 있을 정도의 두께인 10~100nm로 n-GaN 계열 입체구조물을 측면 성장시킨 후 제 1 반도체층을 형성하고, 상기 n-GaN 계열 입체구조물만을 전기화학적 에칭으로 제거하는 단계를 포함한다.

도 6은 본 발명의 또 다른 구현예에 따른 발광소자의 제조와 기판의 분리를 나타내는 도면이다.

도 6을 참고하면, 기판(410) 상에 u-GaN 계열 반도체층(420)을 형성한다. 상기 u-GaN 계열 반도체층(420)을 에칭하여 상기 기판 상에 u-GaN 계열의 3차원 구조물(430)을 형성한다. 상기 3차원 구조물은 상기 u-GaN 계열 반도체층(420) 상에 금속 마스크 패턴(stripe pattern)(421)을 형성한 후 선택적으로 u-GaN 계열 반도체층(420)을 에칭하거나 바람직하게는 기판 일부(410)까지 더 에칭할 수 있다.

상기 3차원 구조물(430)은 스트라이프(stripe) 패턴, 마이크로 또는 나노사이즈의 로드, 필러(pillar) 또는 와이어일 수 있다. 상기 3차 구조물은 앞에서 상술한 입체 구조물과 그 형상 구조는 유사할 수 있으나 그 기능은 차이가 있다. 상기 3차 구조물의 형성방법은 앞에서 상술한 입체구조물의 제조방법을 참고할 수 있다.

상기 3차 구조물은 u-GaN 계열이나 제 1 반도체층을 측면 성장시키는 씨드로 사용되지만, 추후 전기화학적 에칭에 의해 제거되지 않고 잔존한다. 따라서, 상기 3차원 구조물은 기판과 함께 재사용이 가능하다.

상기 방법은 상기 3차원 구조물(430)을 씨드(seed)로 하여 n-GaN 계열 입체구조물(440)을 10~100nm로 측면 성장시킨 후 제 1 반도체층(450)을 형성시키는 단계를 포함한다. 상기 입체 구조물(440)은 상기 3차원 구조물(430)을 씨드로 하여 Pendeo법으로 성장시키는 것이 바람직하다. 상기 입체구조물(440)은 상기 3차원 구조물, 도 6에서와 같이, 스트라이프(stripe) 패턴의 외면에 소정 두께로 형성될 수 있다.

도 6을 참고하면, 상기 n-GaN 계열 입체구조물(440)만을 전기화학적 에칭으로 제거할 수 있다.

도 6을 실시함에 있어서, 각 반도체층을 형성하는 방법, 입체구조물을 형성하는 방법, 전기화학 에칭하는 방법은 앞에서 상술한 내용을 참고할 수 있다.

상기 도 6에 의한 방법은 에칭되어 제거되는 희생층(n-GaN)의 크기를 도 1 ~ 도 5의 방법보다 줄일 수 있으므로 에칭속도가 빨라져 작업 효율이 더욱 증가할 것이다. 더 나아가, 씨드(seed)로 사용된 u-GaN의 3차원 구조물을 재사용할 수 있으므로 경제적이다.

이하, 본 발명의 이해를 돕기 위해 바람직한 실시예를 제시하지만, 하기의 실시예는 본 발명을 보다 쉽게 이해하기 위하여 제공되는 것일 뿐 본 발명이 이에 한정되는 것은 아니다.

실시예 1

MOCVD (제작사: VEECO, 제품명: D-180) 챔버 내에서 약 430 ㎛ 두께의 사파이어 기판을 1050℃에서 수소 가스로 전처리(열처리)한 다음, 540℃에서 저온 버퍼층을 형성하고 1054 ℃에서 고온 성장하여 n-GaN 희생층을 형성하였다. (도핑 농도 1×10¹⁹㎝^-3, 두께: 약 1 ㎛).

상기 샘플을 챔버로부터 꺼내어 희생층에 Ni stripe 패턴층을 0.5~1 ㎛ 두께로 형성하였다. 이어서 ICP를 사용하여 약 70 내지 120초 동안 노출된 n-GaN 영역 및 이어서 노출된 기판도 100~200 nm 정도 에칭하여 입체구조물을 형성하였다. 이어서, Ni 마스크를 염산을 이용하여 제거하였다.

Pendeo 에피택시를 위해 트리에틸갈륨과 암모니아를 전구체로 하여 1080℃, 300 Torr 조건에서 MOVPE를 수행하였다. 형성된 u-GaN반도체층과 n-GaN 입체구조물에 저항성 접촉을 형성하고 반대 전극으로 백금(Pt) 전극을 사용하여 두 전극을 연결한 다음, 옥살산 0.3M 내에서 50~60V 전압으로 10분 정도 에칭을 수행하여 u-GaN 반도체층과 기판을 분리하였다.

실시예 2

MOCVD (제작사: VEECO, 제품명: D-180) 챔버 내에서 약 430 ㎛ 두께의 사파이어 기판을 1000℃에서 수소 가스로 전처리(열처리)한 다음, 540℃에서 저온 버퍼층을 형성하고 1054 ℃에서 고온 성장하여 n-GaN 희생층을 형성 하였다. (도핑 농도 1×10¹⁹㎝^-3, 두께: 약 1 ㎛).

상기 샘플을 챔버로부터 꺼내어 희생층 상에 전자-빔 코터(e-beam coater)을 이용하여 Ni을 약 5 내지 15 ㎚ 두께의 박막(thin film)층을 형성하였다. 이어서, 질소 분위기 하에서 900℃ 온도로 1 분간 열처리를 수행하여 금속나노 도트를 형성하였다.

금속 나노 도트를 일종의 마스크로 하여 ICP-RIE 에칭을 400초 동안 (aspect ratio=1:5, etching rate= 200 nm/min) 금속 나노 도트(216')의 에칭을 억제하면서 n-GaN 영역을 에칭하여 입체구조물을 형성하였다. 이어서, Ni 마스크를 제거하였다.

u-GaN 재성장을 위해 트리에틸갈륨과 암모니아를 전구체로 하여 1080℃, 300 Torr 조건에서 MOVPE를 수행하였다. 형성된 u-GaN반도체층과 n-GaN 입체구조물에 저항성 접촉을 형성하고 반대 전극으로 백금(Pt) 전극을 사용하여 두 전극을 연결한 다음, 옥살산 0.3M 내에서 50~60V 전압으로 10분 정도 에칭을 수행하여 u-GaN반도체층과 기판을 분리하였다.

비교예 1

실시예 1과의 에칭속도를 비교하기 위해 사파이어 기판 상에 u-GaN 을 MOCVD 법을 이용하여 1054 ℃에서 2 ㎛ 두께로 형성하였다. 그 위에 n-GaN 층을 1070℃에서 2~3㎛로 성장하고, 다시 그 위에 u-GaN 층을 1054℃에서 2 ㎛로 형성하였다.

형성된 u-GaN, n-GaN 반도체층에 저항성 접촉을 형성하고 반대 전극으로 백금(Pt) 전극을 사용하여 두 전극을 연결한 다음, 옥살산 0.3M 내에서 50~60V 전압으로 10분 정도 에칭을 수행하였다.

도 7은 실시예 1에 의한 전기화학 에칭이 진행되는 과정을 보여주는 SEM 사진이다. 도 7을 참고하면, 입체구조물(n-GaN)과 u-GaN 반도체 층상의 계면을 기준으로 내부의 입체구조물만 선택적으로 식각됨을 확인할 수 있다. 좀 더 구체적으로, 도 7의 (a)에 표시된 점선은 Pendeo 성장하기전 seed 영역의 n-GaN의 영역을 표시하고 있으며, 5분의 에칭 시간에는 큰 영향이 없다. 도 7의 (b)에서는 regrowth 된 영역인 n-GaN 과 u-GaN 의 경계면에서의 에칭이 가장 먼저 시작되면서 계면이 분리되고, 도 7의 (c)에서는 30분정도 에칭 후에는 계면은 전부 떨어진 상태이며 계면 아래의 n-GaN 에서는 porous한 형태의 n-GaN이 남아 있다. 컷팅된 영역은 solution안으로 dipping 된 부분의 5mm 정도 되는 영역이며 계면을 분리하기 위한 에칭속도는 160㎛/min 이상이다. 도 7의 (d)에서는 60분이 지나더라도 계면 아래의 n-GaN 이 더이상 에칭되지는 않는다. 이는 계면에서 분리가 일어나고 나서는 계면 아래의 n-GaN으로는 더이상 전압의 영향이 급격히 줄어들어 지속적인 에칭이 일어나지 않는 것으로 판단된다.

도 8은 실시예 2에 의해 형성된 나노로드 형상의 입체 구조물(n-GaN)을 나타낸다. 도 8을 참고하면, 나노로드를 씨드로 하여 u-GaN을 재성장시킬 수 있음을 확인할 수 있다.

비교예 1의 에칭속도는 60V일때 12㎛/min이지만 실시예 1에서는 160㎛/min로서 에칭속도가 현저히 차이가 난다. 전기 화학적 에칭은 bias가 걸린 상태에서 에칭용액 n-GaN 층과 반응을 일으켜 에칭이 진행되는데, 비교예 1에서는 에칭용액이 노출된 n-GaN 층을 가장 자리부터 하나 하나 제거하며 안쪽으로 에칭이 진행되므로 에칭 속도가 상당히 느리다. 이와 달리 실시예 1에서는 stripe pattern의 입체구조물이 한쪽 방향으로 array 되어 있으므로 이를 따라서 양 옆의 GaN과 sapphire가 노출된 부분이 존재하고, 그 사이 틈으로 용액이 침투되어 n-GaN과의 반응이 쉽게 일어난다. 또한 seed로 사용되는 입체구조물을 ICP 에칭으로 형성하는 경우에 입체구조물의 side wall 쪽에 플라즈마 damage가 형성되고 재성장 하더라도 그 계면은 불안정한 에너지 상태를 나타내므로 계면을 따라서 우선적으로 빠르게 에칭된다.

본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로, 본 발명의 구체적인 보호범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.

10 : 기판
20 : n-GaN 희생층
30 : 입체구조물
40 : u-GaN 반도체층
50 : n-형 반도체층
60 : 활성층
70 : p-형 반도체층

Claims

기판 상에 n-GaN 계열 희생층을 형성하는 단계 ;
상기 n-GaN 계열 희생층을 에칭하여 상기 기판 상에 입체구조물을 형성하는 단계 ;
상기 입체구조물을 씨드(seed)로 하여 제 1 반도체층을 Pendeo 또는 ELOG 측면 성장시키는 단계 : 및
상기 n-GaN 계열 입체구조물만을 전기화학적 에칭으로 제거하여 상기 기판과 제 1 반도체층을 분리하는 단계를 포함하고,
상기 입체구조물 형성단계는 n-GaN 계열 희생층 상에 금속 마스크 패턴 또는 금속 나노 도트 마스크를 형성한 후 선택적으로 n-GaN 계열 희생층을 에칭하고 추가로 기판 일부까지 더 에칭하는 단계이고,
상기 n-GaN 입체구조물은 도핑 농도가 1×10¹⁸ ~ 1×10²⁰㎝^-3이고, 및
상기 제 1 반도체층은 u-GaN 계열 반도체층인 것을 특징으로 하는 고효율 발광 다이오드의 제조방법.
기판 상에 u-GaN 계열 반도체층을 형성하는 단계 ;
상기 u-GaN 계열 반도체층을 에칭하여 상기 기판 상에 u-GaN 계열의 3차원 구조물을 형성하는 단계;
상기 3차원 구조물을 씨드(seed)로 하여 상기 3차원 구조물을 덮을 수 있을 정도의 두께로 n-GaN 계열 입체구조물을 측면 성장시킨 후 제 1 반도체층을 연속 성장시키는 단계 : 및
상기 n-GaN 계열 입체구조물만을 전기화학적 에칭으로 제거하여 상기 기판과 제 1 반도체층을 분리하는 단계를 포함하고,
상기 n-GaN 입체구조물은 도핑 농도가 1×10¹⁸ ~ 1×10²⁰㎝^-3이고, 및
상기 제 1 반도체층은 u-GaN 계열 반도체층인 것을 특징으로 하는 고효율 발광 다이오드의 제조방법.
제 1항 또는 제 2항에 있어서, 상기 방법은 상기 입체구조물의 형상 및 크기를 조절하여 에칭속도를 제어하는 것을 특징으로 하는 고효율 발광 다이오드의 제조방법.
제 1항 또는 제 2항에 있어서, 상기 방법은 상기 입체구조물이 스트라이프(stripe) 패턴, 마이크로 또는 나노사이즈의 로드, 필러(pillar) 또는 와이어 인 것을 특징으로 하는 고효율 발광 다이오드의 제조방법.
제 1항 또는 제 2항에 있어서, 상기 입체구조물의 돌출 단면이 기판 표면적 대비 10~50% 이내인 것을 특징으로 하는 고효율 발광 다이오드의 제조방법.
삭제
삭제
제 2항에 있어서, 상기 제 1 반도체층을 성장시키는 단계는 Pendeo 또는 ELOG 측면 성장법을 사용하는 것을 특징으로 하는 고효율 발광 다이오드의 제조방법.
제 1항 또는 제 8항에 있어서, 상기 방법은 상기 제 1 반도체층을 측면 성장시킨 후에 유기금속화학증착법(MOCVD), 분자빔성장법(MBE) 또는 하이드라이드 기상성장법(HVPE)을 사용하여 1~500㎛ 범위의 제 1 반도체층을 추가로 형성하는 것을 특징으로 하는 고효율 발광 다이오드의 제조방법.
제 1항 또는 제 2항에 있어서, 상기 n-GaN 입체구조물만을 제거하는 단계는 상기 제 1 반도체층과 n-GaN 입체구조물을 양극으로, 백금전극을 음극으로 하여 옥살산 전해액에서 전기화학적 에칭을 수행하는 것을 특징으로 하는 고효율발광 다이오드의 제조방법.
삭제
제 1항 또는 제 2항에 있어서, 상기 방법은 제 1 반도체층을 성장시킨 후 그 위에 n-GaN 계열 반도체층, 광활성층 및 p-GaN 계열 반도체층을 형성하는 단계를 포함하되. 상기 n-GaN 계열 반도체층은 도핑 농도가 1×10¹⁸㎝^-3이내인 것을 특징으로 하는 고효율 발광 다이오드의 제조방법.
제 2항에 있어서, 상기 제 1 반도체층을 형성시키는 단계는 상기 n-GaN 계열 입체구조물을 10~100nm로 측면 성장시켜 3차원 구조물을 덮는 단계를 포함하는 것을 특징으로 하는 고효율 발광 다이오드의 제조방법.
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