KR20100125532A - 반도체 발광소자 및 그 제조방법 - Google Patents

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Abstract

실시 예는 반도체 발광소자 및 그 제조방법에 관한 것이다.
실시 예에 따른 반도체 발광소자는, 아래에 복수의 로드가 형성된 제1반도체층; 상기 제1반도체층의 로드 사이에 형성된 에어 갭부; 상기 제1반도체층 위에 형성된 복수의 화합물 반도체층을 포함한다.
반도체, 발광소자

Description

반도체 발광소자 및 그 제조방법{Semiconductor light emitting device and fabrication method thereof}
실시 예는 반도체 발광소자 및 그 제조방법에 관한 것이다.
Ⅲ-Ⅴ족 질화물 반도체(group Ⅲ-Ⅴ nitride semiconductor)는 물리적, 화학적 특성으로 인해 발광 다이오드(LED) 또는 레이저 다이오드(LD) 등의 발광 소자의 핵심 소재로 각광을 받고 있다. Ⅲ-Ⅴ족 질화물 반도체는 통상 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 이루어져 있다.
발광 다이오드(Light Emitting Diode : LED)는 화합물 반도체의 특성을 이용하여 전기를 적외선 또는 빛으로 변환시켜서 신호를 주고 받거나, 광원으로 사용되는 반도체 소자의 일종이다.
이러한 질화물 반도체 재료를 이용한 LED 혹은 LD(Laser Diode)의 광을 얻기 위한 발광 소자에 많이 사용되고 있으며, 단말기의 키패드 발광부, 전광판, 조명 장치 등 제품의 광원으로 응용되고 있다.
실시 예는 반도체층의 결정 결함을 줄이고 광 추출 효과를 개선시켜 줄 수 있는 광자 결정 구조가 형성된 반도체 발광소자 및 그 제조방법을 제공한다.
실시 예는 제1반도체층 아래에 복수의 로드 또는/및 에어 갭부를 포함하는 반도체 발광소자 및 그 제조방법을 제공한다.
실시 예는 기판과 제1반도체층 사이에 복수의 로드, 마스크층 및 에어 갭부중 적어도 하나를 포함하는 반도체 발광소자 및 그 제조방법을 제공한다.
실시 예는 제1반도체층 아래에 에어 갭부를 이용한 제1광자 결정 구조와, 기판의 상면 및/또는 상기 제1반도체층의 하면에 요철 패턴을 이용한 제2광자 결정 구조를 포함하는 반도체 발광소자 및 그 제조방법을 제공한다.
실시 예에 따른 반도체 발광소자는, 아래에 형성된 복수의 로드를 포함하는 제1반도체층; 상기 제1반도체층의 로드 사이에 형성된 에어 갭부; 상기 제1반도체층 위에 형성된 복수의 화합물 반도체층을 포함한다.
실시 예에 따른 반도체 발광소자는, 기판 위에 복수의 로드 구멍을 갖는 마스크층을 형성하는 단계; 상기 마스크층 위에 3족-5족 화합물 반도체층을 형성하는 단계; 상기 마스크층의 일부 영역을 노출시켜 주는 단계; 상기 마스크층에 대해 습식 에칭하여 에어 갭부를 형성하는 단계를 포함한다.
실시 예는 광 추출 효율을 개선시켜 줄 수 있다.
실시 예는 에피 성장에 따른 결함을 줄일 수 있다.
실시 예는 광자 결정 구조를 이용하여 광 추출 효율을 개선시켜 줄 수 있다.
실시 예는 하이브리드 광자 결정을 이용하여 에피 성장에 따른 결정 결함을 줄이고 광 추출 효율을 개선시켜 줄 수 있다.
실시 예는 반도체 발광소자의 신뢰성을 개선시켜 줄 수 있다.
실시 예는 LLO 방식에 의한 반도체 결정 구조의 손상을 최소화할 수 있다.
이하 첨부된 도면을 참조하여 실시 예를 설명하면 다음과 같다. 이하, 실시 예를 설명함에 있어서, 각 구성 요소의 크기는 일 예이며, 도면의 크기로 한정하지 않는다.
도 1은 제1실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다.
도 1을 참조하면, 반도체 발광소자(100)는 기판(110), 마스크층(120), 제1반도체층(130), 활성층(140), 제2도전형 반도체층(150)을 포함한다.
상기 기판(110)은 사파이어(Al2O3),SiC, Si, GaAs, GaN, ZnO, Si, GaP, InP, Ge, Ga203 중 적어도 하나를 이용할 수 있다.
상기 기판(110) 위에는 마스크층(120)이 형성된다. 상기 마스크층(120)은 Si02, SiOx, SiNx, SiOxNy, W 등과 같은 성장 마스크 물질을 이용하여 형성될 수 있다. 상기 마스크층(120) 내에는 복수의 로드(132)가 형성되며, 상기 복수의 로드(132)는 일정한 간격 또는 불규칙한 간격으로 배치되며, 3족-5족 화합물 반도체로 형성될 수 있다.
상기 마스크층(120) 위에는 제1반도체층(130)이 형성되며, 상기 제1반도체층(130)은 상기 복수의 로드(132)를 통해 형성된다. 상기 제1반도체층(130)과 상기 로드(132)는 동일한 반도체 또는 서로 다른 반도체 재료로 형성될 수 있으며, 이러한 구조는 실시 예의 기술적 범위 내에서 변경될 수 있다.
상기 제1반도체층(130)은 단층 구조 또는 다층 구조로 형성될 수 있으며, 단 층인 경우 제1도전형 반도체층으로 형성될 수 있고, 다층인 경우 하층에 언도프드 반도체층, 부도체 특성의 반도체층 및 제1도전형 반도체층 중 적어도 한 층이 형성될 수 있고, 상층에 제1도전형 반도체층이 배치될 수 있다.
상기 제1반도체층(130)은 3족-5족 화합물 반도체 재료 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 적어도 하나를 포함할 수 있다. 상기 복수의 로드(132)는 언도프드 반도체 또는 도전형 도펀트가 도핑된 제1도전형 반도체로 이루어질 수 있으며, 그 두께는 20um 이하로 형성될 수 있다.
상기 각 로드(132)는 기둥 형상 예컨대, 원 기둥 또는 다각 기둥 형상이거나 사다리꼴과 같은 형상으로 형성될 수 있으며, 상기 마스크층(120)의 전 영역에 일정 간격 또는 불규칙한 간격으로 소정 형태(예: 메쉬 형태)로 형성될 수 있다.
상기 제1반도체층(130)의 적어도 상층은 제1도전형 반도체층인 경우, 제1전극 접촉층으로 기능할 수 있으며, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 적어도 하나로 형성될 수 있다. 상기 제1도전형 반도체층은 제1도전형 도펀트가 도핑된 3족-5족 화합물 반도체로 구현되며, 상기 제1도전형 반도체층이 N형 반도체층인 경우, 상기 제1도전형 도펀트는 N형 도펀트로서, Si, Ge, Sn , Se, Te를 포함한다.
상기 제1반도체층(130)은 상기 마스크층(120) 사이에 배치된 복수의 로드(132)를 통해 형성됨으로써, 에피 성장에 따른 결함을 줄이고 광 추출 효과를 개선시켜 줄 수 있다.
상기 제1반도체층(130) 위에는 활성층(140)이 형성된다. 상기 활성층(140)은 단일 양자 우물 또는 다중 양자 우물(MQW) 구조로 형성되며, InGaN/GaN 또는 AlGaN/GaN 등으로 형성될 수 있다.
상기 제1반도체층(130)과 활성층(140) 사이에는 제1도전형 클래드층(미도시)이 형성될 수 있다. 상기 제1도전형 클래드층은 AlGaN계 반도체로 형성될 수 있다.
상기 활성층(140) 위에는 제2도전형 반도체층(150)이 형성된다. 상기 제2도전형 반도체층(150)은 제2도전형 도펀트가 도핑된 반도체 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등과 같은 화합물 반도체 중 어느 하나로 이루어질 수 있다. 상기 제2도전형 반도체층(150)이 P형 반도체층인 경우, 상기 제2도전형 도펀트는 P형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
상기 제2도전형 반도체층(150) 위에는 투명전극층(미도시), 반사전극층 및 제2전극 중 적어도 하나가 형성될 수 있다. 상기 투명 전극층은 ITO, ZnO, IrOx, RuOx, NiO의 물질 중에서 선택되어 형성될 수 있다.
상기 제1도전형 반도체층은 P형 반도체층, 상기 제2도전형 반도체층(150)은 N형 반도체층으로 구현할 수 있다. 상기 제2도전형 반도체층(150) 위에 N형 반도체층 또는 P형 반도체층이 형성될 수 있다. 이에 따라 발광 구조물은 N-P 접합 구조, P-N 접합 구조, N-P-N 접합 구조, P-N-P 접합 구조 중 어느 한 구조로 구현할 수 있다.
도 2내지 도 5는 제1실시 예에 따른 반도체 발광소자 제조과정을 나타낸 도면이다.
도 2 및 도 3을 참조하면, 기판(110) 위에는 마스크층(120A)이 형성된다. 상기 기판(110)은 사파이어(Al2O3),SiC, Si, GaAs, GaN, ZnO, Si, GaP, InP, Ge 중 적어도 하나를 이용할 수 있다. 여기서, 상기 기판(110) 위에는 버퍼층(미도시)을 형성한 후, 상기 버퍼층(미도시) 위에 상기 마스크층(120A)이 형성될 수 있다.
상기 마스크층(120)은 Si02, SiOx, SiNx, SiOxNy, W 등과 같은 물질로 소정 두께(T1) 예컨대, 20um 이하로 성장시켜 줄 수 있다. 상가 마스크층(120)은 PECVD(Plasma Enhanced Chemical Vapor Deposition) 또는 스퍼터링 방법에 의해 증착된다
상기 마스크층(120) 위에 마스크 패턴을 배치한 후, 포토리소그라피와 같은 에칭 방식으로 패터닝하여 복수의 로드 구멍(122)을 형성하게 된다.
도 3 및 도 4를 참조하면, 상기 로드 구멍(122)은 기둥 형상 예컨대, 원 기둥 형상 또는 다각 기둥 형상으로 형성될 수 있으며, 이러한 기둥 형상에 대해 한정하지는 않는다. 상기 로드 구멍(122)에는 상기 마스크층(120)이 에칭됨으로써, 상기 기판 상면 또는 상기 버퍼층 상면이 노출될 수 있다. 상기 에칭 방식은 건식 식각 에칭 방식을 이용할 수 있으며, 이에 대해 한정하지는 않는다.
상기 로드 구멍(122)은 일정 간격을 갖고 행/열 방향으로 배치되는 메쉬 형태로 형성될 수 있으며, 이러한 형태는 상기 마스크 패턴에 의해 변경될 수 있다.
도 5를 참조하면, 상기 마스크층(120) 위에는 제1반도체층(130), 상기 제1반도체층(130) 위에는 활성층(140), 상기 활성층(140) 위에는 제2도전형 반도체층(150)의 순으로 형성될 수 있다.
상기 제1반도체층(130)의 아래에는 복수의 로드(132)가 도 3의 로드 구멍(122)에 형성된다. 상기 복수의 로드(132)는 상기 로드 구멍 형상과 동일한 형상으로 형성될 수 있다.
상기 복수의 로드(132)는 상기 마스크층(120) 내에 배치되고, 상기 제1반도체층(130)과 동일한 반도체 또는 다른 반도체로 형성될 수 있다. 예컨대, 상기 복수의 로드(132)는 3족-5족 화합물 반도체로 이루어진 언도프드 반도체 또는 도전형 도펀트가 도핑된 반도체로 형성될 수 있다.
상기 제1반도체층(130)은 복수의 로드(132)를 제외한 상부 영역이 단층 구조 또는 다층 구조로 형성될 수 있다. 상기 단층 구조인 경우 제1도전형 반도체층으로 형성될 수 있고, 상기 다층 구조인 경우 하층에 언도프드 반도체층 및 상층에 제1도전형 반도체층이 형성된 구조를 포함할 수 있다.
상기 3족-5족 화합물 반도체는 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등과 같은 반도체를 포함하며, 상기 제1도전형 반도체층인 경우 상기 3족-5족 화합물 반도체에 제1도전형 도펀트가 도핑될 수 있다. 상기 제1도전형 반도체층이 N형 반도체층인 경우, 상기 제1도전형 도펀트는 N형 도펀트로서, Si, Ge, Sn , Se, Te를 포함한다.
상기 3족-5족 질화물 반도체의 성장 장비는 전자빔 증착기, PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 이중형의 열증착기(dual-type thermal evaporator) 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition) 등에 의해 형성할 수 있으며, 이러한 장비로 한정하지는 않는다.
상기 제1반도체층(130)은 상기 복수의 로드(132)로부터 성장된 후, 상기 마스크층(120) 위에 수평 성장이 더 촉진되도록 성장되어 상기 마스크층(120) 위에서 봉합된다. 이러한 제1반도체층(130)은 상면은 평탄하게 성장시켜 줄 수 있다.
상기 제1반도체층(130) 및 복수의 로드(132)가 GaN인 경우, CVD(또는 MOCVD) 방법으로 형성할 수 있다. 예를 들면, Ga를 위한 소스 가스에는 트리메틸갈륨(TMGa) 또는 트리에틸갈륨(TEGa) 등의 3족 가스를 사용하며, N을 위한 소스 가스에는 암모니아(NH3), 모노메틸히드라진(MMHy) 또는 디메틸히드라진(DMHy) 등의 5족 가스를 사용할 수 있다.
상기 제1반도체층(130)은 성장 온도, 5족 가스와 3족 가스의 비율, 성장 압력과 같은 성장 조건을 조절하여 성장시켜 줄 수 있다. 이 경우, 상기 제1반도체층(130)은 성장 초기에 상기 로드 구멍(도 3의 122)부터 성장되며(수직 성장 촉진조건), 성장 시간이 지남에 따라 상기 마스크층(120) 위에 성장되어 서로 봉합된다(수평 성장 촉진조건). 상기 제1반도체층(130)의 성장시 제1도전형 도펀트를 첨가하여 줄 수 있다.
상기 수직 성장 촉진조건은 압력을 높이고, 성장 온도는 낮추고, Ga 유량은 많은 조건들을 선택적으로 이용하여 수직 성장시켜 주게 된다. 또한 수평 성장 촉 진조건은 상기 수직성장 촉진조건의 성장 온도를 점차 높여 주는 등 상기 수직 성장 조건을 반대 방향으로 제어하여 성장시켜 줄 수 있다. 이러한 성장 조건은 실시 예의 기술적 범위 내에서 조절할 수 있다.
상기 제1반도체층(130)은 상기 마스크층(120) 내에 복수의 로드(132)를 통해 성장된 후, 수평 성장 촉진 조건을 통해 성장시켜 줌으로써, 상기 제1반도체층(130) 내에서의 결함을 최소화할 수 있다. 즉, 상기 기판(110)과의 격자 부정합에 의한 결함을 줄여줄 수 있다.
상기 제1반도체층(130) 위에는 활성층(140)이 형성되며, 상기 활성층(140) 위에는 제2도전형 반도체층(150)이 형성된다. 상기 활성층(140)은 단일 양자 우물 구조 또는 다중 양자 우물 구조로 형성될 수 있으며, 청색 파장의 광, 레드 파장의 광, 녹색 파장의 광 등의 유색 광을 발광하는 재료를 포함할 수 있다. 상기 활성층(140)의 위 또는/및 아래에는 도전형 클래드층이 형성될 수 있으며, 상기 도전형 클래드층은 AlGaN계 반도체로 형성될 수 있다.
상기 제2도전형 반도체층(150)은 제2도전형 도펀트가 도핑된 반도체 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등과 같은 화합물 반도체 중 어느 하나로 이루어질 수 있다. 상기 제2도전형 반도체층(150)이 P형 반도체층인 경우, 상기 제2도전형 도펀트는 P형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등에서 적어도 하나가 첨가될 수 있다.
상기 제2도전형 반도체층(150) 위에는 투명전극층(미도시), 반사전극층(미도시) 및 제1전극(미도시) 중에서 선택적으로 형성될 수 있다. 상기 투명 전극층은 ITO, ZnO, IrOx, RuOx, NiO의 물질 중에서 선택되어 형성될 수 있다. 상기 반사전극층은 Al, Ag, Pd, Rh, Pt, Ir 등을 선택적으로 포함할 수 있다.
상기 반도체 발광소자(100)는 상기 제1반도체층(130)이 P형 반도체층을 포함한 경우, 상기 제2도전형 반도체층(150)은 N형 반도체층으로 구현할 수 있다. 또한 상기 제2도전형 반도체층(150) 위에 N형 반도체층 또는 P형 반도체층을 형성할 수도 있다. 이에 따라 발광 구조물은 N-P 접합 구조, P-N 접합 구조, N-P-N 접합 구조, P-N-P 접합 구조 중 어느 한 구조로 구현할 수 있다.
상기 반도체 발광소자(100)는 상기 마스크층(120) 내의 복수의 로드(132)를 통해 복수의 화합물 반도체층(130,140,150)을 성장시켜 줌으로써, 에피 성장에 따른 결함을 줄이고 광 추출 효과를 개선시켜 줄 수 있다.
도 6 내지 도 11은 제2실시 예를 나타낸 도면이다. 상기 제2실시 예를 설명함에 있어서, 제1실시 예와 동일한 부분에 대해서는 제1실시 예를 참조하며, 중복 설명은 생략하기로 한다.
도 6은 제2실시 예에 따른 반도체 발광소자이며, 도 7은 도 6의 A-A측 단면도이다.
도 6 및 도 7을 참조하면, 반도체 발광소자(101)는 기판(110), 에어 갭부(124), 복수의 로드(132)를 포함하는 제1반도체층(130), 활성층(140), 및 제2도전형 반도체층(150)을 포함한다.
상기 기판(110) 위에는 버퍼층(미도시)이 형성될 수 있으며, 이에 대해 한정 하지는 않는다. 상기 복수의 로드(132)는 상기 기판(110) 또는 버퍼층 위에 배치될 수 있다.
상기 복수의 로드(132) 사이에는 에어 갭부(124)가 형성된다. 상기 에어 갭부(124)는 상기 복수의 로드(132)가 배치된 영역 중에서 일부 또는 전 영역에 형성될 수 있다. 상기 에어 갭부(124)는 상기 제1반도체층(130)과 상기 기판(110) 사이의 적어도 외측 둘레 영역에 형성될 수 있다.
상기 에어 갭부(124)는 도 7에 도시된 바와 같이, 상기 복수의 로드(132)를 제외한 전 영역에 형성될 수 있으며, 이 경우 도 4의 마스크층 전체가 제거된 상태를 나타낸다. 상기 에어 갭부(124)가 상기 기판(110)의 상측 외측 둘레에 형성된 경우, 도 4의 마스크층의 외측 둘레가 제거된 상태를 나타낸다.
상기 제1반도체층(130)은 상기 마스크층(도 1의 120) 내에 복수의 로드(132)를 통해 형성됨으로써, 결정 결함은 개선될 수 있다.
또한 상기 제 1반도체층(130)의 굴절률은 2.12~2.44이며, 상기 에어 갭부(124)의 굴절률은 1이다. 이러한 굴절률 차이로 인해 상기 제1반도체층(130) 및 상기 에어 갭부(124)를 통해 진행하는 광의 임계각을 변화시켜 줄 수 있어 광 추출은 개선될 수 있다.
상기 제1반도체층(130)의 아래에 SiO2와 같은 마스크층(도 1의 120)이 존재하는 경우, SiO2의 굴절률은 1.544~1.553가 된다. 상기 로드(132)를 갖는 제1반도체층(130), 에어 갭부(124) 및 마스크층(도 1의 120)의 매질 차이에 의해 입사되는 광은 반사되거나, 광의 임계각이 변화될 수 있어, 광의 내부 전반사 비율은 줄어들 수 있으며 광 추출 효율은 개선될 수 있다.
도 8 내지 도 11은 제 2실시예의 제조과정을 나타낸 도면이다.
도 8을 참조하면, 기판(110) 위에 마스크층(120), 복수의 로드(132)를 갖는 제1반도체층(130), 상기 제1반도체층(130) 위에 활성층(140) 및 제2도전형 반도체층(150)이 순차적으로 형성된다. 이러한 과정은 제1실시 예를 참조하기로 한다.
상기 제1반도체층(124)은 상기 마스크층(120) 내에 복수의 로드(122)를 통해 성장됨으로써, 결정 결함은 개선될 수 있다.
도 9를 참조하면, 메사 에칭을 통해 칩(1 CHIP) 경계 영역을 따라 적어도 하나의 구멍(161)을 형성시켜 준다. 상기 구멍(161)은 칩 경계 둘레를 따라 상기 제2도전형 반도체층(150)부터 상기 마스크층(120)이 노출될 때까지 형성되며, 띠 형상 또는 복수의 구멍으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 구멍(161)을 통해 습식 에칭액을 주입함으로써, 상기 마스크층(120)의 일부 또는 전체를 제거할 수 있다. 상기 습식 에칭액은 HF 또는/및 NH4F 등을 이용하여 에칭할 수 있으며, 이러한 용액으로 한정하지는 않는다.
상기 마스크층(120)의 제거 방식은 칩 경계 영역을 메사에칭을 통해 노출시켜 제거하거나, 특정 반도체층의 성장 후 별도의 구멍을 형성하여 제거하거나, 최종 소자 제조 후 제거할 수 있으며, 상기 제거 과정은 실시 예의 기술적 범위 내에서 변경될 수 있다.
상기 마스크층(120)이 제거되면 도 10 및 도 11과 같이, 상기 마스크층 영역 은 에어 갭부(124)로 형성된다. 상기 에어 갭부(124)는 동공 영역으로서, 복수의 로드(132) 사이에 형성된다. 도 11은 도 10의 A-A 측 단면도이다.
여기서, 상기 에어 갭부(124)는 칩 경계 둘레를 따라 상기 마스크층(120)이 에칭됨으로써, 적어도 칩 둘레 영역(도 11의 G1)에서 에칭되거나, 상기 칩 둘레 영역을 통해 그 내측 방향으로 확장되는 형태로 형성될 수 있다.
상기 제 1반도체층(130)의 굴절률은 2.12~2.44이며, 상기 에어 갭부(124)의 굴절률은 1이다. 이러한 굴절률 차이로 인해 상기 제1반도체층(130) 및 상기 에어 갭부(124)는 진행하는 광(L3)의 임계각을 변화시켜 줄 수 있어 광 추출 효과가 개선될 수 있다. 상기 에어 갭부(124)는 상기 제1반도체층(130) 아래에 2차원 광자 결정 구조를 제공함으로써, 광 추출 효과를 개선시켜 줄 수 있다.
상기 제1반도체층(130)의 아래 일부에 SiO2와 같은 마스크층(도 8의 120)이 존재하는 경우, SiO2의 굴절률은 1.544~1.553가 된다. 이에 따라 상기 로드(132), 에어 갭부(124), 마스크층(도 8의 120) 등과 같은 매질들의 굴절률 차이에 의해 광을 반사시켜 주거나, 광의 임계각을 변화시켜 줌으로써, 광의 내부 전반사 비율을 줄이고 광 추출 효율을 높여줄 수 있다.
도 12는 제3실시 예에 따른 반도체 발광소자의 측 단면도이며, 도 13은 도 12의 B-B 측 단면도이다. 상기 제3실시 예를 설명함에 있어서, 상기 제1 및 제2실시 예와 동일한 부분에 대해서는 제1 및 제2실시 예를 참조하며, 중복 설명은 생략 하기로 한다.
도 12 및 도 13을 참조하면, 반도체 발광소자(102)는 기판(110) 위에 지그 재그로 배열된 복수의 로드(132A)와 에어 갭부(124A)를 포함한다. 상기 에어 갭부(124A)는 상기 제1반도체층(130)과 상기 기판(110) 사이에 2차원 광자 결정 구조로 형성됨으로써, 활성층(140)에서 방출된 일부 광(L4)이 상기 에어 갭부(124A)로 진행하게 되며, 상기 에어 갭부(124A)로 진행하는 광(L5)은 임계각이 변화되거나 반사되어, 전체적으로 광 추출 효과를 개선시켜 줄 수 있다.
도 14는 제4실시 예에 따른 반도체 발광소자의 측 단면도이다. 상기 제4실시 예를 설명함에 있어서, 상기 실시 예(들)과 동일한 부분에 대해서는 상기 실시 예를 참조하며, 중복 설명은 생략하기로 한다.
도 14를 참조하면, 반도체 발광소자(103)는 기판(110) 위에 복수의 로드(132B)와 에어 갭부(124B)를 포함한다. 상기 에어 갭부(124B)는 상기 제1반도체층(130)과 상기 기판(110) 사이에 2차원 광자 결정 구조로 형성될 수 있다. 이때 상기 복수의 로드(132B)는 하부 직경보다 상부 직경이 큰 형상 예컨대, 마름모꼴 형상, 원 뿔 또는 다각뿔 대 형상 등으로 형성될 수 있다. 상기 복수의 로드(132B)의 형상은 로드 구멍(도 3 참조)에 의해 달라질 수 있으며, 이에 대해 한정하지는 않는다.
상기 복수의 로드(132B) 사이에 배치된 에어 갭부(124B)는 상기 복수의 로드(132B)와의 접합 면이 경사지게 형성될 수 있으며, 광 추출 효율을 개선시켜 줄 수 있다.
상기 반도체 발광소자(103)는 활성층(140)에서 방출된 일부 광(L6)이 상기 에어 갭부(124B)으로 진행하게 되며, 상기 에어 갭부(124B)를 통과하는 광(L7)은 그 임계각이 변화되거나 반사되어, 전체적으로 광 추출 효과를 개선시켜 줄 수 있다.
도 15는 제5실시 예에 따른 반도체 발광소자의 측 단면도이다. 상기 제5실시 예를 설명함에 있어서, 상기 실시 예(들)과 동일한 부분에 대해서는 상기 실시 예를 참조하며, 중복 설명은 생략하기로 한다.
도 15를 참조하면, 반도체 발광소자(103)는 기판(110) 위에 복수의 로드(133) 및 제1요철패턴(134,135)를 갖는 제1반도체층(130A)을 포함한다. 상기 제1반도체층(130A)과 상기 제1기판(110) 사이의 공간에 배치된 상기 로드(133) 사이에는 에어 갭부(125)가 형성된다.
상기 제1반도체층(130A)의 하면에는 제1요철 패턴(134,135)이 형성되며, 상기 제1요철 패턴(134,135)은 상기 제2실시 예를 통해 상기 마스크층(도 9의 120)을 일부 또는 전체에 대해 에칭한 다음, 상기 마스크층이 에칭된 상기 에어 갭 공간을 통해 상기 제1반도체층(130A)의 하면을 에칭할 수 있다. 상기 제1반도체층(130A)의 하면은 N-polarity 결정면이 배치되므로, 습식 에칭에 의해 러프니스 형상의 제1요철 패턴(134,135)이 형성될 수 있다. 이 경우, 상기 제1반도체층(130A)의 로드(133)는 상기 제1반도체층(130A)의 하면 에칭에 의해 상기 마스크층(도 9의 120) 의 두께보다 더 두껍게 형성될 수 있다.
여기서, 상기 제1반도체층(130A)에서 에칭되지 않는 두께(T2)는 상기 제1반도체층(130A)의 동작 특성에 영향을 주지 않는 정도로 에칭될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1반도체층(130A)의 아래에는 제1요철 패턴(134,135), 복수의 로드(133), 에어 갭부(125)를 포함한 하이브리드 광자 결정 구조를 배치함으로써, 에피 성장에 따른 결함을 줄이고, 광 추출 효과를 개선시켜 줄 수 있다.
도 16은 제6실시 예에 따른 반도체 발광소자의 측 단면도이다. 상기 제6실시 예를 설명함에 있어서, 상기 실시 예(들)과 동일한 부분에 대해서는 상기 실시 예를 참조하며, 중복 설명은 생략하기로 한다.
도 16을 참조하면, 반도체 발광소자(104)는 기판(110A)의 상면에는 제2요철 패턴(112,113)이 형성되며, 상기 제1반도체층(130A) 하면에는 제1요철 패턴(134,135), 상기 에어 갭부(125) 및 복수의 로드(133)가 형성된다.
상기 기판(110A)의 상면에 형성된 제2요철 패턴(112,113)은 도 2의 마스크층의 성장 전에 습식 에칭 또는/및 건식 에칭 방식으로 러프니스 형상으로 형성될 수 있다.
상기 제2요철 패턴(112,113)의 형상은 삼각형 등과 같은 다각형 형상 또는 렌즈 형상 등이 메쉬 형태 또는 스트라이프 형태로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1반도체층(130A)의 하면에는 제1요철 패턴(134,135)이 형성되고, 상기 제1반도체층(130A)과 상기 기판(110A) 사이에는 복수의 로드(133) 및 에어 갭부(125)가 배치된다.
상기 제1요철 패턴(134,135)은 상기 제2실시 예를 통해 마스크층(도 9의 120)을 제거한 다음, 상기 마스크층이 에칭된 상기 제1반도체층(130A)의 하면을 에칭할 수 있다. 상기 제1반도체층(130A)의 하면은 N-polarity 결정면이 배치되므로, 습식 에칭에 의해 러프니스 형상의 제1요철 패턴(134,135)으로 에칭될 수 있다.
상기 마스크층의 제거 단계는 칩으로부터 분리 이전 단계인 웨이퍼 상태에서도 제거할 수 있어, 상기 단계로 한정하지는 않는다.
상기 제1반도체층(130A)의 아래에는 제1요철 패턴(134,135), 복수의 로드(133), 에어 갭부(125), 및 제2요철 패턴(112,113)을 포함한 하이브리드 광자 결정 구조를 배치함으로써, 에피 성장에 따른 결함을 줄이고, 상기 제1반도체층(130A) 아래 방향으로 진행하는 광의 임계각을 변화시켜 주거나, 반사시켜 주어, 광 추출 효과를 개선시켜 줄 수 있다.
여기서, 상기 제1반도체층(130A)의 하면의 제1요철 패턴(134,135)은 형성하지 않을 수 있다.
도 17은 제7실시 예에 따른 반도체 발광소자의 측 단면도이다. 상기 제7실시 예를 설명함에 있어서, 상기 실시 예(들)과 동일한 부분에 대해서는 상기 실시 예를 참조하며, 중복 설명은 생략하기로 한다.
도 17을 참조하면, 반도체 발광소자(105)는 기판(110) 위에 2족, 3족, 4족, 5족, 및 6족의 화합물 반도체(예: ZnO, GaN 등)를 포함하는 제3반도체층(115)이 형성될 수 있다. 상기 제3반도체층(115)는 상기 제1반도체층(130)의 복수의 로드(132) 및 상기 마스크층(120)의 아래에 형성될 수 있다. 상기 제3반도체층(115)은 패턴 형태 또는 층 형상으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
도 18은 도 6을 이용한 수평형 반도체 발광소자를 나타낸 측 단면도이다.
도 18을 참조하면, 반도체 발광소자(101A)는 제2도전형 반도체층(150) 위에 제2전극(163)을 형성하고, 상기 제1반도체층(130) 위에 제1전극(161)을 형성하게 된다. 여기서, 상기 제1반도체층(130) 또는 그 상층이 제1도전형 반도체층이며, 복수의 로드(132)는 언도프드 반도체층 또는 제1도전형 반도체층일 수 있다.
또한 상기 제1 내지 제6실시 예의 발광 소자에 대해 수평형 반도체 발광 소자로 구현할 수 있다. 또한 상기 제2도전형 반도체층(150) 위에는 상기 제2전극(163)을 형성 후 또는 전에 반사 전극층 또는 투명 전극층을 형성할 수 있으며, 이에 대해 한정하지는 않는다.
도 19는 도 6을 이용한 수직형 반도체 발광소자를 나타낸 측 단면도이다.
도 19를 참조하면, 반도체 발광소자(101B)는 제2도전형 반도체층(150) 위에 전극층(155) 및 상기 전극층(155) 위에 전도성 지지부재(156)를 형성하게 된다. 상기 전극층(155)은 Al, Ag, Pd, Rh, Pt, Ir 등을 선택적으로 포함하며, 상기 전도성 지지부재(156)는 구리(Cu-copper), 금(Au-gold), 니켈(Ni-nickel), 몰리브덴(Mo), 구리-텅스텐(Cu-W), 캐리어 웨이퍼(예: Si, Ge, GaAs, ZnO, SiC 등) 등을 선택적으로 포함할 수 있다.
그리고, 제1반도체층(130) 아래의 기판(도 6의 110)을 제거한 후, 상기 제1반도체층(130) 아래에 제1전극(161)을 형성시켜 준다. 상기 기판(도 6의 110)의 제거 방법은 LLO(Laser Lift Off) 방식으로 제거할 수 있으며, 상기 기판 제거 순서는 전도성 지지부재(156)의 형성 후, 상기 마스크층(도 8의 120)에 대한 습식 에칭을 진행하기 전 또는 후에 제거할 수 있다. 여기서, 상기 마스크층의 습식 에칭은 상기 제2도전형 반도체층(150)의 형성 후 또는/및 상기 전도성 지지부재(156)를 형성한 다음 상기 기판에 구멍을 형성한 다음 진행할 수 있다.
여기서, 상기 기판 제거시 상기 기판(도 6의 110)이 상기 제1반도체층(130)의 로드로부터 분리됨으로써, 상기 로드 사이의 가스가 에어(Air)를 통해 외부로 방출되므로, 열 팽창계수 차이에 의한 크랙 결함이 반도체층 내부로 전파되는 영역을 최소화하여 소자 수율 및 신뢰성을 개선시켜 줄 수 있다. 즉, 제1반도체층(130)의 로드(132)는 LLO 방식에 의한 반도체층 결정 구조의 손상을 줄여줄 수 있다.
상기 마스크층(도 8의 120)은 상기 기판(도 8의 110)을 제거한 다음, 습식 에칭을 통해 상기 마스크층의 일부 또는 전체를 제거할 수 있다. 이 경우, 상기 마스크층의 제거 방법은 도 9를 이용한 제1제거공정과 상기 기판 제거 후의 제2제거 공정을 선택적으로 이용할 수 있다.
상기 기판 제거시, 상기 제1반도체층(130)의 로드 사이즈가 상대적으로 좁은 직경일 때, 상기 제1반도체층(130)의 하부 로드에 대한 습식 에칭 속도가 상대적으로 빠르게 진행될 수 있으며, 안정적인 LLO 방식을 제공할 수 있다.
상기 기판(도 6의 110)이 제거된 상기 제 1질화물 반도체층(125)의 하면에 대해 ICP/RIE(Inductively coupled Plasma/Reactive Ion Etching) 방식으로 연마하는 공정을 수행할 수 있으며, 이에 대해 한정하지는 않는다. 이 경우 상기 로드(132)의 일부는 제거될 수 있다.
상기 제1전극(161)은 칩 분리 전 또는 칩 분리 후 형성할 수 있으며, 이에 대해 한정하지는 않는다. 상기 제1반도체층(130) 아래 표면은 로드가 제거되고, 단순한 평탄한 층 또는 요철 패턴을 갖는 전도성 반도체가 형성될 수 있다. 이러한 특징은 실시 예의 기술적 범위 내에서 변경될 수 있다.
상기 반도체 발광소자(101B)는 상기 메사 에칭 후 익스펜딩 및 브레이킹(expanding & breaking) 공정을 이용하여 칩 단위로 분리하게 된다. 실시 예는 반도체 발광소자 예컨대, LED를 그 예로 설명하였으나, 상기 기판 위에 형성될 수 있는 다른 반도체 소자에도 적용할 수 있으며, 이러한 기술적인 특징은 상기의 실시 예로 한정되지 않는다.
상기 제1전극(161)은 상기 복수의 로드(132) 및 상기 제1반도체층(130)에 직접 접촉될 수 있다. 이 경우 상기 복수의 로드(132)는 언도프드 반도체층 또는 제1도전형 반도체층일 수 있으며, 상기 제1반도체층(130)은 제1도전형 반도체층으로 구현될 수 있다. 상기 복수의 로드(132)는 상기 제1반도체층(130)의 아래에서 러프니스로 동작하게 되므로, 광 추출 효과를 개선시켜 줄 수 있다.
상기 제1 내지 제7실시 예의 발광 소자에 대해 수직형 반도체 발광 소자로 구현할 수 있다.
상기에서 개시된 각 실시 예의 특징은 각 실시 예로 한정되지 않고, 다른 실시 예에 선택적으로 적용될 수 있으며, 이는 실시 예의 기술적 범위 내에서 선택적인 조합을 통해 다른 변형과 응용이 가능하다.
상기의 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "directly"와 "indirectly"의 의미를 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 설명하며, 도면에서의 각 층의 두께는 일 예로 설명한다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1은 제1실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다.
도 2 내지 도 5는 도 1의 반도체 발광소자의 제조과정을 나타낸 도면이다.
도 6은 제2실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다.
도 7은 도 6의 A-A 측 단면도이다.
도 8 내지 도 11은 도 6의 반도체 발광소자 제조과정을 나타낸 도면이다.
도 12는 제3실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다.
도 13은 도 12의 B-B 측 단면도이다.
도 14는 제4실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다.
도 15는 제5실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다.
도 16은 제6실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다.
도 17은 제7실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다.
도 18은 도 6을 이용한 수평형 반도체 발광소자를 나타낸 측 단면도이다.
도 19는 도 6을 이용한 수직형 반도체 발광소자를 나타낸 측 단면도이다.

Claims (21)

  1. 아래에 복수의 로드가 형성된 제1반도체층;
    상기 제1반도체층의 로드 사이에 형성된 에어 갭부;
    상기 제1반도체층 위에 형성된 복수의 화합물 반도체층을 포함하는 반도체 발광소자.
  2. 제1항에 있어서, 상기 제1반도체층의 로드 아래에 2족 내지 6족 화합물 반도체를 포함하는 적어도 한 층의 제2반도체층을 포함하는 반도체 발광소자.
  3. 제1항에 있어서, 상기 제1반도체층의 로드 아래에 배치된 제3반도체층, 기판 및 제1전극 중 적어도 하나를 포함하는 반도체 발광소자.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제1반도체층은 3족-5족 화합물 반도체를 포함하는 언도프드 반도체층 및 제1도전형 반도체층 중 적어도 한 층을 포함하는 반도체 발광소자.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제1반도체층의 로드 사이의 영역 중에서 상기 에어 갭부가 형성되지 않는 영역에 형성된 마스크층을 포함하는 반도체 발광소자.
  6. 제5항에 있어서, 상기 에어 갭부는 상기 제1반도체층 아래의 외측 둘레에 형성되는 반도체 발광소자.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 로드는 기둥 형상 또는 뿔 형상을 포함하며, 복수개가 서로 일정한 간격 또는 불규칙한 간격으로 배열되는 반도체 발광소자.
  8. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제1반도체층의 아래 표면에 형성된 제1요철 패턴을 포함하는 반도체 발광소자.
  9. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 기판 상면에 형성된 제2요철 패턴을 포함하는 반도체 발광소자.
  10. 제1항에 있어서, 상기 복수의 화합물 반도체층은 활성층 및 상기 활성층 위에 형성된 제2도전형 반도체층을 포함하는 반도체 발광소자.
  11. 제10항에 있어서, 상기 제2도전형 반도체층 위에 형성된 제2전극, 반사전극층, 투명전극층, 및 N형 반도체층 중 적어도 하나를 포함하는 반도체 발광소자.
  12. 제8항에 있어서, 상기 제1반도체층 아래의 제1요철 패턴은 상기 에어 갭부의 영역에 형성되는 반도체 발광소자.
  13. 기판 위에 복수의 로드 구멍을 갖는 마스크층을 형성하는 단계;
    상기 마스크층 위에 복수의 3족-5족 화합물 반도체층을 형성하는 단계;
    상기 마스크층의 일부 영역을 노출시켜 주는 단계;
    상기 마스크층에 대해 습식 에칭하여 에어 갭부를 형성하는 단계를 포함하는 반도체 발광소자 제조방법.
  14. 제13항에 있어서, 상기 로드 구멍은 기둥 형상, 뿔 형상 및 뿔대 형상 중 적어도 하나를 포함하는 반도체 발광소자 제조방법.
  15. 제13항에 있어서, 상기 3족-5족 화합물 반도체층은 상기 마스크층 위에 상기 로드 구멍을 통해 복수의 로드가 형성된 제1반도체층; 상기 제1반도체층 위에 형성된 발광 구조물을 포함하는 반도체 발광소자 제조방법.
  16. 제15항에 있어서, 상기 제1반도체층은 언도프드 반도체 또는 제1도전형 도펀트가 도핑된 반도체를 포함하는 반도체 발광소자 제조방법.
  17. 제13항 또는 제15항에 있어서, 상기 에어 갭부는 상기 마스크층의 외측 영역 또는 전 영역이 에칭되어 형성되는 반도체 발광소자 제조방법.
  18. 제13항 또는 제15항에 있어서, 상기 화합물 반도체층의 아래 표면은 상기 에어 갭부의 영역을 통해 에칭되며 제2요철 패턴이 형성되는 단계를 포함하는 반도체 발광소자 제조방법.
  19. 제13항에 있어서, 상기 기판 위에 형성된 제2요철 패턴을 포함하는 반도체 발광소자 제조방법.
  20. 제13항에 있어서, 상기 기판 아래에 3족-5족 화합물 반도체를 포함하는 버퍼층을 형성하는 단계를 포함하며,
    상기 마스크층은 상기 버퍼층 위에 형성되는 반도체 발광소자 제조방법.
  21. 제15항에 있어서, 상기 발광 구조물 위에 전극층을 형성하는 단계; 상기 복수의 로드 아래의 상기 기판을 제거하는 단계; 상기 복수의 로드에 제1전극을 형성하는 단계를 포함하는 반도체 발광소자 제조방법.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101136064B1 (ko) * 2010-06-14 2012-04-18 전북대학교산학협력단 질화물 반도체 발광소자 및 그 제조방법
WO2012118250A1 (ko) * 2011-02-28 2012-09-07 (주)세미머티리얼즈 패턴화된 격자 완충층을 이용한 질화물계 발광소자 및 그 제조 방법
KR101354491B1 (ko) * 2012-01-26 2014-01-23 전북대학교산학협력단 고효율 발광다이오드 제조방법
KR20190115463A (ko) * 2017-02-28 2019-10-11 오사카 유니버시티 AlInN막 및 2차원 광결정 공진기와 이들의 제조 방법, 그리고 반도체 발광 소자

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101091504B1 (ko) * 2010-02-12 2011-12-08 엘지이노텍 주식회사 발광소자, 발광소자 패키지 및 발광소자 제조방법
KR20120034910A (ko) * 2010-10-04 2012-04-13 삼성엘이디 주식회사 반도체 발광소자 및 이의 제조방법
CN102544246A (zh) * 2010-12-20 2012-07-04 展晶科技(深圳)有限公司 发光二极管晶粒的制作方法
KR101235239B1 (ko) * 2011-05-20 2013-02-21 서울대학교산학협력단 반도체 박막 구조 및 그 형성 방법
CN102299243A (zh) * 2011-09-14 2011-12-28 青岛理工大学 一种薄膜倒装光子晶体led芯片及其制造方法
CN102683522B (zh) * 2012-06-04 2014-11-19 中国科学院半导体研究所 具有空气桥结构发光二极管的制作方法
CN102709410B (zh) * 2012-06-04 2014-08-27 中国科学院半导体研究所 纳米柱发光二极管的制作方法
CN102709411B (zh) * 2012-06-04 2014-08-20 中国科学院半导体研究所 基于湿法剥离垂直结构发光二极管的制作方法
GB201309601D0 (en) * 2013-05-29 2013-07-10 Lomox Ltd Organic light emitting diode structure
TWI493754B (zh) * 2013-07-18 2015-07-21 Univ Nat Cheng Kung Luminescent diodes with interfacial periodic structure
KR20150086689A (ko) * 2014-01-20 2015-07-29 삼성전자주식회사 반도체 발광소자
WO2017044637A1 (en) * 2015-09-08 2017-03-16 University Of Washington Low contrast silicon nitride-based metasurfaces
CN105789237A (zh) * 2016-04-25 2016-07-20 京东方科技集团股份有限公司 Led显示模组、显示装置及显示模组的制作方法
DE102022101575A1 (de) * 2022-01-24 2023-07-27 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zur herstellung einer vielzahl optoelektronischer halbleiterchips und optoelektronischer halbleiterchip

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW253999B (ko) * 1993-06-30 1995-08-11 Hitachi Cable
WO2005124879A1 (en) * 2004-06-18 2005-12-29 Showa Denko K.K. Group iii nitride semiconductor light emitting device
KR100682872B1 (ko) * 2004-12-08 2007-02-15 삼성전기주식회사 고효율 반도체 발광 소자 및 그 제조방법
KR100638666B1 (ko) * 2005-01-03 2006-10-30 삼성전기주식회사 질화물 반도체 발광소자
US8163575B2 (en) * 2005-06-17 2012-04-24 Philips Lumileds Lighting Company Llc Grown photonic crystals in semiconductor light emitting devices
JP4757586B2 (ja) 2005-09-21 2011-08-24 浜松ホトニクス株式会社 化合物半導体基板、化合物半導体デバイス及び化合物半導体基板の製造方法
JP4462249B2 (ja) * 2005-09-22 2010-05-12 ソニー株式会社 発光ダイオードの製造方法、集積型発光ダイオードの製造方法および窒化物系ｉｉｉ−ｖ族化合物半導体の成長方法
JP2007299991A (ja) * 2006-05-01 2007-11-15 Toshiba Corp 半導体装置及びその製造方法
KR100736623B1 (ko) * 2006-05-08 2007-07-09 엘지전자 주식회사 수직형 발광 소자 및 그 제조방법
KR20080093557A (ko) 2007-04-17 2008-10-22 엘지전자 주식회사 질화물계 발광 소자
TWI309481B (en) * 2006-07-28 2009-05-01 Epistar Corp A light emitting device having a patterned substrate and the method thereof
JP2008153634A (ja) * 2006-11-24 2008-07-03 Sony Corp 発光ダイオードの製造方法、発光ダイオード、光源セルユニット、発光ダイオードバックライト、発光ダイオード照明装置、発光ダイオードディスプレイおよび電子機器
JP4765916B2 (ja) * 2006-12-04 2011-09-07 サンケン電気株式会社 半導体発光素子
KR101316120B1 (ko) 2006-12-28 2013-10-11 서울바이오시스 주식회사 양극 알루미늄산화를 이용한 산란 중심을 구비하는 발광 소자 제조방법 및 그 발광 소자
US8053789B2 (en) * 2006-12-28 2011-11-08 Seoul Opto Device Co., Ltd. Light emitting device and fabrication method thereof
TWI370558B (en) * 2007-11-07 2012-08-11 Ind Tech Res Inst Light emitting diode and process for fabricating the same
US8460949B2 (en) * 2008-12-30 2013-06-11 Chang Hee Hong Light emitting device with air bars and method of manufacturing the same

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101136064B1 (ko) * 2010-06-14 2012-04-18 전북대학교산학협력단 질화물 반도체 발광소자 및 그 제조방법
WO2012118250A1 (ko) * 2011-02-28 2012-09-07 (주)세미머티리얼즈 패턴화된 격자 완충층을 이용한 질화물계 발광소자 및 그 제조 방법
KR101354491B1 (ko) * 2012-01-26 2014-01-23 전북대학교산학협력단 고효율 발광다이오드 제조방법
KR20190115463A (ko) * 2017-02-28 2019-10-11 오사카 유니버시티 AlInN막 및 2차원 광결정 공진기와 이들의 제조 방법, 그리고 반도체 발광 소자

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