KR101125397B1 - 반도체 발광소자 및 그 제조방법 - Google Patents

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실시 예는 반도체 발광소자 및 그 제조방법에 관한 것이다.
실시 예에 따른 반도체 발광소자는, 제1열팽창 계수를 갖는 기판; 상기 기판 위에 서로 이격된 제2열팽창 계수를 갖는 복수의 제1철 패턴; 및 상기 기판 및 상기 제1철 패턴의 위에 형성된 복수의 화합물 반도체층을 포함하며, 상기 화합물 반도체층은 상기 기판의 제1열 팽창계수와 상기 제2열 팽창 계수의 사이의 제3열 팽창 계수를 갖는 것을 특징으로 한다.
반도체, 발광소자, LED, 크랙

Description

반도체 발광소자 및 그 제조방법{Semiconductor light emitting device and fabrication method thereof}
실시 예는 반도체 발광소자 및 그 제조방법에 관한 것이다.
Ⅲ-Ⅴ족 질화물 반도체(group Ⅲ-Ⅴ nitride semiconductor)는 물리적, 화학적 특성으로 인해 발광 다이오드(LED) 또는 레이저 다이오드(LD) 등의 발광 소자의 핵심 소재로 각광을 받고 있다. Ⅲ-Ⅴ족 질화물 반도체는 통상 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 이루어져 있다.
발광 다이오드(Light Emitting Diode : LED)는 화합물 반도체의 특성을 이용하여 전기를 적외선 또는 빛으로 변환시켜서 신호를 주고 받거나, 광원으로 사용되는 반도체 소자의 일종이다.
이러한 질화물 반도체 재료를 이용한 LED 혹은 LD(Laser Diode)의 광을 얻기 위한 발광 소자에 많이 사용되고 있으며, 단말기의 키패드 발광부, 전광판, 조명 장치 등 제품의 광원으로 응용되고 있다.
실시 예는 서로 다른 재질의 열 팽창계수의 차이를 이용하여 질화물 반도체층을 크랙없이 형성할 수 있는 반도체 발광소자 및 그 제조방법을 제공한다.
실시 예는 질화물 반도체층 아래에 열 팽창 계수의 차이를 이용하여 기판으로부터 전달되는 스트레스를 서로 상쇄시켜 줄 수 있도록 한 반도체 발광소자 및 그 제조방법을 제공한다.
실시 예는 기판 위에 패턴 및 질화물 반도체층 위에 복수의 클러스터를 통한 에어 갭부를 형성시켜 주어, 활성층 아래의 반도체층에서의 크랙을 제거할 수 있도록 한 반도체 발광소자 및 그 제조방법을 제공한다.
실시 예에 따른 반도체 발광소자는, 제1열팽창 계수를 갖는 기판; 상기 기판 위에 서로 이격된 제2열팽창 계수를 갖는 복수의 제1철 패턴; 및 상기 기판 및 상기 제1철 패턴의 위에 형성된 복수의 화합물 반도체층을 포함하며, 상기 화합물 반도체층은 상기 기판의 제1열 팽창계수와 상기 제2열 팽창 계수의 사이의 제3열 팽창 계수를 갖는 것을 특징으로 한다.
실시 예에 따른 반도체 발광소자 제조방법은, 제1열 팽창 계수를 갖는 기판 위에 제2열 팽창 계수를 갖는 복수의 제1철 패턴을 형성하는 단계; 상기 기판 및 상기 제1철 패턴의 위에 복수의 3족-5족 원소의 화합물 반도체층을 형성하는 단계를 포함하며, 상기 화합물 반도체층의 형성시 상기 기판과 접촉되는 제1접촉 영역 과, 상기 제1철 패턴과 접촉되는 제2접촉 영역에서 서로 상반되는 응력이 작용하는 것을 특징으로 한다.
실시 예는 질화물 반도체층의 크랙을 개선시켜 줄 수 있다.
실시 예는 내부 양자 효율 및 외부 양자 효율을 개선시켜 줄 수 있다.
실시 예는 제1도전형 반도체층을 통해 공급되는 전류가 집중되는 것을 개선시켜 줄 수 있다.
실시 예는 반도체 발광소자의 전기적인 신뢰성을 개선시켜 줄 수 있다.
상기의 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "directly"와 "indirectly"의 의미를 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 설명하며, 도면에서의 각 층의 두께는 일 예로 설명한다.
이하, 첨부된 도면을 참조하여 설명하면 다음과 같다. 실시 예를 설명함에 있어서, 각 구성 요소의 크기는 일 예이며, 도면의 크기로 한정하지 않는다.
도 1은 제1실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이며, 도 2는 도 1의 부분 확대도이다.
도 1을 참조하면, 반도체 발광소자(100)는 제1기판(110), 서로 이격된 볼록한 제1철 패턴(115), 제1화합물 반도체층(120), 제1도전형 반도체층(130), 활성 층(140), 및 제2도전형 반도체층(150)을 포함한다.
상기 제1기판(110)은 3족-5족 화합물 반도체보다 열 팽창 계수가 작은 물질 예컨대, Si, AlN, ZnO 재질 중 어느 하나로 이루어질 수 있다. 상기 화합물 반도체는 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 어느 하나를 포함한다. 이하, 실시 예의 설명의 편의를 위해 상기 3족-5족 화합물 반도체는 GaN계 반도체를 일 예로 설명하기로 한다.
상기 제1기판(110) 위에는 복수의 제1철 패턴(115)이 형성된다. 상기 제1철 패턴(115)은 상기 3족-5족 화합물 반도체보다 열 팽창 계수가 큰 물질 예컨대, 사파이어(Al2O3) 재질로 이루어질 수 있다.
상기 실리콘의 열 팽창 계수는 2.4×10-6/K 정도이며, 상기 AlN의 열 팽창 계수는 4.5×10-6/K 정도이다. 상기 ZnO는 2.9×10-6/K 정도이며, 상기 사파이어(Al2O3)의 열 팽창 계수는 7×10-6/K 정도이고, GaN의 열 팽창 계수는 5.6×10-6/K 정도이며, 이러한 열 팽창 계수의 수치는 변경될 수 있다.
상기 GaN과 실리콘 재질의 열적 불일치(thermal mismatch)는 54%정도이고, 상기 GaN과 ZnO의 열적 불일치는 34% 정도이며, GaN과 사파이어(Al2O3)의 열적 불일치는 34% 정도이다. 즉, GaN을 기준으로 할 경우 실리콘 재질은 +54% 정도이고, 사파이어는 -34% 정도의 열적 차이가 발생된다.
상기 제1철 패턴(115)은 볼록하게 돌출된 형상이며, 미리 정해진 간격으로 이격된다. 상기 제1철 패턴(115)은 다면체 형상 또는 렌즈 형상의 철 패턴이 메쉬 형상 또는 스트라이프 형상 등으로 배열될 수 있다. 이러한 패턴 형상 및 간격은 실시 예의 기술적 범위 내에서 변경할 수 있다.
상기 제1철 패턴(115)의 철 패턴은 1nm ~ 100um의 두께 또는 직경을 갖는 크기로 형성될 수 있으며, 이러한 패턴 크기는 열 팽창 계수의 차이와 칩 사이즈에 따라 변경될 수 있다.
상기 제1기판(110) 위에는 제1화합물 반도체층(120)이 형성된다. 상기 제1화합물 반도체층(120)은 2족 내지 6족 원소의 반도체를 이용할 수 있으며, 예컨대, 언도프드 반도체층, 부도체 특성의 반도체층 또는 도전형 반도체층으로 구현될 수 있으며, 상기 반도체 재료는 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 적어도 하나를 포함할 수 있다. 상기 도전형 반도체층은 제1도전형 도펀트 또는 제2도전형 도펀트가 도핑된 반도체층을 포함할 수 있다.
여기서, 상기 제1화합물 반도체층(120)은 예컨대, GaN 반도체로서, 상기 제1기판(110) 보다는 열 팽창계수가 크고 상기 제1철 패턴(115)보다는 열 팽창 계수가 작게 된다. 즉, 상기 GaN 반도체는 상기 제1기판(110)과 상기 제1철 패턴(115) 사이의 열 팽창 계수를 갖고, 형성될 수 있다.
여기서, 도 2를 참조하면, 상기 제1화합물 반도체층(120)은 상기 제1철 패턴(115)과 접촉되는 제1접촉 영역(A1)과, 상기 제1기판(110)과 접촉되는 제2 접촉 영역(A2)에서 소정의 응력이 존재하게 된다.
상기 제1화합물 반도체층(120)의 제1접촉 영역(A1)은 상기 제1철 패턴(115)과의 열 팽창 계수의 차이에 의해 압축 응력으로 형성되고, 상기 제2접촉 영역(A2)은 상기 제1기판(110)과의 열 팽창계수 차이에 의해 신장 응력으로 형성된다. 이에 따라 상기 제1접촉 영역(A1)과 상기 제2접촉 영역(A2)에서 발생되는 응력은 서로 상반되는 크기의 응력 또는 서로 반대되는 응력으로서, 서로 상쇄될 수 있다. 즉, 서로 다른 응력이 발생되는 부분에서 하부에서 올라오는 크랙을 제거할 수 있다.
상기 압축 응력(Compressive stress)은 상기 반도체 재료가 압축력을 받았을 때 그 단면에 대해서 수평방향 (또는 수직 방향)으로 생기는 응력으로 표현할 수 있으며, 신장 응력(tensile stress)은 상기 반도체 재료가 신장력을 받았을 때 그 단면에 대해서 수평 방향(또는 수직 방향)으로 생기는 응력으로 표현할 수 있다.
상기 제1접촉 영역(A1)에서의 압축 응력과 상기 제2접촉 영역(A2)에서의 신장 응력은 서로 상쇄되므로, 열 팽창 계수의 차이에 의한 휨 현상을 제거할 수 있으며, 전위 결함을 억제할 수 있고, 크랙을 현저하게 감소시켜 줄 수 있다.
상기 제1화합물 반도체층(120)은 상기 제1접촉영역(A1)과 상기 제2접촉영역(A2)의 응력이 서로 상쇄되어, 크랙 프리(crack free)한 질화물 반도체 박막을 제공할 수 있다.
상기 제1화합물 반도체층(120)은 그 하부(125)와 동일한 반도체 재료 또는 다른 반도체 재료로 형성될 수 있다. 상기 제1화합물 반도체층(120)의 하부(125)는 상기 제1철 패턴(115) 사이의 영역(A2)으로서, 신장 응력이 발생된다.
상기 제1화합물 반도체층(120) 위에는 제1도전형 반도체층(130)이 형성되며, 상기 제1도전형 반도체층(130)은 상기 제1화합물 반도체층(120)이 제1도전형인 경우, 형성하지 않을 수 있다.
상기 제1도전형 반도체층(130)은 제1도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체로 구현되며, 상기 제1도전형 반도체층(130)이 N형 반도체층인 경우, 상기 제1도전형 도펀트는 N형 도펀트로서, Si, Ge, Sn , Se, Te를 포함한다.
상기 제1도전형 반도체층(130) 위에는 활성층(140)이 형성된다. 상기 활성층(140)은 단일 양자 우물 또는 다중 양자 우물(MQW) 구조로 형성될 수 있으며, InGaN/GaN, GaN/AlGaN, 또는 InGaN/InGaN 등으로 형성될 수 있다.
상기 활성층(140)의 위 또는/및 아래에는 도전형 클래드층(미도시)이 형성될 수 있다. 상기 도전형 클래드층은 AlGaN계 반도체로 형성될 수 있다.
상기 활성층(140) 위에는 제2도전형 반도체층(150)이 형성된다. 상기 제2도전형 반도체층(150)은 제2도전형 도펀트가 도핑된 반도체 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 등과 같은 화합물 반도체 중 어느 하나로 이루어질 수 있다. 상기 제2도전형 반도체층(150)이 P형 반도체층인 경우, 상기 제2도전형 도펀트는 P형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
상기 제1도전형 반도체층(130) 및 그 위의 반도체층(140,150)은 상기 제1기판(110)과 그 위의 제1철 패턴(115)에 의해 상기 제1화합물 반도체층(125) 상에 크랙없는(crack free) 박막으로 형성될 수 있다. 이러한 크랙없는 박막은 전류의 집중을 방지할 수 있어, ESD로부터 활성층(140)을 보호할 수 있고, 내부 양자 효율 및 외부 양자 효율을 개선시켜 줄 수 있다.
상기 제2도전형 반도체층(150) 위에는 투명전극층(미도시), 반사전극층 및 제2전극 중 적어도 하나가 형성될 수 있다. 상기 투명 전극층은 ITO, ZnO, IrOx, RuOx, NiO의 물질 중에서 선택되어 형성될 수 있다. 또한 상기 제1화합물 반도체층(120) 또는 제1도전형 반도체층(130)은 P형 반도체층, 상기 제2도전형 반도체층(150)은 N형 반도체층으로 구현할 수 있다. 또한 상기 제2도전형 반도체층(150) 위에 N형 반도체층 또는 P형 반도체층을 형성할 수도 있다. 이에 따라 발광 구조물은 N-P 접합 구조, P-N 접합 구조, N-P-N 접합 구조, P-N-P 접합 구조 중 어느 한 구조로 구현할 수 있다.
도 3 내지 도 5는 도 1의 반도체 발광소자 제조과정을 나타낸 도면이다.
도 3을 참조하면, 제1기판(110)은 성장 장비에 로딩된 후, 그 위에 제1철 패턴(115)이 형성된다.
상기 성장 장비는 전자빔 증착기, PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 이중형의 열증착기(dual-type thermal evaporator) 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition) 등에 의해 형성할 수 있으며, 이러한 장비로 한정하지는 않는다.
상기 제1기판(110)은 3족-5족 화합물 반도체보다 열 팽창 계수가 작은 물질 예컨대, Si, AlN, 및 ZnO 재질 중 어느 하나로 이루어질 수 있다. 여기서, 상기 ZnO는 Si보다는 3족-5족 화합물 반도체의 성장 측면에 유리한 특징이 있다.
상기 제1기판(110) 위에는 복수의 제1철 패턴(115)이 형성된다. 상기 제1철 패턴(115)은 상기 3족-5족 화합물 반도체보다 열 팽창 계수가 큰 물질 예컨대, 사파이어 재질로 이루어질 수 있다.
상기 실리콘의 열 팽창 계수는 2.4×10-6/K 정도이며, 상기 AlN의 열 팽창 계수는 4.5×10-6/K 정도이다. 상기 ZnO는 2.9×10-6/K 정도이며, 상기 사파이어의 열 팽창 계수는 7×10-6/K 정도이고, GaN의 열 팽창 계수는 5.6×10-6/K 정도이며, 이러한 열 팽창 계수의 수치는 변경될 수 있다.
상기 제1철 패턴(115)이 사파이어 재질인 경우, 그 형성 과정을 보면, 알루미늄(Al)과 산소 가스를 공급하고 저압의 조건에서 사파이어 층으로 증착하고, 상기 사파이어 층을 소정의 마스크 패턴을 이용하여 원하는 패턴으로 돌출된 제1철 패턴(115)으로 형성할 수 있다. 여기서, 상기 사파이어 층의 증착 장비는 자동 증착장비(Automic layer deposition)나 스퍼터링을 이용하여 형성할 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1철 패턴(115)의 크기는 1nm ~ 100um 정도의 두께 또는 직경으로 형성할 수 있으며, 이러한 크기는 칩의 크기 및 열 팽창 계수의 차이에 따라 변경될 수 있다.
상기 제1철 패턴(115) 간의 간격(D1)은 미리 설정된 간격으로서, 동일한 간격 또는 서로 다른 간격으로 형성할 수 있다. 상기 제1철 패턴(115)는 다면체 형상 또는 렌즈 형상의 철 패턴이 메쉬 형상 또는 스트라이프 형상 등으로 배열될 수 있 다. 이러한 패턴 형상 및 간격은 상기 마스크 패턴에 의해 다양한 형상 및 소정의 간격으로 형성할 수 있다.
도 4를 참조하면, 상기 제1기판(110) 위에는 제1화합물 반도체층(120)이 형성된다. 상기 제1화합물 반도체층(120)은 3족-5족 원소의 화합물 반도체를 이용한 반도체층 예컨대, 언도프드 반도체층, 부도체 특성의 반도체층 또는 도전형 반도체층으로 구현될 수 있으며, 상기 반도체 재료는 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 어느 하나를 포함한다. 상기 도전형 반도체층은 제1도전형 도펀트 또는 제2도전형 도펀트가 도핑된 반도체층을 포함할 수 있다.
상기 제1화합물 반도체층(120)은 GaN인 경우, 예를 들면, Ga를 위한 소스 가스에는 트리메틸갈륨(TMGa) 또는 트리에틸갈륨(TEGa) 등의 3족 가스를 사용하며, N을 위한 소스 가스에는 암모니아(NH3), 모노메틸히드라진(MMHy) 또는 디메틸히드라진(DMHy) 등의 5족 가스를 사용할 수 있으며, 이에 대해 한정하지는 않는다. 상기 제1화합물 반도체층(120)은 성장 온도, 5족 가스와 3족 가스의 비율, 성장 압력과 같은 성장 조건을 조절하여 성장시켜 줄 수 있다.
여기서, 상기 제1화합물 반도체층(120)은 예컨대, GaN 반도체로서 상기 제1기판(110) 또는 상기 제1철 패턴(115)과의 격자 상수 차이 및 열 팽창 차이가 존재하게 된다.
상기 제1화합물 반도체층(120)은 상기 제1기판(110)의 열 팽창 계수보다는 크고, 상기 제1철 패턴(115)의 열 팽창 계수보다는 작은 반도체 재료로서, 상기 제 1기판(110)과 접촉되는 영역(A2)은 신장 응력이 발생되고, 상기 제1철 패턴(115)과 접촉되는 영역(A1)은 압축 응력이 발생된다.
상기 GaN과 실리콘 재질의 열적 불일치(thermal mismatch)는 54%정도이고, 상기 GaN과 ZnO의 열적 불일치는 34% 정도이며, 상기 GaN과 사파이어의 열적 불일치는 34% 정도이다. 즉, GaN을 기준으로 할 경우 실리콘 재질은 +54% 정도이고, ZnO는 +34% 정도이며, 사파이어는 -34% 정도의 열적인 차이가 발생된다.
이때, 상기 제1화합물 반도체층(120)은 상기 제1철 패턴(115)이 접촉되는 제1접촉 영역(A1)에서 상기 제1철 패턴(115)과의 열 팽창 계수의 차이에 의해 압축 응력으로 성장되고, 상기 제1기판(110)과 접촉되는 제2접촉 영역(A2)에서 상기 제1기판(110)과의 열 팽창 계수의 차이에 의해 신장 응력으로 성장될 수 있다. 이 경우, 상기 제1화합물 반도체층(120)은 제1접촉 영역(A1)과 상기 제2접촉 영역(A2)에서 발생되는 두 응력이 서로 상쇄되므로, 열 팽창 계수의 차이에 의한 실리콘 웨이퍼(110)의 휨 현상을 제거할 수 있으며, 전위 결함을 억제할 수 있고, 크랙을 현저하게 감소시켜 줄 수 있다.
상기 제1화합물 반도체층(120)은 상기 제1기판(110)과 그 위의 제1철 패턴(115)에 의해 상기 제1접촉영역(A1)과 상기 제2접촉영역(A2)의 응력이 서로 상쇄됨으로써, 크랙 프리(crack free)한 질화물 반도체 박막으로 성장될 수 있다.
상기 제1화합물 반도체층(120)은 그 하부(125)와 동일한 반도체 재료 또는 다른 반도체 재료로 형성될 수 있다. 상기 제1화합물 반도체층(120)의 하부(125)는 상기 제1철 패턴(115) 사이의 제2접촉영역(A2)일 수 있으며, 이에 대해 한정하지는 않는다.
도 5를 참조하면, 상기 제1화합물 반도체층(120) 위에는 상기 제1도전형 반도체층(130)이 형성되고, 상기 제1도전형 반도체층(130) 위에는 활성층(140)이 형성되며, 상기 활성층(140) 위에는 제2도전형 반도체층(150)이 형성된다.
상기 제1도전형 반도체층(130)은 제1도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나를 포함할 수 있다. 상기 제1도전형 반도체층(130)이 N형 반도체층인 경우, N형 도펀트가 첨가될 수 있다.
상기 활성층(140)은 3족-5족 원소의 화합물 반도체를 이용하여 단일 양자 우물 또는 다중 양자 우물(MQW) 구조로 형성되며, InGaN/GaN 또는 AlGaN/GaN 등으로 형성될 수 있다.
상기 활성층(140)의 위 또는/및 아래에는 도전형 클래드층(미도시)이 형성될 수 있다. 상기 도전형 클래드층은 AlGaN계 반도체로 형성될 수 있다.
상기 제2도전형 반도체층(150)은 제2도전형 도펀트가 도핑된 반도체 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 등과 같은 화합물 반도체 중 어느 하나로 이루어질 수 있다. 상기 제2도전형 반도체층(150)이 P형 반도체층인 경우, 상기 제2도전형 도펀트는 P형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
상기 제2도전형 반도체층(150) 위에는 투명전극층(미도시), 반사전극층 및 제2전극 중 적어도 하나가 형성될 수 있다. 상기 투명 전극층은 ITO, ZnO, IrOx, RuOx, NiO의 물질 중에서 선택되어 형성될 수 있다. 또한 상기 제1도전형 반도체층은 P형 반도체층, 상기 제2도전형 반도체층(150)은 N형 반도체층으로 구현할 수 있다. 또한 상기 제2도전형 반도체층(150) 위에 N형 반도체층 또는 P형 반도체층을 형성할 수도 있다. 이에 따라 발광 구조물은 N-P 접합 구조, P-N 접합 구조, N-P-N 접합 구조, P-N-P 접합 구조 중 어느 한 구조로 구현할 수 있다.
도 6은 제2실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다. 상기 제2실시 예를 설명함에 있어서, 상기 제1실시 예와 동일한 부분에 대해서는 제1실시 예를 참조하며, 중복 설명은 생략하기로 한다.
도 6을 참조하면, 반도체 발광소자(101)는 제2기판(110A), 제2철 패턴(115A), 제1화합물 반도체층(120), 제1도전형 반도체층(130), 활성층(140), 및 제2도전형 반도체층(150)을 포함한다.
상기 제2기판(110A)은 3족-5족 화합물 반도체 예컨대, GaN 보다는 열 팽창 계수가 큰 물질로서, 사파이어 기판으로 사용할 수 있다.
상기 제2기판(110A) 위에는 복수의 철 형상을 갖고 미리 정해진 간격으로 이격된 제2철 패턴(115A)이 형성되며, 상기 제2기판(110A) 및 상기 제2철 패턴(115A) 위에는 제1화합물 반도체층(120)이 형성된다.
상기 제2철 패턴(115A)은 3족-5족 화합물 반도체 예컨대, GaN 보다는 열 팽창 계수가 작은 물질로서, AlN, ZnO, 및 Si 재질 중 적어도 하나로 형성될 수 있다.
상기 제2기판(110A) 위의 제1화합물 반도체층(120) 및 상기 제2철 패 턴(115A)은 상기 제2기판(110A)에 대해 압축 응력이 작용하게 된다.
상기 제1화합물 반도체층(120)은 상기 제2철 패턴(115A)이 접촉되는 제3접촉 영역(A3)에서 상기 제2철 패턴(115A)과의 열 팽창 계수의 차이에 의해 신장 응력으로 성장되고, 상기 제2기판(110A)과 접촉되는 제4접촉 영역(A4)에서 상기 제2기판(110A)과의 열 팽창 계수의 차이에 의해 압축 응력으로 성장될 수 있다. 이 경우, 상기 제1화합물 반도체층(120)은 제3접촉 영역(A3)과 상기 제4접촉 영역(A4)에서 발생되는 응력이 서로 상쇄되므로, 열 팽창 계수의 차이에 의한 사파이어 웨이퍼(110A)의 휨 현상을 제거할 수 있으며, 전위 결함을 억제할 수 있고, 크랙을 현저하게 감소시켜 줄 수 있다.
상기 제1화합물 반도체층(120)은 상기 제2기판(110A)과 그 위의 제2철 패턴(115A)에 의해 상기 제3접촉영역(A3)과 상기 제4접촉영역(A4)의 응력이 서로 상쇄됨으로써, 크랙 프리(crack free)한 질화물 반도체 박막으로 성장될 수 있다.
상기 제1화합물 반도체층(120)은 그 하부(125A)와 동일한 반도체 재료 또는 다른 반도체 재료로 형성될 수 있다. 상기 제1화합물 반도체층(120)의 하부(125A)는 상기 제2철 패턴(115A) 사이의 제4접촉영역(A4)일 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1화합물 반도체층(120) 위에 형성된 제1도전형 반도체층(130), 활성층(140), 및 제2도전형 반도체층(150)은 제1실시 예를 참조하기로 한다.
도 7은 제3실시 예에 따른 반도체 발광소자의 측 단면도이다. 상기 제3실시 예를 설명함에 있어서, 상기 실시 예와 동일한 부분에 대해서는 상기에 기술된 실시 예를 참조하고, 중복 설명은 생략하기로 한다.
도 7을 참조하면, 반도체 발광 소자(101A)는 제1기판(110), 제1철 패턴(116), 제1화합물 반도체층(121), 제2철 패턴(117), 제2화합물 반도체층(122), 제1도전형 반도체층(130), 활성층(140), 제2도전형 반도체층(150)을 포함한다.
상기 제1기판(110)은 3족-5족 화합물 반도체 예컨대, GaN 보다는 열 팽창 계수가 작은 물질로서, AlN, ZnO, 및 Si 재질 중 적어도 하나로 형성될 수 있다.
상기 제1기판(110) 위에는 제1철 패턴(116) 및 제1화합물 반도체층(121)이 형성되고, 상기 제1화합물 반도체층(121) 위에는 제2철 패턴(117) 및 제2화합물 반도체층(122)이 형성된다.
상기 제1철 패턴(116) 및 상기 제2패턴(117)의 간격 및 형상은 제1실시 예의 철 패턴을 참조하기로 한다. 상기 제1철 패턴(116) 및 상기 제2철 패턴(117)은 수직한 축을 기준으로 공간적으로 서로 엇갈리게 배치될 수 있고, 수직한 축을 기준으로 동일 위치에 배치될 수 있다.
상기 제1철 패턴(116)은 사파이어 패턴으로 구현될 수 있으며, 상기 제1기판(110)과 상기 사파이어 패턴은 제1화합물 반도체층(121) 내에서 신장 응력과 압축 응력이 발생되어 서로 상쇄되어, 크랙 없는 반도체 박막을 제공할 수 있다.
상기 제1화합물 반도체층(121)은 3족-5족 원소의 화합물 반도체 재료를 이용하여 언도프드 반도체층 또는 도전형 반도체층으로 구현될 수 있다. 상기 도전형 반도체층은 제1도전형 도펀트 또는 제2도전형 도펀트를 포함할 수 있다. 상기 제1 화합물 반도체층(121)은 제1도전형 도펀트와 제2도전형 도펀트의 첨가에 의해 부도체 특성을 갖는 반도체로 형성할 수 있다.
또한 상기 제2철 패턴(117)은 상기 제1화합물 반도체층(121) 위에 사파이어, AlN, ZnO, Si 물질 중 어느 하나로 구현될 수 있다. 상기 제 2화합물 반도체층(122)의 성장은 상기 제1화합물 반도체층(121) 상에 성장시키고, 상기 제2철 패턴(117) 상에는 수평 성장이 촉진되는 조건으로 성장하게 된다. 즉, 상기 제2화합물 반도체층(122)은 ELOG(Epitaxial Lateral Over Growth)의 조건을 선택적으로 적용하여 상기 제2철 패턴(117)에 의한 결함 발생을 제거할 수 있다.
상기 제2화합물 반도체층(122)은 3족-5족 원소의 화합물 반도체 재료를 이용하여 언도프드 반도체층 또는 제1도전형 반도체층으로 구현될 수 있다.
상기 제2화합물 반도체층(122)이 제1도전형인 경우, 상기 제1도전형 반도체층(130)은 형성하지 않을 수 있으며, 이러한 실시 예의 기술적 특징은 변경될 수 있다.
한편, 상기 반도체 발광소자(101A)의 변형 예로서, 기판(110)은 제2기판, 상기 제1철 패턴(116)은 Si, ZnO, AlN 중 어느 하나이고, 상기 제2철 패턴(117)은 사파이어, Si, ZnO, 또는 AlN으로 변경하여 적용할 수 있으며, 이는 성장용 기판의 종류에 따라 상기 복수의 철 패턴의 종류를 다르게 할 수 있는 것으로, 실시 예의 기술적 범위 내에서 선택적으로 적용할 수 있다.
도 8은 제4실시 예에 따른 반도체 발광소자의 측 단면도이다. 상기 제4실시 예를 설명함에 있어서, 상기 실시 예와 동일한 부분에 대해서는 상기에 기술된 실시 예를 참조하고, 중복 설명은 생략하기로 한다.
도 8을 참조하면, 반도체 발광소자(101B)는 성장용 기판(110B), 제1화합물 반도체층(123), 볼록한 복수의 제3철 패턴(118), 볼록한 복수의 제4철 패턴(119), 제2화합물 반도체층(124), 제1도전형 반도체층(130), 활성층(140) 및 제2도전형 반도체층(150)을 포함한다.
상기 성장용 기판(110B)은 사파이어(Al2O3),SiC, Si, GaAs, GaN, ZnO, Si, GaP, InP, Ge 중 적어도 하나를 이용할 수 있다. 상기 성장용 기판(110B)은 상기 화합물 반도체와 열 팽창 계수가 동일할 수 있으며, 실시 예의 설명의 편의를 위해 GaN 기판일 수 있다.
상기 성장용 기판(110B) 위에는 볼록하게 돌출된 복수의 제3철 패턴(118)이 일정 간격으로 어레이되며, 상기 제3철 패턴(118)의 사이에는 상기 제1화합물 반도체층(123)이 형성된다. 이 경우, 마스크 패턴을 이용하여 제3철 패턴(118)을 형성한 후, 상기 제1화합물 반도체층(123)을 형성하거나, 상기 제1화합물 반도체층(123)을 성장하고 에칭한 후 상기 제3철 패턴(118)을 형성할 수 있다. 이러한 성장 순서는 실시 예의 기술적 범위 내에서 변경될 수 있다.
상기 제3철 패턴(118)은 사파이어, Si, ZnO, AlN 중 어느 하나로서, 3족-5족 화합물 반도체 예컨대, GaN 보다는 열 팽창 계수가 크거나 작은 물질로 구현될 수 있다.
상기 제1화합물 반도체층(123)의 두께는 상기 제3철 패턴(118)의 두께와 동 일한 두께 이하로 형성되거나, 제3철 패턴(118)의 일부가 노출되는 두께로 형성될 수 있다.
상기 제1화합물 반도체층(123)은 3족-5족 원소의 화합물 반도체를 이용한 언도프드 반도체층, 제1도전형 및 제2도전형 반도체층 중 어느 하나로 형성될 수 있다. 또는 상기 제1화합물 반도체층(123)은 ZnO와 같은 2족 내지 6족 원소의 반도체로 형성될 수 있다.
상기 제1화합물 반도체층(123) 위에는 볼록하게 돌출된 복수의 제4철 패턴(119)이 일정 간격으로 어레이되며, 상기 제4철 패턴(119)은 Si, ZnO, AlN 중 어느 한 재질로 구현될 수 있다.
상기 제3철 패턴(118)과 상기 제4철 패턴(119)의 형상은 원형, 다각형, 또는 스트라이프 형상으로 형성될 수 있으며, 그 간격은 일정한 간격으로 이격된다. 상기 제3철 패턴(118)과 상기 제4철 패턴(119)은 서로 엇갈리게 배치되어, 그 배치 간격은 일정한 간격으로 이격될 수 있다.
상기 제1화합물 반도체층(123), 제3철 패턴(118) 및 상기 제4철 패턴(119)의 위에는 제2화합물 반도체층(124)이 형성될 수 있다. 상기 제2화합물 반도체층(124)은 3족-5족 원소의 화합물 반도체를 이용하여 언도프드 반도체층, 제1도전형 또는 제2도전형 반도체층 중 적어도 하나로 형성될 수 있다.
상기 제2화합물 반도체층(124)은 상기 제3철 패턴(118)과의 접촉 영역에서 상기 제3철 패턴(118)의 물질과 열 팽창 계수의 차이에 의해 압축 응력이 형성되도록 하고, 상기 제4철 패턴(119)의 물질과의 열 팽창 계수의 차이에 의해 신장 응력 이 형성되도록 할 수 있다. 이에 따라 상기 제2화합물 반도체층(124)은 상기 제3철 패턴(118)과 상기 제4철 패턴(119) 사이의 접촉 영역에서 압축 응력과 신장 응력이 서로 상반되는 크기 또는 서로 반대 방향의 응력으로 작용하여, 서로 상쇄될 수 있다.
상기 제2화합물 반도체층(124)은 인접한 성장 영역에서 하나 이상의 신장 응력과 하나 이상의 압축 응력을 이용하여 형성됨으로써, 크랙 프리(crack free)한 질화물 반도체 박막으로 형성될 수 있다.
한편, 상기 제3철 패턴(118)이 Si, ZnO, AlN 중 어느 한 재질이면, 상기 제4철 패턴(119)은 사파이어 재질일 수 있으며, 상기 성장 기판이 사파이어 기판이고 상기 제3철 패턴(118)이 실리콘 재질이거나, 상기 성장 기판이 실리콘 재질이고 상기 제3철 패턴(118)이 사파이어 재질일 수 있으며, 이는 실시 예의 기술적 범위 내에서 화합물 반도체과 선택된 사파이어, Si, ZnO, AlN 재질 중 어느 한 물질과의 접촉 영역을 통해 크랙 없는 박막으로 제조할 수 있다.
실시 예는 복수의 화합물 반도체층(123,124)의 계면에 서로 다른 열 팽창 계수를 갖는 제3철 패턴(118)과 제4철 패턴(119)을 서로 엇갈리게 배치함으로써, 그 위에 성장되는 반도체층에 전달되는 스트레스를 줄여줄 수 있다. 여기서 상기 제3철 패턴(118)이 성장용 기판이 아닌 2족 내지 6족 원소의 화합물 반도체층 위에 배치될 수 있으며, 이에 대해 한정하지는 않는다.
도 9는 제5실시 예에 따른 반도체 발광소자의 측 단면도이다. 상기 제5실시 예를 설명함에 있어서, 상기 실시 예와 동일한 부분에 대해서는 상기에 기술된 실시 예를 참조하고, 중복 설명은 생략하기로 한다.
도 9를 참조하면, 반도체 발광소자(100A)는 요철 패턴(111,112)를 갖는 성장용 기판(110C), 제5철 패턴(115B), 제1화합물 반도체층(120), 제1도전형 반도체층(130), 활성층(140) 및 제2도전형 반도체층(150)을 포함한다.
상기 성장용 기판(110B)은 실리콘 기판일 수 있다. 상기 성장용 기판(110C) 위에는 요철 패턴(111,112)이 형성되며, 상기 요 패턴(111)에는 제5철 패턴(115B)이 임베디드 형태로 형성될 수 있다. 즉, 상기 제5철 패턴(115B)의 상면은 상기 성장용 기판(110C)의 표면과 동일 평면상에 배치될 수 있다.
상기 성장용 기판(110C)의 철 패턴(112)은 렌즈 형상 또는 다각형 형상이 스트라이프 형태 또는 메쉬 형태로 형성될 수 있다.
상기 제5철 패턴(115B)은 상기 제1화합물 반도체층(120)과의 열 팽창 계수의 차이가 상기 성장용 기판(110C)에 비해 작거나, 클 수 있다. 예컨대, 상기 성장용 기판(110C)이 실리콘 기판인 경우, 상기 제5철 패턴(115B)은 사파이어 재질이고, 상기 성장용 기판(110C)이 사파이어 기판인 경우 상기 제5철 패턴(115B)은 실리콘 재질로 형성될 수 있다.
상기 성장용 기판(110C) 위에는 제1화합물 반도체층(120)이 형성된다. 상기 제1화합물 반도체층(120)은 상기 제5철 패턴(115B)의 접촉 영역(A6)에서 상기 제5철 패턴(115B)의 물질 종류에 따라 압축 응력 또는 신장 응력이 발생되고, 상기 성장용 기판(110C)과의 접촉 영역(A5)에서 상기 응력에 반대되는 응력이 발생될 수 있다. 이에 따라 상기 제1화합물 반도체층(120)은 상기 성장용 기판(110C)과 그 위의 제5철 패턴(115B)에 의해 동일 수평 방향에서 서로 상쇄되는 응력이 발생될 수 있어, 크랙 없는 반도체 박막을 제공할 수 있다.
도 10은 제6실시 예에 따른 반도체 발광소자의 측 단면도이다. 상기 제6실시 예를 설명함에 있어서, 상기 실시 예와 동일한 부분에 대해서는 상기에 기술된 실시 예를 참조하고, 중복 설명은 생략하기로 한다.
도 10을 참조하면, 반도체 발광소자(102)는 실리콘 기판(110), 사파이어 패턴(115), 제1화합물 반도체층(120), 복수의 클러스터(131), 제2화합물 반도체층(133), 에어 갭부(135), 제1도전형 반도체층(130), 활성층(140) 및 제2도전형 반도체층(150)을 포함한다.
상기 실리콘 기판(110) 위에는 사파이어 패턴(115) 및 제1화합물 반도체층(120)이 형성된다. 상기 제1화합물 반도체층(120)은 상기 실리콘 기판(110) 및 상기 사파이어 패턴(115)에 의해 신장 응력 및 압축 응력이 작용되어, 결함 및 크랙이 개선될 수 있다. 상기 기판 및 사파이어 패턴은 서로 바뀔 수 있으며, 이러한 기술적 특징은 상기의 실시 예에 의해 변경될 수 있다.
상기 제1화합물 반도체층(120)은 3족-5족 원소의 화합물 반도체를 이용한 언도프드 반도체층, 부도체층 또는 도전형 반도체층으로 형성될 수 있다.
상기 제1화합물 반도체층(120) 복수의 클러스터(131)가 형성된다. 상기 클러스터(131)는 불규칙한 간격으로 랜덤한 형상 및 랜덤한 크기로 형성될 수 있다. 상기 랜덤한 형상에는 다면체 형상을 포함할 수 있다. 상기 클러스터(131)는 MgN 씨드(seed) 또는 Mg 클러스터로 구현될 수 있다. 상기 클러스터(131)는 수 Å ~ 수 백 nm 사이즈로 형성될 수 있다.
상기 클러스터(131) 사이의 상기 제1화합물 반도체층(120) 위에는 제2화합물 반도체층(133)이 형성된다. 상기 제2화합물 반도체층(133)은 3족-5족 원소의 화합물 반도체를 이용한 반도체층 예컨대, 버퍼층, 언도프드 반도체층, 부도체 특성의 반도체층 또는 도전형 반도체층으로 구현될 수 있으며, 상기 반도체 재료는 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나를 포함할 수 있다. 상기 도전형 반도체층은 제1도전형 도펀트 또는 제2도전형 도펀트가 도핑된 반도체층을 포함할 수 있다.
여기서, 상기 제2화합물 반도체층(133)의 반도체 재료는 상기 MgN 씨드 또는 Mg 클러스터의 결합력보다는 상기 제1화합물 반도체층(120)과의 결합력이 크기 때문에 상기 클러스터(131) 위에 성장이 잘 안 되거나 성장되지 않고, 상기 제1화합물 반도체층(120)의 상면을 통해 성장된다. 이에 따라 상기 클러스터(131)는 저 결합 클러스터로 정의할 수도 있다.
이때 상기 제2화합물 반도체층(133)이 소정 두께로 형성되면, 상기 클러스터(131) 위에는 에어 갭부(135)가 생성된다. 상기 에어 갭부(135)는 모든 클러스터 위 또는 일부 클러스터 위에 형성될 수 있으며, 이는 상기 클러스터(131)의 크기에 따라 달라질 수 있다.
상기 에어 갭부(135)는 상기 클러스터(131) 상에 형성되는 동공으로서, 그 굴절률은 1이며, 상기 제2화합물 반도체층(133)의 성장 조건에 따라 다양한 형상으 로 형성될 수 있다.
상기 에어 갭부(135)는 상기 클러스터(131) 위에서 상기 제2화합물 반도체층(133) 사이에 배치됨으로써, 상기 제3화합물 반도체층(133)의 이완 스트레인을 누적(accumulation)할 수 있는 영역으로 기능하게 된다. 즉, 상기 에어 갭부(135)는 적어도 상기 제2화합물 반도체층(133)의 둘레에 배치됨으로써, 상기 제2화합물 반도체층(135)에서의 결함의 변화를 줄여줄 수 있는 영역으로 작용하게 된다.
상기 제1도전형 반도체층(130)은 상기 제2화합물 반도체층(133) 및 상기 에어 갭부(120)의 위에 형성된다. 상기 에어 갭부(135)는 상기 제1도전형 반도체층(130) 아래에 광자 결정 구조로 형성됨으로써, 외부 양자 효율을 개선시켜 줄 수 있다.
상기 제1도전형 반도체층(130)은 상기 제2화합물 반도체층(133)의 반도체 재료와 동일한 재료이거나 다른 재료로 형성될 수 있으며, 예컨대 3족-5족 원소의 화합물 반도체 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나를 포함할 수 있다.
상기 제1도전형 반도체층(130)의 상면은 평탄하게 형성될 수 있으며, 이는 상기 제2화합물 반도체층(133) 상에서 성장될 때 그 성장조건을 수평 성장이 더 촉진되도록 조절함으로써, 서로 봉합되고 평탄하게 형성될 수 있다. 상기 제1도전형 반도체층(130)은 상기 복수의 에어 갭부(135)에 의해 크랙없는(crack free) 박막으로 형성될 수 있다.
도 11은 제7실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다.
도 11을 참조하면, 반도체 발광소자(105)는 성장용 기판(110B), 제1화합물 반도체층(123), 실리콘 재질이 제1철 패턴(118A), 사파이어 재질의 제2철 패턴(118B), 제2화합물 반도체층(124), 제1도전형 반도체층(130), 활성층(140), 및 제2도전형 반도체층(150)을 포함한다.
상기 성장용 기판(110B)은 사파이어(Al2O3),SiC, Si, GaAs, GaN, ZnO, Si, GaP, InP, Ge 중 적어도 하나를 이용할 수 있으며, 그 상면에 요철 패턴이 형성될 수 있다. 또한 상기 성장용 기판(110B) 위에는 ZnO와 같은 2족 내지 6족 원소의 화합물 반도체가 층 또는 복수의 패턴이 형성될 수 있다.
상기 성장용 기판(110C) 위에는 제1화합물 반도체층(123)이 형성되며, 상기 제1화합물 반도체층(123)의 반도체 재료는 3족-5족 원소의 화합물 반도체 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나를 포함할 수 있다. 상기 제1화합물 반도체층(123)은 도전형 도펀트가 도핑되거나, 언도프드 반도체층, 버퍼층일 수 있으며, 단층 또는 다층으로 형성될 수 있고, 이에 대해 한정하지는 않는다.
상기 제1화합물 반도체층(123) 위에는 실리콘 재질의 제1철 패턴(118A)와 사파이어 재질의 제2철 패턴(118B)이 형성된다. 상기 제1철 패턴(118A)은 복수개가 일정 간격으로 매트릭스 형태로 어레이되며, 상기 제2철 패턴(118B)은 복수개가 일정 간격으로 매트릭스 형태로 어레이된다. 상기 제1철 패턴(118A)과 상기 제2철 패턴(118B)은 서로 교차되게 배치될 수 있으며, 그 교차 간격은 일정하게 배치될 수 있다. 상기 제1철 패턴(118A)과 상기 제2 철 패턴(118B)의 형상은 원 형상 또는 다각형 형상 등을 포함한다.
상기 제1화합물 반도체층(123), 상기 실리콘 재질의 제1철 패턴(118A), 상기 사파이어 재질의 제2철 패턴(118B)의 위에는 제2화합물 반도체층(124)이 형성된다. 상기 제2화합물 반도체층(124)은 3족-5족 원소의 화합물 반도체 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나를 포함할 수 있다. 상기 제2화합물 반도체층(124)은 도전형 도펀트가 도핑되거나, 언도프드 반도체층일 수 있다.
상기 제2화합물 반도체층(124)을 형성함에 있어서, 상기 실리콘 재질의 제1철 패턴(118A)와 상기 사파이어 재질의 제2철 패턴(118B)는 서로 다른 열 팽창 계수로 인해 상호 반대방향의 응력이 발생되어, 상기 제2화합물 반도체층(124)의 성장시 상기 상호 반대 방향의 응력이 수평 방향으로 작용하는 서로 상쇄됨으로써, 수직 방향으로의 스트레스를 완화시켜 줄 수 있어, 크랙없는 반도체 박막을 성장시켜 줄 수 있다.
상기 제2화합물 반도체층(124) 위에는 3족-5족 원소의 화합물 반도체를 이용한 제1도전형 반도체층(130), 활성층(140), 및 제2도전형 반도체층(150)을 포함한다.
상기 제7실시 예의 다른 예로서, 상기 성장용 기판이 실리콘 기판인 경우 실리콘 기판/사파이어 패턴/반도체층의 적층 구조와, 상기 성장용 기판이 사파이어 기판인 경우 사파이어 기판/실리콘 패턴/반도체층의 적층 구조를 선택적으로 적용할 수 있다.
또한 상기 제7실시 예는 제1화합물 반도체층 위에 실리콘 패턴과 상기 사파이어 패턴을 교대로 매트릭스 형태로 배열한 구조를 설명하였으나, 기판 위에 실리콘 패턴과 사파이어 패턴을 교대로 매트릭스 형태로 배열할 수 있으며, 이에 대해 한정하지는 않는다.
도 12는 도 1을 이용한 수평형 반도체 발광소자를 나타낸 측 단면도이다.
도 12를 참조하면, 반도체 발광소자(100B)는 제2도전형 반도체층(150) 위에 제2전극(173)이 형성되고, 제1도전형 반도체층(130) 위에 제1전극(171)을 형성하게 된다. 상기 제1 및 제2전극(171,173)의 형성 과정은 메사 에칭 후에 형성될 수 있다.
상기 제2도전형 반도체층(150) 위에는 상기 제2전극(173)을 형성하기 전 또는 후에, 투명전극층 또는 반사 전극층이 형성될 수 있으며, 이에 대해 한정하지는 않는다.
도 13은 도 1을 이용한 수직형 반도체 발광소자를 나타낸 측 단면도이다.
도 13을 참조하면, 반도체 발광소자(103B)는 제2도전형 반도체층(150) 위에 전극층(181) 및 상기 전극층(181) 위에 전도성 지지부재(183)를 형성하게 된다. 상기 전극층(181)은 Al, Ag, Pd, Rh, Pt, Ir 등을 선택적으로 포함하며, 상기 전도성 지지부재(183)는 구리(Cu-copper), 금(Au-gold), 니켈(Ni-nickel), 몰리브덴(Mo), 구리-텅스텐(Cu-W), 캐리어 웨이퍼(예: Si, Ge, GaAs, ZnO, SiC 등) 등을 선택적으로 포함할 수 있다.
상기 전극층(181)과 상기 제2도전형 반도체층(150) 사이에는 ITO 등과 같은 층이 형성될 수 있으며, 이에 대해 한정하지는 않는다.
그리고, 제1화합물 반도체층(120) 아래의 실리콘 기판(도 1의 110)을 제거한 후, 상기 제1화합물 반도체층(120) 아래에 제1전극(171)을 형성하게 된다. 이 경우 상기 제1화합물 반도체층(120)은 제1도전형인 경우이다.
상기 기판(도 1의 110)의 제거 방법은 상기 전도성 지지부재(183)를 형성한 다음, 상기 기판에 소정 파장의 레이저를 조사하여 상기 기판을 제거하는 LLO(Laser Lift Off) 방식으로 이용할 수 있다.
그리고, 상기 기판이 제거되면, 메사 에칭을 수행하여 칩 경계 영역을 에칭하게 된다. 상기 에칭 방식은 건식 에칭 또는/및 습식 에칭 방식을 사용할 수 있다.
상기 제1전극(171)은 상기 제1화합물 반도체층(120) 또는/및 상기 사파이어 패턴(125)에 직접 접촉될 수 있다.
상기 실리콘 기판(도 1의 110)이 제거된 상기 제 1화합물 반도체층(120)의 하면에 대해 ICP/RIE(Inductively coupled Plasma/Reactive Ion Etching) 방식으로 연마하는 공정을 수행할 수 있으며, 이에 대해 한정하지는 않는다. 이 경우 상기 사파이어 패턴(115)은 제거될 수 있다. 또한 상기 연마 공정은 상기 제1화합물 반도체층(120)이 제1도전형가 아니면 제거할 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1전극(171)은 칩 분리 전 또는 칩 분리 후 형성할 수 있으며, 이에 대해 한정하지는 않는다.
상기 반도체 발광소자(103B)는 상기 메사 에칭 후 익스펜딩 및 브레이킹(expanding & breaking) 공정을 이용하여 칩 단위로 분리하게 된다. 실시 예는 반도체 발광소자 예컨대, LED를 그 예로 설명하였으나, 상기 기판 위에 형성될 수 있는 다른 반도체 소자에도 적용할 수 있으며, 이러한 기술적인 특징은 상기의 실시 예로 한정되지 않는다.
상기 제2 내지 제6실시 예의 발광 소자는 수직형 또는 수평형으로 제조할 수 있으며, 이러한 예는 실시 예의 기술적 범위 내에서 변경할 수 있다.
상기에서 개시된 각 실시 예의 특징은 각 실시 예로 한정되지 않고, 다른 실시 예에 선택적으로 적용될 수 있으며, 이는 실시 예의 기술적 범위 내에서 선택적인 조합을 통해 다른 변형과 응용이 가능하다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1은 제1실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다.
도 2는 도 1의 부분 확대도이다.
도 3내지 도 5는 제1실시 예에 따른 반도체 발광소자 제조과정을 나타낸 도면이다.
도 6은 제2실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다.
도 7은 제3실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다.
도 8은 제4실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다.
도 9는 제5실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다.
도 10은 제6실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다.
도 11은 제7실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다.
도 12는 도 1을 이용한 수평형 반도체 발광소자를 나타낸 도면이다.
도 13은 도 1을 이용한 수직형 반도체 발광소자를 나타낸 도면이다.

Claims (20)

  1. 제1열팽창 계수를 갖는 기판;
    상기 기판 위에 서로 이격된 제2열팽창 계수를 갖는 복수의 제1철 패턴; 및
    상기 기판 및 상기 제1철 패턴의 위에 형성된 화합물 반도체층을 포함하며,
    상기 화합물 반도체층은 상기 기판의 제1열 팽창계수와 상기 제2열 팽창 계수의 사이의 제3열 팽창 계수를 갖고,
    상기 화합물 반도체층은 상기 기판 및 상기 제1철 패턴의 위에 형성된 제1화합물 반도체층; 상기 제1화합물 반도체층 위에 서로 이격되게 형성된 제2철 패턴; 상기 제1화합물 반도체층 및 상기 제2철 패턴 위에 형성된 제2화합물 반도체층을 포함하며,
    상기 제2철 패턴은 사파이어(Al2O3), AlN, ZnO, Si 재질 중 어느 하나로 형성되는 반도체 발광소자.
  2. 제1열팽창 계수를 갖는 기판;
    상기 기판 위에 서로 이격된 제2열팽창 계수를 갖는 복수의 제1철 패턴; 및
    상기 기판 및 상기 제1철 패턴의 위에 형성된 화합물 반도체층을 포함하며,
    상기 화합물 반도체층은 상기 기판의 제1열 팽창계수와 상기 제2열 팽창 계수의 사이의 제3열 팽창 계수를 갖고,
    상기 기판은 Si, ZnO, 및 AlN 물질 중 어느 하나이며,
    상기 제1철 패턴은 사파이어(Al2O3) 물질인 반도체 발광소자.
  3. 제1열팽창 계수를 갖는 기판;
    상기 기판 위에 서로 이격된 제2열팽창 계수를 갖는 복수의 제1철 패턴; 및
    상기 기판 및 상기 제1철 패턴의 위에 형성된 화합물 반도체층을 포함하며,
    상기 화합물 반도체층은 상기 기판의 제1열 팽창계수와 상기 제2열 팽창 계수의 사이의 제3열 팽창 계수를 갖고,
    상기 화합물 반도체층은 상기 기판 및 상기 제1철 패턴 위에 형성된 제1화합물 반도체층; 상기 제1화합물 반도체층 위에 MgN 씨드 또는 Mg 클러스터로 이루어진 복수의 제1 클러스터; 상기 제1화합물 반도체층 위에 형성된 제2화합물 반도체층; 상기 복수의 제1 클러스터 위에 형성된 에어 갭부; 상기 제2화합물 반도체층 및 상기 에어 갭부 위에 형성된 제3화합물 반도체층을 포함하는 반도체 발광소자.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1철 패턴은 1nm ~ 100um의 두께 또는 직경을 갖는 반도체 발광소자.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 화합물 반도체층은 상기 기판 및 상기 제1철 패턴과 접촉되는 2족 내지 6족 화합물 반도체를 이용한 언도프드 반도체층, 부도체층 또는 도전형 반도체층을 포함하는 반도체 발광소자.
  6. 삭제
  7. 삭제
  8. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 화합물 반도체층은 N-P 접합 구조, P-N 접합 구조, N-P-N 접합 구조, P-N-P 접합 구조의 발광 구조물을 포함하는 반도체 발광소자.
  9. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 화합물 반도체층은 상기 기판과 접촉되는 제1접촉 영역과, 상기 제1철 패턴과 접촉되는 제2접촉 영역에 서로 상응하는 응력이 작용하는 반도체 발광소자.
  10. 제2항에 있어서,
    상기 기판 위에 상기 제1철 패턴과 교대로 어레이된 복수의 제3철 패턴을 포함하고, 상기 제3철 패턴은 상기 화합물 반도체층 위에 배치된 반도체 발광소자.
  11. 제10항에 있어서,
    상기 제3철 패턴은 상기 기판과 동일한 재질로 형성되는 반도체 발광소자.
  12. 삭제
  13. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제1철 패턴은 원형, 다각형 또는 스트라이프 형상을 포함하는 반도체 발광소자.
  14. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제1철 패턴은 상기 기판 위에 상면이 노출된 임베디드 형태로 형성되는 반도체 발광소자.
  15. 제1열 팽창 계수를 갖는 기판 위에 제2열 팽창 계수를 갖는 복수의 제1철 패턴을 형성하는 단계;
    상기 기판 및 상기 제1철 패턴의 위에 3족-5족 원소의 화합물 반도체층을 형성하는 단계를 포함하며,
    상기 화합물 반도체층의 형성시 상기 기판과 접촉되는 제1접촉 영역과, 상기 제1철 패턴과 접촉되는 제2접촉 영역에서 서로 상반되는 응력이 작용하고,
    상기 기판은 AlN, ZnO, Si 중 어느 하나이며, 상기 제1철 패턴은 사파이어(Al2O3) 재질인 반도체 발광소자 제조방법.
  16. 제1열 팽창 계수를 갖는 기판 위에 제2열 팽창 계수를 갖는 복수의 제1철 패턴을 형성하는 단계;
    상기 기판 및 상기 제1철 패턴의 위에 3족-5족 원소의 화합물 반도체층을 형성하는 단계를 포함하며,
    상기 화합물 반도체층의 형성시 상기 기판과 접촉되는 제1접촉 영역과, 상기 제1철 패턴과 접촉되는 제2접촉 영역에서 서로 상반되는 응력이 작용하고,
    상기 기판은 사파이어(Al2O3) 재질이며,
    상기 제1철 패턴은 AlN, ZnO, Si 중 어느 하나이고,
    상기 화합물 반도체층은 상기 기판 위에 형성된 언도프드 반도체층 또는 N형 반도체층을 포함하는 제1화합물 반도체층; 상기 제1화합물 반도체층 위에 발광 구조물을 포함하며,
    상기 제1화합물 반도체층 위에 배치되며 상기 제1철 패턴 위치와 어긋나게 배치되는 제2철 패턴을 형성하며,
    상기 제2철 패턴은 사파이어(Al2O3) AlN, ZnO, Si 중 적어도 하나를 포함하는 반도체 발광소자 제조방법.
  17. 삭제
  18. 제15항에 있어서, 상기 화합물 반도체층은 상기 기판 위에 형성된 언도프드 반도체층 또는 N형 반도체층을 포함하는 제1화합물 반도체층; 상기 제1화합물 반도체층 위에 발광 구조물을 포함하는 반도체 발광소자 제조방법.
  19. 제18항에 있어서, 상기 제1화합물 반도체층 위에 배치되며 상기 제1철 패턴 위치와 어긋나게 배치되는 제2철 패턴을 형성하며,
    상기 제2철 패턴은 사파이어(Al2O3) AlN, ZnO, Si 중 적어도 하나를 포함하는 반도체 발광소자 제조방법.
  20. 제16항에 있어서, 상기 화합물 반도체층의 성장시 상기 기판과 접촉되는 제1접촉 영역에서의 신장 응력과, 상기 제1철 패턴과 접촉되는 제2접촉 영역에서의 압축 응력이 서로 상쇄되는 반도체 발광소자 제조방법.
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