KR101028286B1 - 반도체 발광소자 및 그 제조방법 - Google Patents
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Abstract
실시 예는 반도체 발광소자 및 그 제조방법에 관한 것이다.
실시 예에 따른 반도체 발광소자는, 제1도전형 반도체층; 상기 제1도전형 반도체층 위에 형성되며, 우물층과 장벽층을 포함하는 단일 또는 다중 양자 우물 구조의 활성층; 및 상기 활성층 위에 제2도전형 반도체층을 포함하며, 상기 활성층과 상기 제2도전형 반도체층 사이의 계면은 요철 구조를 포함한다.
반도체, 발광소자, 정공, 주입
Description
실시 예는 반도체 발광소자 및 그 제조방법을 제공한다.
Ⅲ-Ⅴ족 질화물 반도체(group Ⅲ-Ⅴ nitride semiconductor)는 물리적, 화학적 특성으로 인해 발광 다이오드(LED) 또는 레이저 다이오드(LD) 등의 발광 소자의 핵심 소재로 각광을 받고 있다. Ⅲ-Ⅴ족 질화물 반도체는 통상 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 이루어져 있다.
발광 다이오드(Light Emitting Diode : LED)는 화합물 반도체의 특성을 이용하여 전기를 적외선 또는 빛으로 변환시켜서 신호를 주고 받거나, 광원으로 사용되는 반도체 소자의 일종이다.
이러한 질화물 반도체 재료를 이용한 LED 혹은 LD는 광을 얻기 위한 발광 소자에 많이 사용되고 있으며, 핸드폰의 키패드 발광부, 전광판, 조명 장치 등 각종 제품의 광원으로 응용되고 있다.
실시 예는 고 효율의 반도체 발광소자 및 그 제조방법을 제공한다.
실시 예는 활성층과 제2도전형 반도체층 사이의 계면을 요철 구조로 형성할 수 있도록 한 반도체 발광소자 및 그 제조방법을 제공한다.
실시 예는 활성층의 최상위 장벽층이 다른 장벽층의 면적보다 크게 형성되는 반도체 발광소자 및 그 제조방법을 제공한다.
실시 예에 따른 반도체 발광소자는, 제1도전형 반도체층; 상기 제1도전형 반도체층 위에 형성되며, 우물층과 장벽층을 포함하는 단일 또는 다중 양자 우물 구조의 활성층; 및 상기 활성층 위에 제2도전형 반도체층을 포함하며, 상기 활성층과 상기 제2도전형 반도체층 사이의 계면은 요철 구조를 포함한다.
실시 예에 따른 반도체 발광소자 제조방법은, 기판 위에 제1도전형 반도체층을 형성하는 단계; 상기 제1도전형 반도체층 위에 우물층 및 장벽층을 포함하는 단일 또는 다중 양자 우물 구조의 활성층을 형성하는 단계; 및 상기 활성층 위에 제2도전형 반도체층을 형성하는 단계를 포함하며, 상기 활성층은 요철 구조의 최상위 장벽층을 포함한다.
실시 예는 활성층에 캐리어 주입 효율을 높여줄 수 있다.
실시 예는 활성층의 발광 효율을 개선시켜 줄 수 있다.
실시 예는 반도체 발광소자의 신뢰성을 개선시켜 줄 수 있다.
실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
이하, 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1은 제1실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다.
도 1을 참조하면, 반도체 발광소자(100)는 기판(110), 버퍼층(120), 제1도전형 반도체층(130), 활성층(140), 및 제2도전형 반도체층(150)을 포함한다.
상기 기판(110)은 절연성 또는 도전성 기판을 이용할 수 있으며, 예컨대, 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, Si, GaP, InP, Ge 중 적어도 하나를 이용할 수 있다. 상기 기판(110)의 상면에는 요철 패턴(미도시)이 형성될 수 있으며, 상기의 요철 패턴은 상기 기판(110)의 식각을 통해 형성하거나, 별도의 러프니스와 같은 광 추출 구조를 형성할 수 있다.
상기 기판(110) 위에 물질층이 형성되는 데, 그 성장 장비는 전자빔 증착기, PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 이중형의 열증착기(dual-type thermal evaporator) 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition) 등에 의해 형성할 수 있으며, 이러한 장비로 한정하지는 않는다.
상기 기판(110) 위에는 버퍼층(120)이 형성되며, 상기 버퍼층(120)은 2족 내지 6족 화합물 반도체를 이용하여 적어도 한 층 또는 복수의 패턴으로 형성될 수 있다. 상기 버퍼층(120)은 예컨대, 3족-5족 화합물 반도체를 이용한 반도체층 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 등 중 적어도 하나를 포함할 수 있다. 상기 버퍼층(120)은 ZnO 층과 같은 산화물로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 버퍼층(120)은 형성하지 않을 수 있으며, 이에 대해 한정하지는 않는다.
상기 기판(110) 또는 상기 버퍼층(120) 위에는 언도프드(Undoped) 반도체층(미도시)이 형성될 수 있다. 상기 언도프드 반도체층은 3족-5족 화합물 반도체를 이용한 GaN계 반도체로 구현될 수 있으며, 이러한 언도프드 반도체층은 의도적으로 도전형 도펀트를 도핑하지 않더라도 제1도전형 특성을 가지게 된다. 상기 언도프드 반도체층은 형성하지 않을 수 있으며, 이에 대해 한정하지는 않는다.
상기 기판(110) 또는 상기 버퍼층(120) 위에는 제1도전형 반도체층(130)이 형성될 수 있다. 상기 제1도전형 반도체층(130)은 제1도전형 도펀트가 도핑된 3족-5족 화합물 반도체로 구현되며, 상기 제1도전형 반도체층(130)이 N형 반도체층인 경우, 상기 제1도전형 도펀트는 N형 도펀트로서, Si, Ge, Sn , Se, Te를 포함한다.
상기 제1도전형 반도체층(130)과 상기 활성층(140) 사이에는 제1도전형 클래드층(미도시)이 형성될 수 있다. 상기 제1도전형 클래드층은 GaN계 반도체로 형성될 수 있으며, 그 밴드 갭은 상기 활성층(140)의 임의의 장벽층의 밴드 갭 이상으로 형성될 수 있다. 이러한 제1도전형 클래드층은 캐리어를 구속시켜 주는 역할을 한다.
상기 제1도전형 반도체층(130) 위에는 활성층(140)이 형성된다. 상기 활성층(140)은 단일 양자 우물 또는 다중 양자 우물(MQW) 구조로 형성되며, 우물층/장벽층의 주기는 예컨대, InGaN/GaN, AlGaN/GaN, InGaN/AlGaN, InGaN/InGaN 등으로 형성될 수 있다.
상기 활성층(140)의 하층부(141)는 적어도 한 층의 우물층과 적어도 한 층의 장벽층이 형성될 수 있으며, 복수개인 경우 우물층과 장벽층이 교대로 형성될 수 있다. 상기 활성층(140)의 최하층은 장벽층 또는 우물층이 될 수 있으며, 이에 대해 한정하지는 않는다.
상기 활성층(140)의 최상층은 장벽층(145)(이하, 최상위 장벽층이라 함)이 형성된다. 상기 최상위 장벽층(145)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y<1)의 조성식을 갖고 상면이 요철 구조(147)로 형성된다. 상기 최상위 장벽층(145) 및 다른 장벽층은 인듐을 도핑할 수 있고, 언도핑할 수 있으며, 이에 대해 한정하지는 않는다.
상기 활성층(140)은 In 또는 Al의 조성비율로 빛의 파장을 조절, 층 두께, 우물층 깊이 등 조절할 수 있으며, 그 성장 방법은 780~1000℃의 성장 온도에서 질소 또는/및 수소를 캐리어 가스 사용하고, 분위기 가스 NH3, 갈륨의 전구체TMGa(TEGa), 및 TMIn, TMAl을 공급하여 형성될 수 있다. 상기 활성층(140)의 하층부(141)의 각 우물층은 10~30Å, 각 장벽층은 40~200Å의 두께로 형성될 수 있다. 이러한 두께에 대해 한정하지는 않는다.
상기 활성층(140)의 최상위 장벽층(145)은 상면이 요철 구조(147)로 형성된다. 상기 최상위 장벽층(145)의 요철 구조(147)는 러프니스 또는 3차원 구조물로서, 다른 층의 상면 면적보다 더 넓게 형성되어 정공이 주입되는 면적을 실질적으로 증가시켜 줄 수 있다. 상기 최상위 장벽층(145)의 성장 조건은 상기 활성층(140)의 성장 조건으로부터 성장 온도 또는/및 분위기 가스가 달라질 수 있다. 예컨대, 상기 최상위 장벽층(145)의 성장 온도는 상기 제1도전형 반도체층(130)의 성장 온도보다 150℃ 이하로 낮추어 성장할 수 있으며, 이러한 성장 온도를 낮추어 요철 형상을 조절할 수 있다. 또는 상기 최상위 장벽층(145)의 성장 온도는 다른 장벽층의 성장 온도보다 150℃ 이하로 낮추어 성장할 수 있으며, 이러한 최상위 장벽층의 성장 온도를 낮추어 요철 형상을 조절할 수 있다. 상기 최상위 장벽층(145)의 성장 온도를 낮추어 성장함으로써, 충격(damage)으로 인한 상기 활성층(140)의 변형을 방지할 수 있다.
여기서, 상기 최상위 장벽층(145)의 요부 깊이(D2)는 10~2000Å로 형성될 수 있다. 상기 최상위 장벽층(145)의 상면 면적은 다른 장벽층 면적보다 50% 이상 넓게 형성될 수 있다. 여기서, 상기 최상위 장벽층(145)의 요부 깊이는 저항을 고 려한 임계적 수치로서, 통상적으로 50Å 이상으로 형성될 수 있다.
상기 최상위 장벽층(145)의 두께(D1)는 상기 요부의 깊이(D2)를 초과하는 두께 예컨대, 상기 요부의 깊이(D2)보다 두꺼운 40~2000Å 범위로 형성될 수 있다.
상기 최상위 장벽층(145)의 요철 구조(147)는 규칙적인 간격으로 형성되거나, 불규칙적인 간격으로 형성될 수 있다.
상기 최상위 장벽층(145)의 면적을 늘려줌으로써, 넓은 면적에 의해 EHP(electron hole pair) 밀도를 늘릴 수 있어, 실질적으로 발광 효율을 개선시켜 줄 수 있다. 즉, 상기 최상위 장벽층(145)의 상면 면적이 증가되므로, 상기 최상위 장벽층(145)과 상기 제2도전형 반도체층(150) 사이의 계면에서의 접촉 면적이 증가되어, 상기 활성층(140)으로의 정공 주입 효율은 개선될 수 있다.
상기 최상위 장벽층(145)은 캡층(Cap layer)이 될 수 있으며, 이에 대해 한정하지는 않는다.
도 2의 에너지 밴드 구조에 도시된 바와 같이, 정공(C2,C3)은 상기 최상위 장벽층(145)을 통해 더 많이 주입될 수 있어, 전자(C1)와 재 결합율을 높여 발광 효율을 높여 줄 수 있다. 여기서, 활성층은 요철 구조에 의해 일부 정공이 보충되는 효과가 있다.
상기 활성층(140)의 최상위 장벽층(145) 위에는 제2도전형 반도체층(150)이 형성된다. 상기 제2도전형 반도체층(150)은 제2도전형 도펀트가 도핑된 반도체 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 등과 같은 화합물 반도체 중 어느 하나로 이루어질 수 있다. 상기 제2도전형 반도체층(150)이 P형 반도체층인 경우, 상기 제2도전형 도펀트는 P형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다. 여기서, 상기 제2도전형 도펀트의 농도는 약 1017cm-3부터 약 1022cm- 3 까지의 범위 내에서 도핑될 수 있다. 상기 제2도전형 반도체층(150)의 두께는 수백 Å이상으로 형성될 수 있으며, 통상 1000~5000Å 정도로 형성될 수 있다.
여기서, 상기 제2도전형 반도체층(150)의 도펀트 농도가 약 1017cm-3이더라도, 상기 요철 구조의 최상위 장벽층(145)에 의해 정공 주입 효율을 개선시켜 줄 수 있다.
또한 상기 제1도전형 반도체층(130)은 P형 반도체층, 상기 제2도전형 반도체층(150)은 N형 반도체층으로 구현될 수 있다. 상기 제2도전형 반도체층(150) 위에는 제2도전형 반도체층과 다른 극성의 반도체층을 갖는 제3도전형 반도체층이 형성할 수도 있다. 상기 반도체 발광소자(100)는 상기 제1도전형 반도체층(130), 활성층(140) 및 상기 제2도전형 반도체층(150)을 발광 구조물로 정의될 수 있으며, 상기 발광 구조물은 N-P 접합 구조, P-N 접합 구조, N-P-N 접합 구조, P-N-P 접합 구조 중 어느 한 구조로 구현할 수 있다.
상기 제2도전형 반도체층(150) 또는 상기 제3도전형 반도체층의 위에는 투명전극층(미도시), 반사전극층 및 제2전극 중 적어도 하나가 형성될 수 있다. 상기 투명 전극층은 상기 제2도전형 반도체층(150)의 거의 전 표면에 ITO, ZnO, IrOx, RuOx, NiO, 금속산화물 등의 물질 중에서 선택되어 형성될 수 있다.
상기 반사전극층은 상기 발광 구조물의 상층인 상기 제2도전형 반도체 층(150) 또는 상기 제3도전형 반도체층의 거의 전 표면에 Al, Ag, Pd, Rh, Pt, Ir 등의 금속 물질을 선택적으로 포함할 수 있다.
상기 제2전극은 상기 제2도전형 반도체층(150) 및/또는 상기 투명전극층 위에 형성될 수 있으며, 전극 패드를 포함할 수 있으며, 암(arm) 구조의 전류 확산 패턴이 더 형성될 수 있다.
도 3은 제2실시 예에 따른 반도체 발광소자를 나타낸 도면이다. 도 3을 설명함에 있어서, 제1실시 예와 동일한 부분에 대해서는 제1실시 예를 참조하며, 중복 설명은 생략하기로 한다.
도 3을 참조하면, 반도체 발광소자(100A)는 기판(110), 버퍼층(120), 제1도전형 반도체층(130), 활성층(140A), 및 제2도전형 반도체층(150A)을 포함한다.
상기 활성층(140A)의 최상위 장벽층(145)은 상면에 요철 구조(147)로 형성되고, 상기 요철 구조(147)는 상기 최상위 장벽층(145)으로 주입되는 정공 주입 효율을 개선시켜 줄 수 있다. 상기 최상위 장벽층(145)의 요부 깊이는 저항과 상기 정공 주입 효율을 고려하여 소정 깊이로 형성될 수 있으며, 이에 대해서는 제1실시 예를 참조하기로 한다.
상기 제2도전형 반도체층(150A)은 고농도의 제1반도체층(151)과, 상기 제1반도체층(151) 위에 제2반도체층(152)을 포함한다.
상기 제1반도체층(151)은 제2도전형 도펀트가 도핑된 반도체 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 등과 같은 화합물 반도체 중 어느 하나로 이루어질 수 있다.
상기 제1반도체층(151)은 제2도전형 도펀트가 고농도로 도핑되며, 그 도핑 농도는 약 1019cm-3부터 약 1022cm- 3 까지의 범위 내에서 도핑될 수 있다. 상기 제1반도체층(151)의 도핑 농도는 제2반도체층(152)보다는 높게 도핑될 수 있으며, 그 두께는 50Å 이상으로 형성될 수 있다.
상기 제1반도체층(151)과 상기 활성층(140A)의 최상위 장벽층(145)의 물질은 동일 물질이거나 다른 물질로 형성될 수 있다. 상기 제1반도체층(151)은 상기 활성층(140A)의 최상위 장벽층(145)의 상면을 따라 요철 구조로 형성될 수 있다.
상기 제2반도체층(152)은 제2도전형 도펀트가 도핑된 3족-5족 화합물 반도체로 구현될 수 있으며, 제2전극 접촉층으로 사용될 수 있다.
도 4는 제3실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다. 상기 제3실시 예를 설명함에 있어서, 상기 제2실시 예와 동일한 부분에 대해서는 제2실시 예를 참조하며 중복 설명은 생략하기로 한다.
도 4를 참조하면, 반도체 발광소자(100B)는 상기 활성층(140B)의 최상위 장벽층(145A)의 성장 조건을 변경한 예이다. 상기 최상위 장벽층(145A)의 성장 온도는 상기 활성층 하층부의 성장 온도를 기준으로 단계적으로 내려주어, 철부의 간격(T1)이 일정한 간격으로 이격될 수 있다. 상기 최상위 장벽층(145A)의 요부는 플랫한 평면을 갖고 상기 철부의 역 형상으로 형성될 수 있다.
도 5는 제4실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다. 상기 제4실시 예를 설명함에 있어서, 상기 제2실시 예와 동일한 부분에 대해서는 제2실 시 예를 참조하며 중복 설명은 생략하기로 한다.
도 5를 참조하면, 반도체 발광소자(100C)는 상기 활성층(140B)의 최상위 장벽층(145A)의 성장 조건을 변경한 예이다. 상기 최상위 장벽층(145B)의 성장 온도는 상기 n형 반도체층의 성장 온도를 기준으로 일정 온도(예: 150℃ 이하) 정도로 내리고, 암모니아의 공급량을 줄여 형성하게 된다. 상기 암모니아는 상기 활성층의 하층부를 기준으로 50% 이하로 줄여 공급할 수 있다. 이 경우 상기 최상위 장벽층(145B)의 요철 구조(147)에서 철부 간격(T2)는 불규칙적인 간격 및 크기로 형성되고, 요부에는 미세 요철 패턴이 형성될 수 있다. 이러한 요철 구조(147)를 갖는 최상위 장벽층(145B)은 상기 제1반도체층(151)과의 접촉 면적을 증가시켜 줄 수 있어, 정공 주입 효율을 개선시켜 줄 수 있다.
도 6은 도 3를 이용한 수평형 반도체 발광소자를 나타낸 도면이다. 도 6을 설명함에 있어서, 도 3과 동일 부분에 대해서는 도 3을 참조하여 설명하기로 한다.
도 6을 참조하면, 반도체 발광소자(101A)는 메사 에칭을 통해 제1도전형 반도체층(130)을 노출시키고, 상기 제1도전형 반도체층(130) 위에 제1전극(171)을 형성하며, 상기 제2도전형 반도체층(150A) 위에 제2전극(173)을 형성하게 된다. 상기 제2도전형 반도체층(150A)과 상기 제2전극(173) 사이에 다른 층 예컨대, N형 반도체층, 투명전극층(또는 반사전극층), 절연층 등이 물질층 중 적어도 한 층이 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 투명전극층은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), 금속 산화물로 형성될 수 있으며, 상기 제2전극(173)은 Ag, Ag alloy, Ni, Al, Al alloy, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 하나/ 조합으로 형성될 수 있으며, 전극 패드를 포함하거나, 별도의 전극 패드가 형성될 수 있다.
상기 반도체 발광소자(101)는 상기 활성층(140)과 상기 제2도전형 반도체층(150A)의 접촉 계면을 넓혀 줌으로써, 정공 주입 효율을 개선시켜 주어, 발광 효율을 증가시켜 줄 수 있다.
도 7은 도 3을 이용한 수직형 반도체 발광소자를 나타낸 측 단면도이다.
도 7을 참조하면, 도 3의 구조에 도시된 상기 제2도전형 반도체층(150)의 위에는 채널층(163), 전류 블록킹층(166), 오믹 접촉층(162), 반사층(164), 접합층(161), 전도성 지지부재(165)를 순차적으로 형성하고, 도 3의 기판(110)을 제거하게 된다.
상기 반사층(164), 상기 접합층(161), 상기 전도성 지지부재(165) 중 적어도 하나는 제2전극층으로 기능하게 된다.
상기 제1도전형 반도체층(130)의 위에는 제1전극(171)이 형성될 수 있으며, 상기 제1도전형 반도체층(130)은 제1도전형 도펀트를 포함하는 제1전극 접촉층으로 기능할 수 있다.
상기 제1도전형 반도체층(130)의 상면은 요철 구조로 형성되어 있어, 별도의 러프니스 패턴을 형성하지 않아도 된다. 이러한 반도체 발광소자는 칩 상부 즉, 상기 제1도전형 반도체층(130)의 상부 요철 구조로 인해 광 추출 효율이 개선될 수 있다. 또한 전위 밀도를 개선시켜 줌으로써, ESD를 개선시켜 줄 수 있다. 이에 따라 칩의 신뢰성을 향상시켜 줄 수 있다.
상기 전도성 지지부재(165)는 상기 화합물 반도체층(130,140,150)을 지지하며 상기 제1전극(171)과 함께 전원을 제공한다. 상기 전도성 지지부재(165)는 예를 들어, 구리(Cu), 금(Au), 니켈(Ni), 몰리브덴(Mo), 구리-텅스텐(Cu-W), 캐리어 웨이퍼(예를 들어, Si, Ge, GaAs, ZnO, SiC) 중 적어도 하나를 포함할 수 있다.
상기 전도성 지지부재(165) 상에는 상기 접합층(161)이 형성될 수 있다. 상기 접합층(161)은 본딩층으로서, 상기 반사층(164)과 상기 채널층(163)의 아래에 형성된다. 상기 접합층(161)은 상기 반사층(164), 상기 오믹 접촉층(162), 및 상기 채널층(163)에 접촉되어 상기 반사층(164), 오믹 접촉층(162), 및 채널층(163)이 상기 전도성 지지부재(165)에 강하게 접합될 수 있도록 한다.
상기 접합층(161)은 베리어 금속 또는 본딩 금속 등을 포함하며, 예를 들어, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 또는 Ta 중 적어도 하나를 포함할 수 있다.
상기 접합층(161) 상에는 상기 반사층(164)이 형성될 수 있다. 상기 반사층(164)은 상기 제2도전형 반도체층(150)으로부터 입사되는 광을 반사시켜 주어, 광 추출 효율을 개선시켜 줄 수 있다. 상기 접합층(161)은 형성하지 않을 수 있다.
상기 반사층(164)은 예를 들어, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하는 금속 또는 합금으로 형성될 수 있다. 또한 상기 반사층(164)은 상기 금속 또는 합금과 IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 등의 투광성 전도성 물질을 이용하여 다층으로 형성할 수 있으며, 예를 들어, IZO/Ni, AZO/Ag, IZO/Ag/Ni, AZO/Ag/Ni 등으로 적층할 수 있다.
상기 반사층(164) 상에는 상기 오믹 접촉층(162)이 형성될 수 있다. 상기 오믹 접촉층(162)은 상기 제2 도전형의 반도체층(150)에 오믹 접촉되며, ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 등과 같은 물질 중 어느 하나를 포함할 수 있다.
즉, 상기 오믹 접촉층(162)은 투광성 전도층과 금속을 선택적으로 사용할 수 있으며, ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni, Ag, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 하나 이상을 이용하여 단층 또는 다층으로 구현할 수 있다. 상기 반사층(164)이 오믹 접촉된 경우, 상기 오믹 접촉층(162)은 형성하지 않을 수 있다.
상기 오믹 접촉층(162)과 상기 제2 도전형의 반도체층(150) 사이에는 전류 블록층(Current Blocking Layer, CBL)(166)이 형성될 수 있다. 상기 전류 블록킹층(166)의 상면은 상기 제2도전형의 반도체층(150)과 접촉될 수 있고, 상기 전류 블록킹층(166)의 하면 및 측면은 상기 오믹 접촉층(162)과 접촉될 수 있다.
상기 전류 블록킹층(166)은 상기 제1전극(171)과 수직 방향으로 적어도 일부가 중첩되도록 형성될 수 있으며, 이에 따라 상기 제1전극(171)과 상기 전도성 지지부재(165) 사이의 최단 거리로 전류가 집중되는 현상을 완화하여 상기 발광 소자의 발광 효율을 향상시킬 수 있다. 상기 전류 차단층(166)의 폭은 상기 제1전극(171)의 폭의 0.9~1.3배의 크기를 갖는다. 예를 들어, 상기 전류 블록킹층(166)의 폭은 상기 제1전극(171)의 폭의 1.1~1.3배의 크기를 가질 수 있다.
상기 전류 블록킹층(166)은 상기 반사층(164) 또는 상기 오믹 접촉층(162)보다 전기 전도성이 낮은 물질, 상기 제2 도전형의 반도체층(150)과 쇼트키 접촉을 형성하는 물질, 또는 전기 절연성 물질을 이용하여 형성될 수 있으며, 예를 들어, 상기 전류 블록킹층(166)은 ZnO, SiO2, SiON, Si3N4, Al2O3 , TiO2, Ti, Al, Cr 중 적어도 하나를 포함할 수 있다.
상기 채널층(163)은 상기 접합층(161)의 상면의 둘레 영역에 형성될 수 있다. 즉, 상기 채널층(163)은 상기 제2도전형 반도체층(150)과 상기 접합층(161) 사이의 둘레 영역에 형성되고, 상기 반사층(164) 또는 상기 오믹 접촉층(162)보다 전기 전도성이 낮은 물질, 상기 제2 도전형의 반도체층(150)과 쇼트키 접촉을 형성하는 물질, 또는 전기 절연성 물질로 형성될 수 있다. 예를 들어, 상기 채널층(163)은 ZnO 또는 SiO2로 형성될 수 있다.
상기 채널층(163)은 상기 접합층(161)과 상기 활성층(140) 사이의 거리를 증 가시킨다. 따라서, 상기 접합층(161)과 상기 활성층(140) 사이의 전기적 단락이 발생될 가능성을 감소시킬 수 있다.
또한, 상기 채널층(163)은 상기 제2도전형 반도체층(150)과 상기 접합층(161) 사이의 계면이 박리되어 상기 발광 소자의 신뢰성이 저하되는 현상을 감소시킬 수 있다.
또한, 상기 채널층(163)은 칩 분리 공정에서 단위 칩으로 분리하기 위해 아이솔레이션 에칭을 실시하는 경우, 상기 접합층(163)에서 파편이 발생되어 상기 파편이 상기 제2 도전형의 반도체층(150)과 활성층(140) 사이 또는 상기 활성층(140)과 제1 도전형의 반도체층(130) 사이에 부착되어 전기적 단락이 발생되는 것을 방지한다. 상기 채널층(163)은 아이솔레이션 에칭시 깨지거나 파편이 발생되지 않는 물질 또는 극히 일부분이 깨지거나 소량의 파편이 발생되더라도 전기적 단락을 일으키지 않는 전기 절연성을 가진 물질로 형성된다.
상기 반도체층(130,140,150)의 측면은 단위 칩으로 구분하는 아이솔레이션(isolation) 에칭 과정에서 경사면이 형성될 수 있으며, 상기 경사면은 상기 채널층(163)과 수직 방향에서 오버랩된다.
상기 채널층(163)의 상면의 일부는 상기 아이솔레이션 에칭에 의해 노출될 수 있다. 상기 반도체층(130,140,150)의 측면 둘레에는 절연층이 형성될 수 있으며, 상기 절연층은 상기 반도체층(130,140,150)의 측면을 보호하기 위해 SiO2 등으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
그리고, 상기 버퍼층 아래의 기판(도 3의 110)을 물리적 또는/및 화학적 방 법으로 제거할 수 있다. 상기 기판의 제거 방법은 상기 전도성 지지부재(165)를 베이스에 위치시킨 다음, 상기 기판(110)에 대해 소정 파장의 레이저를 조사하여 상기 기판을 제거하는 LLO(Laser Lift Off) 방식으로 이용할 수 있으며, 이에 대해 한정하지는 않는다. 상기 버퍼층(도 3의 120)은 에칭 또는/및 연마 등을 선택적으로 이용하여 제거할 수 있다.
상기에서 개시된 각 실시 예의 특징은 각 실시 예로 한정되지 않고, 다른 실시 예에 선택적으로 적용될 수 있으며, 이는 실시 예의 기술적 범위 내에서 선택적인 조합을 통해 다른 변형과 응용이 가능하다.
상기 반도체 발광소자는 패키징된 LED 패키지 또는 기판 위에 탑재되어 핸드폰의 키패드, 각 종 표시장치, 전광판, 지시장치, 조명장치 등의 각종 제품의 광원으로 응용되고 있다.
또한, 이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지 의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1은 제1실시 예에 따른 반도체 발광소자의 측 단면도이다.
도 2는 도 1의 활성층의 에너지 밴드 구조를 나타낸 도면이다.
도 3은 제2실시 예에 따른 반도체 발광소자의 측 단면도이다.
도 4는 제3실시 예에 따른 반도체 발광소자의 측 단면도이다.
도 6은 도 3을 이용한 수평형 반도체 발광소자를 나타낸 측 단면도이다.
도 7은 도 3을 이용한 수직형 반도체 발광소자를 나타낸 측 단면도이다.
Claims (18)
- 제1도전형 반도체층;상기 제1도전형 반도체층 위에 배치되며, 복수의 우물층과 복수의 장벽층을 포함하는 활성층; 및상기 활성층 위에 제2도전형 반도체층을 포함하며,상기 활성층의 최상층은 상기 복수의 장벽층 중 제1장벽층이 배치되며,상기 제1장벽층의 상면은 요철 구조를 포함하며,상기 우물층 및 장벽층 중 적어도 하나의 하면은 플랫한 면인 반도체 발광소자.
- 제1항에 있어서, 상기 제1장벽층은 상기 제1장벽층의 요철 구조의 요부 깊이보다 더 두꺼운 두께를 갖는 반도체 발광소자.
- 제1항에 있어서, 상기 활성층의 제1장벽층의 상면은 다른 장벽층의 상면 면적보다 더 큰 면적을 갖는 반도체 발광소자.
- 제1항에 있어서, 상기 제1장벽층의 요철 구조의 요부 깊이는 10~2000Å 범위를 포함하는 반도체 발광소자.
- 제1항에 있어서, 상기 제2도전형 반도체층은 P형 반도체층이며, 상기 제2도전형 반도체층은 상기 활성층의 제1장벽층 위에 배치된 제1반도체층 및 상기 제1반도체층 위에 제2반도체층을 포함하며,상기 제1반도체층은 상기 제2반도체층의 도핑 농도보다 더 높은 도핑 농도를 갖는 반도체 발광소자.
- 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 활성층의 제1장벽층은 AlxInyGa(1-x-y)N(0≤x≤1,0≤y≤1,0<x+y<1)의 조성식을 포함하는 반도체 발광소자.
- 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제1장벽층의 요철 구조의 철부는 일정한 간격 또는 불규칙한 간격으로 배치되는 반도체 발광소자.
- 제1항에 있어서, 상기 제2도전형 반도체층 위에 채널층, 반사층, 접합층, 오믹 접촉층, 전도성 지지부재, 제2전극, 및 N형 반도체층 중 적어도 하나를 포함하며,상기 제1도전형 반도체층 아래에 언도프드 반도체층, 버퍼층, 기판, 및 제1전극 중 적어도 하나를 포함하는 반도체 발광소자.
- 제1항에 있어서, 상기 활성층의 아래에 제1도전형 클래드층을 포함하는 반도체 발광소자.
- 제5항에 있어서, 상기 제2도전형 반도체층의 제1반도체층은 상기 제1장벽층의 상면의 요철 구조에 대응되는 요철 구조를 포함하는 반도체 발광소자.
- 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제1장벽층의 요철 구조의 요부는 플랫한 평면을 갖는 반도체 발광소자.
- 제11항에 있어서, 상기 제1장벽층의 요철 구조의 요부에는 미세 요철 패턴을 포함하는 반도체 발광소자.
- 제3항에 있어서, 상기 제1장벽층의 상면은 다른 장벽층의 상면 면적보다 50% 이상 넓은 면적을 갖는 반도체 발광소자.
- 제4항에 있어서, 상기 제1장벽층의 요철 구조의 요부 깊이는 50Å 이상인 반도체 발광소자.
- 제1도전형 반도체층;상기 제1도전형 반도체층 위에 배치되며, 복수의 우물층과 복수의 장벽층을 포함하는 활성층; 및상기 활성층 위에 제2도전형 반도체층을 포함하며,상기 활성층의 상면은 요철 면이며,상기 우물층 및 장벽층 중 적어도 하나의 하면은 플랫한 면인 반도체 발광소자.
- 기판 위에 제1도전형 반도체층을 형성하는 단계;상기 제1도전형 반도체층 위에 우물층 및 장벽층이 교대로 배치된 활성층을 형성하는 단계; 및상기 활성층 위에 제2도전형 반도체층을 형성하는 단계를 포함하며,상기 활성층의 우물층 및 장벽층 중 적어도 하나의 하면은 플랫한 면으로 형성되며,상기 활성층의 최상층에 배치된 장벽층의 상면은 요철 구조로 형성되는 반도체 발광소자 제조방법.
- 제16항에 있어서, 상기 활성층의 최상층에 배치된 장벽층의 요철 구조는 규칙적으로 또는 불규칙적으로 형성되는 반도체 발광소자 제조방법.
- 제17항에 있어서, 상기 활성층의 최상층에 배치된 장벽층은 다른 장벽층의 상면 면적보다 큰 면적으로 형성되거나, 상기 활성층의 최상층에 배치된 장벽층의 요부 깊이가 적어도 10~2000Å로 형성되는 반도체 발광소자 제조방법.
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