KR20110103607A - 반도체 발광소자 및 그 제조방법 - Google Patents

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KR20110103607A KR1020100022752A KR20100022752A KR20110103607A KR 20110103607 A KR20110103607 A KR 20110103607A KR 1020100022752 A KR1020100022752 A KR 1020100022752A KR 20100022752 A KR20100022752 A KR 20100022752A KR 20110103607 A KR20110103607 A KR 20110103607A
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엘지이노텍 주식회사
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Abstract

실시 예는 반도체 발광소자 및 그 제조방법에 관한 것이다.
실시 예에 따른 반도체 발광소자는, 기판; 상기 기판 위에 알루미늄(Al)을 포함하는 제1버퍼층; 상기 제1버퍼층 위에 갈륨을 포함하는 제2버퍼층; 상기 제2버퍼층 위에 제1도전형 반도체층; 상기 제1도전형 반도체층 위에 활성층; 및 상기 활성층 위에 제2도전형 반도체층을 포함한다.

Description

반도체 발광소자 및 그 제조방법{Semiconductor light emitting device and fabrication method thereof}
실시 예는 반도체 발광소자 및 그 제조방법에 관한 것이다.
Ⅲ-Ⅴ족 질화물 반도체(group Ⅲ-Ⅴ nitride semiconductor)는 물리적, 화학적 특성으로 인해 발광 다이오드(LED) 또는 레이저 다이오드(LD) 등의 발광 소자의 핵심 소재로 각광을 받고 있다. Ⅲ-Ⅴ족 질화물 반도체는 통상 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 이루어져 있다.
발광 다이오드(Light Emitting Diode : LED)는 화합물 반도체의 특성을 이용하여 전기를 적외선 또는 빛으로 변환시켜서 신호를 주고 받거나, 광원으로 사용되는 반도체 소자의 일종이다.
이러한 질화물 반도체 재료를 이용한 LED 혹은 LD는 광을 얻기 위한 발광 소자에 많이 사용되고 있으며, 핸드폰의 키패드 발광부, 전광판, 조명 장치 등 각종 제품의 광원으로 응용되고 있다.
실시 예는 플랫한 활성층을 제공할 수 있는 반도체 발광소자 및 그 제조방법을 제공한다.
실시 예는 플랫한 기판 위에 활성층을 성장할 수 있어, 수율을 개선시켜 줄 수 있는 반도체 발광소자 제조방법을 제공한다.
실시 예에 따른 반도체 발광소자는, 기판; 상기 기판 위에 알루미늄(Al)을 포함하는 제1버퍼층; 상기 제1버퍼층 위에 갈륨을 포함하는 제2버퍼층; 상기 제2버퍼층 위에 제1도전형 반도체층; 상기 제1도전형 반도체층 위에 활성층; 및 상기 활성층 위에 제2도전형 반도체층을 포함한다.
실시 예에 따른 반도체 발광소자 제조방법은, 기판 위에 극저온의 제1성장 온도로 알루미늄(Al)을 포함하는 제1버퍼층을 형성하는 단계; 상기 제1버퍼층 위에 상기 제1성장 온도보다 높은 제2성장온도로 갈륨(Ga)을 포함하는 제2버퍼층을 형성하는 단계; 상기 제2버퍼층 위에 제1도전형 반도체층을 형성하는 단계; 상기 제1도전형 반도체층 위에 활성층을 형성하는 단계; 및 상기 활성층 위에 제2도전형 반도체층을 형성하는 단계를 포함한다.
실시 예는 칩의 수율을 개선시켜 줄 수 있다.
실시 예는 웨이퍼 내의 파장 및 전기적인 특성 차이를 개선시켜 줄 수 있다.
실시 예는 발광 소자의 신뢰성을 개선시켜 줄 수 있다.
도 1은 실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다.
도 2 내지 도 4는 도 1의 제조과정을 나타낸 도면이다.
도 5는 실시 예에 따른 반도체 발광소자의 성장 시간에 따른 만곡도 및 성장 온도를 나타낸 도면이다.
도 6은 실시 예에 따른 웨이퍼의 파장 균일도 분포를 나타낸 도면이다.
실시 예를 설명함에 있어서, 각 층의 위 또는 아래는 도면을 참조하여 설명하기로 하며, 각 도면의 구성 요소에 대한 두께는 일 예이며, 도면의 두께로 한정하지는 않는다.
이하, 첨부된 도면을 참조하여 실시 예를 설명하면 다음과 같다.
도 1은 실시 예에 따른 반도체 발광소자를 나타낸 도면이다.
도 1을 참조하면, 반도체 발광소자(100)는 기판(110), 제1버퍼층(112), 제2버퍼층(114), 언도프드 반도체층(116), 결정제어층(118), 제1도전형 반도체층(120), 제1전극 접촉층(122), 활성층(124), 제2도전형 버퍼층(126) 및 제2도전형 반도체층(128)을 포함한다.
상기 기판(110)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, Si, GaP, InP, Ge 중 적어도 하나를 이용할 수 있다. 상기 기판(110)의 상면에는 요철 패턴이 형성될 수 있으며, 상기의 요철 패턴은 상기 기판(110)의 식각을 통해 형성하거나, 별도의 러프니스와 같은 광 추출 구조를 형성할 수 있다. 이하, 실시 예의 설명을 위해 상기 기판(110)은 사파이어 기판을 그 예로 설명하기로 한다.
상기 기판(110) 위에는 제1버퍼층(112)이 형성되며, 상기 제1버퍼층(112)은 3족-5족 원소의 화합물 반도체로서, 알루미늄을 포함하는 질화물 반도체 예컨대, AlN으로 형성될 수 있다. 상기 제1버퍼층(112) 위에는 제2버퍼층(114)이 형성되며, 상기 제2버퍼층(114)은 3족-5족 원소의 화합물 반도체로서, 갈륨(Ga)을 포함하는 질화물 반도체 예컨대, GaN계 반도체로 구현될 수 있다.
상기 격자 상수는 AlN은 0.3112nm 정도이며, 상기 GaN은 0.3189nm 정도이고, 상기 사파이어는 0.4765nm 정도이다. 또한 열 팽창계수는 상기 AlN는 4.2×10-6(1/K) 정도이고, GaN은 5.6×10-6(1/K) 정도이고, 사파이어는 8.0×10-6(1/K) 정도이다. 실시 예는 제1버퍼층(112)은 제1성장온도에서 성장시키고, 제2버퍼층(114)은 상기 제1버퍼층(112)의 제1성장 온도보다 높은 제2성장 온도로 성장될 수 있다. 여기서, 상기 제1버퍼층(112)은 상기 제1성장 온도에 의해 그 물질이 가지는 격자 상수와는 다른 격자 상수를 가질 수 있다.
여기서, 상기 기판(110) 상에서 상기 제1버퍼층(112)은 상기 기판(110)의 수평 선상에 대해 볼록(convex) 형태의 만곡도를 가지며, 상기 제2버퍼층(114)은 상기 기판(110)의 수평 선상에 대해 오목(concave)한 형태의 만곡도를 가질 수 있다.
상기 제2버퍼층(114) 위에는 언도프드 반도체층(116)이 형성되며, 상기 언도프드 반도체층(116)은 예컨대 undoped GaN계 반도체로서, 의도적으로 도전형 도펀트를 도핑하지 않더라도 제1도전형 특성을 가지게 된다.
상기 언도프드 반도체층(116) 위에는 결정 제어층(118)이 형성되며, 상기 결정 제어층(118)은 AlGaN/AlGaN 적층 구조 또는 초격자 구조로 형성될 수 있다. 상기 결정 제어층(118)은 상기 기판(110)과 GaN 반도체의 격자 부정합에 의한 결정 결함 발생을 억제시켜 줄 수 있다. 즉, 성장 방향으로 진행하는 전위의 발생을 억제할 수 있다. 상기 언도프드 반도체층(116)에는 인듐(In)이 도핑될 수 있으며, 이에 대해 한정하지는 않는다.
상기 언도프드 반도체층(116) 또는/및 상기 결정 제어층(118)은 형성하지 않을 수 있으며, 이러한 특징은 실시 예의 기술적 범위 내에서 다양하게 변경될 수 있다.
상기 결정 제어층(118) 위에는 제1도전형 반도체층(120)이 형성되며, 상기 제1도전형 반도체층(120) 위에는 제1전극 접촉층(122)이 형성될 수 있다. 상기 제1도전형 반도체층(120) 및 상기 제1전극 접촉층(122)은 제1도전형 도펀트가 도핑된 3족-5족 화합물 반도체 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 등 중에서 적어도 하나를 포함할 수 있다. 상기 제1도전형 반도체층(120) 위에는 제1전극 접촉층(122) 중 적어도 한 층은 인듐이 도핑될 수 있으며, 어느 한 층만 형성될 수 있다.
상기 제1전극 접촉층(122) 위에는 상기 활성층(124)이 형성되며, 상기 활성층(124)은 단일 양자 우물 구조 또는 다중 양자 우물 구조로 형성될 수 있다. 상기 활성층(124)은 3족-5족 원소의 화합물 반도체 재료를 이용하여 우물층과 장벽층의 주기, 예를 들면 InxAlyGa(1-x-y)N 우물층/InaAlbGa(1-a-b)N 장벽층의 주기로 형성될 수 있다(0<x≤1, 0≤y≤1, 0≤x+y≤1, 0≤a≤1, 0≤b≤1, 0≤a+b≤1).
또한 상기 활성층(124)의 하부 장벽층에는 n형 도펀트가 도핑되거나 도핑되지 않을 수 있으며, 최상위 장벽층에는 다른 장벽층이 가지는 도펀트 농도와 다른 도펀트(예: n형 도펀트 또는 p형 도펀트) 농도를 가질 수 있으며, 이에 대해 한정하지는 않는다.
상기 활성층(124)의 성장 방법은 소정의 성장 온도에서 질소 또는/및 수소를 캐리어 가스로 공급하고 NH3, TMGa(또는 TEGa), 및 TMln, TMAl을 선택적으로 공급하여 우물층과 장벽층을 교대로 성장시켜 줄 수 있다. 상기 우물층과 상기 장벽층의 성장 온도는 서로 동일하거나, 상기 장벽층의 성장 온도가 더 높을 수 있다.
이때 상기 우물층의 성장 속도는 0.01nm/sec 이하의 낮은 속도로 성장하고, 그 우물층의 두께는 2.5nm 이상으로 두껍게 성장시켜 줄 수 있다. 상기 우물층 내의 인듐 조성은 10% 이상으로 하여 성장시키고, 상기 우물층 위에 단일 또는 다중 장벽층을 형성시켜 줄 수 있다. 상기 우물층/장벽층의 쌍을 단일 또는 다중으로 성장할 수 있다.
상기 활성층(124)의 위 또는/및 아래에는 도전형 클래드층이 형성될 수 있으며, 상기 도전형 클래드층은 AlGaN계 반도체로 형성될 수 있다.
상기 활성층(124) 위에는 상기 제 2도전형 버퍼층(126)이 형성된다. 상기 제 2도전형 버퍼층(126)은 제2도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체 예컨대, InAlGaN 또는 AlGaN 등으로 형성될 수 있다. 상기 제2도전형 버퍼층(126)은 형성하지 않을 수 있으며, 이에 대해 한정하지는 않는다.
상기 제2도전형 버퍼층(126) 위에는 제2도전형 반도체층(128)이 형성된다. 상기 제2도전형 반도체층(128)은 3족-5족 화합물 반도체 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 등을 이용하여 단층 또는 다층으로 형성될 수 있다.
상기 제2도전형 반도체층(128)이 P형 반도체층인 경우, 상기 제2도전형 도펀트는 Mg, Ze 등과 같은 P형 도펀트를 포함한다. 상기 제2도전형 반도체층(126)은 전극 접촉층으로 기능할 수 있으며, 이에 대해 한정하지는 않는다.
상기 제2도전형 반도체층(128) 위에는 제3도전형 반도체층(미도시)이 형성되며, 상기 제3도전형 반도체층은 제1도전형 도펀트가 도핑된 3족-5족 화합물 반도체로 구현될 수 있다. 이러한 제3도전형 반도체층은 얇은 박막으로 형성될 수 있다.
발광 구조물은 상기 제1전극 접촉층(122), 상기 활성층(124), 상기 제2도전형 반도체층(126)의 적층 구조로 사용하거나, 상기의 적층 구조의 최상층에 제3도전형 반도체층(128)의 적층 구조를 더 포함하여 사용할 수 있다.
또한 상기 발광 구조물은 상기 제1도전형 반도체층(105)이 P형 반도체이고, 상기 제2도전형 반도체층(109)은 N형 반도체로 형성될 수 있다. 이에 따라 상기 발광 구조물은 N-P 접합, P-N 접합, N-P-N 접합, P-N-P 접합 구조 중 적어도 하나를 포함할 수 있다. 상기 화합물 반도체층의 적어도 한 층은 InxAlyGa1-x-yN (0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
도 2내지 도 4는 실시 예에 따른 반도체 발광소자 제조과정을 나타낸 도면이며, 도 5는 실시 예에 따른 반도체 발광소자의 성장 시간에 따른 만곡도 및 온도를 나타낸 도면이며, 성장 시간(T1~T7)에서 각 시간의 간격은 예컨대, 5000초 간격으로 설정될 수 있다.
도 2를 참조하면, 기판(110)은 성장 장비에 로딩되고, 그 위에 3-5족 화합물 반도체층이 형성될 수 있다. 상기 성장 장비는 전자빔 증착기, PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 이중형의 열증착기(dual-type thermal evaporator) 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition) 등에 의해 형성할 수 있으며, 이러한 장비로 한정하지는 않는다.
상기 기판(110)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, Si, GaP, InP, Ge 중 적어도 하나를 이용할 수 있다. 상기 기판(110)의 상면에는 요철 패턴이 형성될 수 있으며, 상기의 요철 패턴은 상기 기판(110)의 식각을 통해 형성하거나, 별도의 러프니스 구조와 같은 광 추출 구조로 형성될 수 있다.
상기 기판(110) 위에는 제1버퍼층(112)이 형성된다(도 5의 D1). 상기 제1버퍼층(112)은 극 저온인 제1성장 온도(예: 400~500℃)의 환경에서 NH3와 TMAl을 공급하여 AlN층으로 형성되며, 수십 nm ~ 수백 nm의 두께로 성장하게 된다. 이때의 상기 기판(110) 및 상기 제1버퍼층(112)은 상기 제1성장 온도에 의해 상기 기판(110)의 수평 선상에 대해 볼록(convex) 형태의 만곡(curvature)을 가지게 된다.
도 3을 참조하면, 상기 제1버퍼층(112) 위에는 제2버퍼층(114)이 형성된다(도 5의 D2). 상기 제2버퍼층(114)은 제1성장 온도(예:450~550℃)보다 높은 제2성장 온도에서 성장되며, NH3와 TEGa (또는 TMGa), TMAl, TMIn(또는 TEIn)을 선택적으로 공급하여 GaN계 버퍼층으로 형성하게 되며, 그 두께는 수십 nm ~ 수백 nm로 성장하게 된다. 이때의 상기 기판(110)은 상기 제2성장 온도에 의해 상기 기판의 수평 선상에 대해 오목 형태의 만곡을 가지게 된다. 상기 제2성장 온도는 상기 제1성장 온도(예: 400~500℃) 보다 50℃ 이상 높은 온도로 성장될 수 있다.
상기 기판(110) 위에 성장되는 상기 제1버퍼층(112)과 상기 제2버퍼층(114)은 상기 기판(110)과의 격자 상수 및 열 팽창 계수의 차이가 존재하게 된다. 상기 격자 상수는 상기 기판(110)이 사파이어 기판인 경우 0.4765nm 정도이며, 상기 AlN은 0.3112nm 정도이며, 상기 GaN은 0.3189nm 정도이다. 또한 열 팽창계수는 상기 AlN는 4.2×10-6(1/K) 정도이고, GaN은 5.6×10-6(1/K) 정도이고, 상기 사파이어는 8.0×10-6(1/K) 정도이다.
실시 예는 AlN 버퍼층(112)은 극저온인 제1성장온도에서 성장시키고, 상기 GaN 버퍼층(114)은 상기 AlN 버퍼층(112)의 제1성장 온도보다 더 높은 제2성장 온도로 성장시켜 준다. 이때 상기 AlN 버퍼층(112)은 상기의 성장 온도에 의해 그 물질이 가지는 격자 상수와는 다른 격자 상수를 가지고 상기 기판(110) 위에 성장될 수 있다.
이에 따라, 상기 기판(110) 및 상기 제1버퍼층(112)은 상기 기판(110)의 수평 선상에 대해 볼록(convex) 형태의 만곡도로 성장된다. 이는 상기 기판(110)의 열 팽창 계수가 상기 AlN 버퍼층(112)보다 크지만, 상기 AlN 버퍼층(112)의 극 저온 성장으로 인해 상기 기판(110) 위에 상기 AlN 버퍼층(112)이 적층된 웨이퍼는 수평 선상에 대해 볼록(convex) 형태의 만곡도로 형성된다.
상기 GaN 버퍼층(112)은 상기 기판(110)의 수평 선상에 대해 오목(concave) 형태의 만곡도를 가지게 된다. 이는 상기 GaN 버퍼층(114)의 열 팽창 계수는 상기 AlN 버퍼층(112) 보다 크고, 상기 사파이어 기판(110)의 열 팽창 계수보다는 작기 때문에, 상기 기판(110) 위에 상기 AlN 버퍼층(112) 및 상기 GaN 버퍼층(114)이 적층된 웨이퍼는 수평 선상에 대해 오목 형태의 만곡도를 가지게 된다.
도 4를 참조하면, 상기 제2버퍼층(114) 위에는 복수의 화합물 반도체층이 형성될 수 있으며, 상기 복수의 화합물 반도체층은 활성층(124)을 포함한다. 상기 활성층(124)의 성장시(도 5의 D7) 상기 기판(110), 상기 제1버퍼층(112), 상기 제2버퍼층(112)에 의해 실질적으로 플랫한 웨이퍼 형태를 제공된다. 상기 활성층(124)이 플랫한 웨이퍼 위에 성장되면, 웨이퍼 전 영역에서 균일한 파장, 균일한 전기적 및 광학적 특성을 가지게 된다. 또한 칩의 수율 저하를 개선시켜 줄 수 있다.
상기 제2버퍼층(114)과 상기 활성층(124) 사이에는 하부 반도체층 예컨대, 격자 상수, 결정 개선, 도전층을 위해 적어도 하나의 반도체층이 형성될 수 있다. 예를 들면, 상기 제2버퍼층(114) 위에는 언도프드 반도체층(116), 결정 제어층(118), 제1도전형 반도체층(120), 제1전극 접촉층(122), 활성층(124)의 순으로 순차적으로 형성될 수 있으며, 상기 활성층(124)의 위에는 제2도전형 버퍼층(126), 제2도전형 반도체층(128)의 순으로 순차적으로 형성될 수 있다.
상기 제2버퍼층(114) 위에는 상기 언도프드 반도체층(116)이 형성되며(도 5의 D3), 상기 언도프드 반도체층(116)은 예컨대 undoped GaN계 반도체로서, 의도적으로 도전형 도펀트를 도핑하지 않더라도 제1도전형 특성을 가지게 된다.
상기 언도프드 반도체층(116) 위에는 결정 제어층(118)이 형성되며(도 5의 D4), 상기 결정 제어층(118)은 AlGaN/AlGaN 적층 구조 또는 초격자 구조로 형성될 수 있다. 상기 결정 제어층(118)은 상기 사파이어 기판(110)과 GaN 반도체의 격자 부정합에 의한 결정 결함 발생을 억제시켜 줄 수 있다. 즉, 결정 성장 방향으로 진행하는 전위의 발생을 억제할 수 있다. 상기 언도프드 반도체층(116)에는 인듐(In)이 도핑될 수 있으며, 이에 대해 한정하지는 않는다.
상기 언도프드 반도체층(116) 또는/및 상기 결정 제어층(118)은 형성하지 않을 수 있으며, 이러한 특징은 실시 예의 기술적 범위 내에서 다양하게 변경될 수 있다.
상기 결정 제어층(118) 위에는 제1도전형 반도체층(120)이 형성되며(도 5의 D5), 상기 제1도전형 반도체층(120) 위에는 제1전극 접촉층(122)이 형성될 수 있다(도 5의 D6). 상기 제1도전형 반도체층(120) 및 상기 제1전극 접촉층(122)은 제1도전형 도펀트가 도핑된 3족-5족 화합물 반도체 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 등 중에서 적어도 하나를 포함할 수 있다. 상기 제1도전형 반도체층(120) 위에는 제1전극 접촉층(122) 중 적어도 한 층은 인듐이 도핑될 수 있으며, 어느 한 층만 형성될 수 있다.
상기 제1전극 접촉층(122) 위에는 상기 활성층(124)이 형성되며(도 5의 D7), 상기 활성층(124)은 단일 양자 우물 구조 또는 다중 양자 우물 구조로 형성될 수 있다. 상기 활성층(124)은 3족-5족 원소의 화합물 반도체 재료를 이용하여 우물층과 장벽층의 주기, 예를 들면 InxAlyGa(1-x-y)N 우물층/InaAlbGa(1-a-b)N 장벽층의 주기로 형성될 수 있다(0<x≤1, 0≤y≤1, 0≤x+y≤1, 0≤a≤1, 0≤b≤1, 0≤a+b≤1).
또한 상기 활성층(124)의 하부 장벽층에는 n형 도펀트가 도핑되거나 도핑되지 않을 수 있으며, 최상위 장벽층에는 다른 장벽층이 가지는 도펀트 농도와 다른 도펀트(예: n형 도펀트 또는 p형 도펀트) 농도를 가질 수 있으며, 이에 대해 한정하지는 않는다.
상기 활성층(124)의 성장 방법은 소정의 성장 온도(예: 760℃ 이상)에서 질소 또는/및 수소를 캐리어 가스 사용하고 NH3, TMGa(또는 TFGa), 및 TMln, TMAl을 선택적으로 공급하여 우물층과 장벽층을 교대로 성장시켜 줄 수 있다. 상기 우물층과 상기 장벽층의 성장 온도는 서로 동일하거나, 상기 장벽층의 성장 온도가 더 높을 수 있다.
이때 상기 우물층의 성장 속도는 0.01nm/sec 이하의 낮은 속도로 성장하고, 그 우물층의 두께는 2.5nm 이상으로 두껍게 성장시켜 줄 수 있다. 상기 우물층 내의 인듐 조성은 10% 이상으로 하여 성장시키고, 상기 우물층 위에 단일 또는 다중 장벽층을 형성시켜 줄 수 있다. 상기 우물층/장벽층의 쌍을 단일 또는 다중으로 성장할 수 있다.
이러한 활성층(124)은 도 5에 도시된 바와 같이, 만곡도가 플랫한 상태의 웨이퍼 위에서 성장될 수 있다. 이러한 플랫한 웨이퍼 위에 성장되는 상기 활성층(124)의 분포 및 두께 등이 균일하게 성장될 수 있어, 칩의 전기적인 특성이 웨이퍼 전 영역에서 균일하게 이루어질 수 있다.
상기 활성층(124)의 위 또는/및 아래에는 도전형 클래드층이 형성될 수 있으며, 상기 도전형 클래드층은 AlGaN계 반도체로 형성될 수 있다.
상기 활성층(124) 위에는 상기 제 2도전형 버퍼층(126)이 형성된다(도 5의 D8). 상기 제 2도전형 버퍼층(126)은 제2도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체 예컨대, InAlGaN 또는 AlGaN 등으로 형성될 수 있다. 상기 제2도전형 버퍼층(126)은 형성하지 않을 수 있으며, 이에 대해 한정하지는 않는다.
상기 제2도전형 버퍼층(126) 위에는 제2도전형 반도체층(128)이 형성된다(도 5의 D9). 상기 제2도전형 반도체층(128)은 3족-5족 화합물 반도체 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 등을 이용하여 단층 또는 다층으로 형성될 수 있다.
상기 제2도전형 반도체층(128)이 P형 반도체층인 경우, 상기 제2도전형 도펀트는 Mg, Ze 등과 같은 P형 도펀트를 포함한다. 상기 제2도전형 반도체층(128)은 전극 접촉층으로 기능할 수 있으며, 이에 대해 한정하지는 않는다.
상기 제2도전형 반도체층(128) 위에는 제3도전형 반도체층(미도시)이 형성되며, 상기 제3도전형 반도체층은 제1도전형 도펀트가 도핑된 3족-5족 화합물 반도체로 구현될 수 있다. 이러한 제3도전형 반도체층은 얇은 박막으로 형성될 수 있다.
발광 구조물은 상기 제1전극 접촉층(122), 상기 활성층(124), 상기 제2도전형 반도체층(126)의 적층 구조로 사용하거나, 상기의 적층 구조의 최상층에 제2도전형 반도체층의 적층 구조를 더 포함하여 사용할 수 있다.
또한 상기 발광 구조물은 상기 제1도전형이 P형 반도체이고, 상기 제2도전형이 N형 반도체로 형성될 수 있다. 이에 따라 상기 발광 구조물은 N-P 접합, P-N 접합, N-P-N 접합, P-N-P 접합 구조 중 적어도 하나를 포함할 수 있다. 상기 화합물 반도체층의 적어도 한 층은 InxAlyGa1-x-yN (0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기와 같이 기판(110) 위에 반도체층(112~128)이 성장된 웨이퍼는 전극 형성 공정, 칩 경계 부분의 에칭 공정, 및 브레이킹 공정 등을 통해 칩 단위로 분리하게 된다.
도 6은 상기와 같이 제조된 웨이퍼의 파장 균일도 분포를 나타낸 도면이다.
도 6을 참조하면, 상기 웨이퍼는 센터 영역(3)과 이를 경유하는 좌/우 에지 사이의 두 영역(1,2)(4,5)으로부터 칩을 파장 균일도를 나타낸 것이다. 웨이퍼의 전 영역(1~5)에 성장된 칩의 파장 분포는 452~453.5nm 랭크에 존재하게 되어, 파장 표준 편차는 1.5nm 이하로 제조될 수 있다. 이러한 웨이퍼는 칩들의 전기적인 특성과 칩의 수율 개선시켜 줄 수 있다.
실시 예는 활성층 아래의 두 버퍼층(112,114)이 볼록한 형태의 만곡도와 오목한 형태의 만곡도로 휘어지도록 유도함으로써, 실질적으로 활성층의 성장시 플랫한 웨이퍼 상에서 성장될 수 있어, 상기 활성층은 웨이퍼 전 영역에서 균일한 파장 대역을 가지게 된다.
상기의 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "directly"와 "indirectly"의 의미를 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 설명하며, 도면에서의 각 층의 두께는 일 예로 설명한다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 반도체 발광소자, 112:제1버퍼층, 114:제2버퍼층, 116:언도프드 반도체층, 118:결정제어층, 120:제1도전형 반도체층, 122:제1전극 접촉층, 124:활성층, 126:제2도전형 버퍼층, 128:제2도전형 반도체층

Claims (12)

  1. 기판;
    상기 기판 위에 알루미늄(Al)을 포함하는 제1버퍼층;
    상기 제1버퍼층 위에 갈륨을 포함하는 제2버퍼층;
    상기 제2버퍼층 위에 제1도전형 반도체층;
    상기 제1도전형 반도체층 위에 활성층; 및
    상기 활성층 위에 제2도전형 반도체층을 포함하는 반도체 발광소자.
  2. 제1항에 있어서, 상기 제1버퍼층은 AlN이며, 상기 제2버퍼층은 GaN계 반도체인 반도체 발광소자.
  3. 제1항 또는 제2항에 있어서, 상기 제1버퍼층은 상기 기판 표면에 대해 볼록한 형태의 만곡도로 형성되며, 상기 제2버퍼층은 상기 기판 표면에 대해 오목한 형태의 만곡도로 형성되는 반도체 발광소자.
  4. 제3항에 있어서, 상기 기판은 사파이어 기판을 포함하는 반도체 발광소자.
  5. 제1항에 있어서, 상기 제2버퍼층은 상기 기판의 격자상수보다는 크고, 상기 제2버퍼층의 격자 상수보다는 큰 것을 특징으로 하는 반도체 발광소자.
  6. 기판 위에 극저온의 제1성장 온도로 알루미늄(Al)을 포함하는 제1버퍼층을 형성하는 단계;
    상기 제1버퍼층 위에 상기 제1성장 온도보다 높은 제2성장온도로 갈륨(Ga)을 포함하는 제2버퍼층을 형성하는 단계;
    상기 제2버퍼층 위에 제1도전형 반도체층을 형성하는 단계;
    상기 제1도전형 반도체층 위에 활성층을 형성하는 단계; 및
    상기 활성층 위에 제2도전형 반도체층을 형성하는 단계를 포함하는 반도체 발광소자 제조방법.
  7. 제6항에 있어서, 상기 제1성장 온도는 400~500℃이며,
    상기 제2성장온도는 상기 제1성장온도보다 적어도 50℃ 높은 온도를 갖는 반도체 발광소자 제조방법.
  8. 제6항에 있어서, 상기 제1버퍼층은 AlN이며, 상기 제2버퍼층은 GaN계 반도체를 포함하는 반도체 발광소자 제조방법.
  9. 제6항에 있어서, 상기 기판은 사파이어 기판을 포함하는 반도체 발광소자 제조방법.
  10. 제6항 또는 제8항에 있어서, 상기 제1버퍼층은 상기 기판 표면에 대해 볼록한 형태의 만곡도를 가지며, 상기 제2버퍼층은 상기 제1버퍼층에 대해 오목한 형태의 만곡도를 가지는 반도체 발광소자 제조방법.
  11. 제6항 또는 제8항에 있어서, 상기 활성층은 플랫한 반도체층의 표면 상에 성장되는 반도체 발광소자 제조방법.
  12. 제6항 또는 제8항에 있어서, 상기 활성층의 파장 표준 편차는 웨이퍼 전 영역에서 1.5nm 이하인 반도체 발광소자 제조방법.
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