KR101371819B1 - 반도체 발광소자 및 그 제조방법 - Google Patents

Abstract

본 발명의 실시 예는 반도체 발광소자에 관한 것이다.

본 발명의 실시 예에 따른 반도체 발광소자는 상부가 요철 패턴으로 형성되고, 상기 요 및 철 패턴의 표면 중 적어도 하나의 표면이 스텝 구조로 형성된 기판; 상기 기판 위에 형성된 제 1도전성 반도체층; 상기 제 1도전성 반도체층 위에 형성된 활성층; 상기 활성층 위에 형성된 제 2도전성 반도체층을 포함한다.

반도체, 발광소자, 기판, 요철 패턴

Description

반도체 발광소자 및 그 제조방법{Semiconductor light emitting device and fabrication method thereof}

본 발명의 실시 예는 반도체 발광소자 및 그 제조방법에 관한 것이다.

Ⅲ-Ⅴ족 질화물 반도체(group Ⅲ-Ⅴ nitride semiconductor)는 물리적, 화학적 특성으로 인해 발광 다이오드(LED) 또는 레이저 다이오드(LD) 등의 발광 소자의 핵심 소재로 각광을 받고 있다.

Ⅲ-Ⅴ족 질화물 반도체는 통상 In_xAl_yGa_{1 -x- y}N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 이루어져 있다. 이러한 질화물 반도체 재료를 이용한 LED 혹은 LD의 광을 얻기 위한 발광 소자에 많이 사용되고 있으며, 핸드폰의 키패드 발광부, 전광판, 조명 장치 등 각종 제품의 광원으로 응용되고 있다.

도 1은 종래의 질화물 반도체 발광소자의 측단면도로서, 특히 질화물 반도체 발광 다이오드(LED) 소자를 나타낸다.

도 1을 참조하면, 발광 소자(10)는, 사파이어 기판(11) 상에 n형 GaN층(13), 활성층(15), 및 p형 GaN층(17)이 순차 적층된 구조로 형성되며, 메사 식각 공정에 의해 p형 GaN층(17)에서 n형 GaN층(13)의 일부를 노출시켜 준다. 이때 노출된 n형 GaN층(13)의 상면에는 n측 전극(19)이 형성되어 있고, p형 GaN층(17) 상면에 p측 전극(21)이 형성되어 있다.

본 발명의 실시 예는 기판의 요 또는/및 철 패턴의 표면에 미세 스텝 구조를 형성시켜 줌으로써, ESD 내성 저하를 방지할 수 있는 반도체 발광소자 및 그 제조방법을 제공한다.

본 발명의 실시 예는 기판의 렌즈 패턴의 표면에 다수의 [0001] 면을 노출시켜 줌으로써, 활성층의 열화 현상을 방지할 수 있는 반도체 발광소자 및 그 제조방법을 제공한다.

본 발명의 실시 예에 따른 반도체 발광소자는 상부가 요철 패턴으로 형성되고, 상기 요 및 철 패턴의 표면 중 적어도 하나의 표면이 스텝 구조로 형성된 기판; 상기 기판 위에 형성된 제 1도전성 반도체층; 상기 제 1도전성 반도체층 위에 형성된 활성층; 상기 활성층 위에 형성된 제 2도전성 반도체층을 포함한다.

본 발명의 실시 예에 따른 반도체 발광소자는 하부에 요철 패턴이 형성되고, 상기 요 및 철 패턴의 표면 중 적어도 하나의 표면이 스텝 구조로 형성된 제 1도전성 반도체층; 상기 제 1도전성 반도체층 위에 형성된 활성층; 상기 활성층 위에 형 성된 제 2도전성 반도체층을 포함한다.

본 발명의 실시 예에 따른 반도체 발광소자 제조방법은 기판 상부에 요철 패턴을 형성하고, 상기 요 및 철 패턴의 표면 중 적어도 하나의 표면을 스텝 구조로 형성시켜 주는 단계; 상기 기판 위에 제 1도전성 반도체층을 형성하는 단계; 상기 제 1도전성 반도체층 위에 활성층을 형성하는 단계; 상기 활성층 위에 제 2도전성 반도체층을 형성하는 단계를 포함한다.

본 발명의 실시 예에 따른 반도체 발광소자 및 그 제조방법에 의하면, 기판 상부에서 전위 다발이 생성되는 것을 방지할 수 있다.

또한 ESD 내성 저하를 방지하여 LED의 신뢰성을 개선해 줄 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 대해 설명하면 다음과 같다.

도 2는 본 발명의 제 1실시 예에 따른 반도체 발광소자의 측 단면도이며, 도 2는 도 1의 기판의 부분 측 단면도이고, 도 3은 도 2의 평면도이다.

도 2를 참조하면, 반도체 발광소자(100)는 표면에 미세 스텝 구조(114)가 형성된 철 패턴(112)을 갖는 기판(110), 버퍼층(120), 언도프드 반도체층(130), 제 1도전성 반도체층(140), 활성층(150), 제 2도전성 반도체층(160)을 포함한다.

상기 기판(110)은 사파이어 기판(Al₂0₃), GaN, SiC, ZnO, Si, GaP 그리고 GaAs 등으로 이루어진 군에서 선택될 수 있으며, 실시 예에서는 사파이어 기판의 예로 설명하기로 한다. 이러한 기판(110)은 발광소자의 전극 형성 전 또는 후에 제거될 수도 있다.

상기 기판(110) 상부에는 요철 패턴(111,112)이 일체로 형성되며, 상기 철 패턴(112)의 형상은 식각 공정에 의해 형성될 수 있는 돌출 구조물의 형상으로서, 렌즈 형상, 다각형 형상, 소정 각도로 이격된 분기 구조로 형성될 수도 있다. 여기서, 상기 철 패턴(112)은 볼록 렌즈 형상의 예로 설명하기로 한다. 이러한 철 패턴(112)은 주기적 또는 불규칙적으로 형성될 수 있으며, 직경은 1~5um이고 높이는 1~2um로 형성될 수 있다.

이러한 기판(110)의 요철 패턴(111,112) 중 적어도 한 패턴의 표면에는 스텝 구조가 형성될 수 있다. 상기 철 패턴(112)의 표면에는 도 3 및 도 4에 도시된 바와 같이, 기판(110)의 철 패턴(112)에는 다수개의 미세한 크기의 스텝 구조(114)가 형성된다. 여기서, 스텝 구조(114)는 철 패턴(112)의 표면에만 형성되는 것으로 도시하고 설명하였으나, 요 패턴(111)의 표면 또는 요 패턴(111)과 철 패턴(112) 중 적어도 한 표면에 형성될 수 있다.

이러한 기판(110)의 철 패턴(112)의 표면이 외부 소거층(미도시)과의 결합력의 차이로 인해 상기 표면 일부가 분리되어 노출된 구조이다. 이때, 상기 기판(110)의 철 패턴(112)의 표면에 형성된 스텝 구조(114)는 수직 성장이 잘 되도록 하는 [0001]면 등이 노출된다. 이러한 스텝 구조(114)의 크기는 나노 크기(예 : 10~90nm)로 형성될 수 있다.

이러한 기판(110)의 위에는 버퍼층(120)이 형성된다. 상기 버퍼층(120)은 상기 기판(110)과의 격자 상수 차이를 줄여주기 위한 층으로서, GaN, AlN, AlGaN, InGaN, AlInGaN 등이 선택적으로 이용하여 소정 두께((예 ; 150~1000Å)로 형성될 수 있다. 상기 버퍼층(120) 위에는 언도프드 반도체층(130)이 형성될 수 있으며, 상기 언도프드 반도체층(130)은 undoped GaN층으로 구현될 수 있다. 상기 기판(110) 위에는 상기 버퍼층(120) 및 언도프드 반도체층(130) 중 어느 하나의 층만 형성하거나 어느 하나의 층만 남겨줄 수 있으며, 또는 두 층 모두를 형성하지 않을 수도 있다.

상기 언도프드 반도체층(130) 위에는 제 1도전성 반도체층(140)이 형성된다. 상기 제 1도전성 반도체층(140)은 예컨대, n형 반도체층을 포함할 수 있는 데, 상기 n형 반도체층은 In_xAl_yGa_{1 -x- y}N (0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료 예컨대, InAlGaN, GaN, AlGaN, InGaN, AlN, InN등에서 선택될 수 있으며, 제 1도전성 도펀트(예: Si, Ge, Sn 등)가 도핑된다.

상기 제 1도전성 반도체층(140) 위에는 활성층(150)이 형성되며, 상기 활성층(150)은 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 상기 활성층(150)의 위 및/또는 아래에는 도전성 클래드층(미도시)이 형성될 수도 있으며, 상기 도전성 클래드층은 AlGaN층으로 구현될 수 있다.

상기 활성층(150) 위에는 제 2도전성 반도체층(160)이 형성되며, 상기 제 2도전성 반도체층(160)은 p형 반도체층으로 구현될 수 있는 데, 상기 p형 반도체층 은 In_xAl_yGa_{1 -x- y}N (0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질 예컨대, InAlGaN, GaN, AlGaN, InGaN, AlN, InN등에서 선택될 수 있으며, 제 2도전성 도펀트(예: Mg)가 도핑된다.

이러한 상기 제 1도전성 반도체층(140) 및 제 2도전성 반도체층(160) 위에는 전극층(미도시)이 형성될 수 있다.

상기와 같이, 기판(110)의 상부에 요철 패턴(111,112)이 형성되고, 상기 철 패턴(112)의 표면이 적어도 [0001]면을 갖는 스텝 구조(114)로 형성됨으로써, 상기 철 패턴(112)에서 광이 추출되는 임계각을 감소시켜 주어, 광 추출 효율의 향상을 통해 외부 광 효율을 개선시켜 줄 수 있다. 또한 [0001]면을 갖는 스텝 구조(114)의 철 패턴(112)과 요 패턴(111) 모두에는 버퍼층(120)과 같은 질화물 반도체층이 성장될 수 있기 때문에, 전위 다발이 생성되는 것을 방지하여 ESD 내성 저하를 방지하고, 활성층의 품질을 개선할 수 있다. 이는 기존 기판의 요철 구조로 인한 다량의 전위 다발이 발생되는 문제를 해결할 수 있다.

도 5 내지 도 8은 본 발명의 제 1실시 예에 따른 반도체 발광소자 제조 방법을 나타낸 도면이다.

도 5를 참조하면, 기판(110) 위에 요철 형상의 패턴(111,112)이 된다. 상기 기판(110)은 사파이어 기판(Al₂0₃), GaN, SiC, ZnO, Si, GaP 그리고 GaAs 등으로 이루어진 군에서 선택될 수 있으며, 발광소자의 전극 형성 전 또는 후에 제거될 수도 있다. 여기서, 사파이어 기판일 경우, 식각 공정에 의해 볼록 렌즈 형상을 갖는 PSS(Patterned Sapphire Substrate) 패턴이 형성될 수 있다. 상기 식각 공정은 예컨대, 건식 식각 방법으로서, RIE(Reactive Ion Etching), CCP(Capacitively Coupled Plasma), ECR(Electron Cyclotron Resonance), ICP(Inductively Coupled Plasma) 등의 장비를 이용할 수 있다.

상기 기판(110)의 요철 형상의 패턴(111,112) 위에 알루미늄(Al)을 포함한 질화물 반도체로 이루어진 소거층(115)이 형성된다. 상기 소거층(115)은 AlN, AlInN, AlGaN 중 적어도 하나로 이루어지며, 기판 상부에 소정 두께(예: 100~800Å)로 형성될 수 있다. 이때, 상기 소거층(115)은 사파이어 기판(110)의 재질과의 격자 상수 차이로 인하여 초기에는 박막의 형태를 가지기 어려워, 알갱이 형태로 서로 뭉쳐서 형성된다. 이때 소거층(115)의 성장 온도를 높여 계속 성장할 경우 수백 nm의 두께의 박막으로 형성될 수도 있다.

그리고 기판 상부에 소거층(115)이 형성되면, 성장 챔버 내부를 고온의 온도에서 염소(HCI) 가스 분위기로 열 처리하게 된다. 이때 철 패턴(112)의 표면에 부착된 소거층(115)이 기화되면서 상기 철 패턴(112)의 표면도 분리시켜 줌으로써, 도 6에 도시된 바와 같이 상기 철 패턴(112)의 표면에는 다수개의 스텝 구조(114)가 형성된다. 이러한 스텝 구조(114)에는 [0001]면이 노출됨으로써 철 패턴(112)에 GaN 성장 면을 제공할 수 있게 된다. 여기서, 요 패턴(111)의 표면에도 상기와 같은 스텝 구조가 형성될 수 있으나, GaN 성장 조건에는 크게 영향을 미치지 않아 미도시하고 그 설명은 생략하기로 한다.

또한 상기 기판(110)의 철 패턴(112) 표면에 형성된 스텝 구조(114)는 나노 크기(예: 10~90nm)로 형성될 수 있으며, 이러한 크기는 소거층(115)과 기판 표면과의 접촉되는 면적에 비례할 수 있다.

도 7에 도시된 바와 같이, 상기 기판(110) 상부의 요철 패턴(111,112) 위에 버퍼층(120)을 소정 두께(예 ; 150~1000Å)로 형성시켜 준다. 여기서, 버퍼층(120)은 상기 기판(110)과의 격자 상수 차이를 줄여주기 위한 층으로서, GaN, AlN, AlGaN, InGaN, AlInGaN 등이 선택적으로 형성될 수 있다. 상기 버퍼층(120) 위에는 언도프드 반도체층(130)이 형성될 수 있으며, 상기 언도프드 반도체층(130)은 undoped GaN층으로 구현될 수 있다. 상기 기판(110) 위에는 상기 버퍼층(120) 및 언도프드 반도체층(130) 중 어느 하나의 층만 형성하거나 어느 하나의 층만 남겨줄 수 있으며, 또는 두 층 모두를 형성하지 않을 수도 있다.

도 8에 도시된 바와 같이, 상기 언도프드 반도체층(130) 위에는 제 1도전성 반도체층(140)이 형성된다. 상기 제 1도전성 반도체층(140)은 예컨대, n형 반도체층을 포함할 수 있는 데, 상기 n형 반도체층은 In_xAl_yGa_{1 -x- y}N (0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료 예컨대, InAlGaN, GaN, AlGaN, InGaN, AlN, InN등에서 선택될 수 있으며, 제 1도전성 도펀트(예: Si, Ge, Sn 등)가 도핑된다.

상기 제 1도전성 반도체층(140) 위에는 활성층(150)이 형성되며, 상기 활성층(150)은 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 상기 활성층(150)의 위 및/또는 아래에는 도전성 클래드층(미도시)이 형성될 수도 있으며, 상기 도전성 클래드층은 AlGaN층으로 구현될 수 있다.

상기 활성층(150) 위에는 제 2도전성 반도체층(160)이 형성되며, 상기 제 2도전성 반도체층(160)은 p형 반도체층으로 구현될 수 있는 데, 상기 p형 반도체층은 In_xAl_yGa_{1 -x- y}N (0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질 예컨대, InAlGaN, GaN, AlGaN, InGaN, AlN, InN등에서 선택될 수 있으며, 제 2도전성 도펀트(예: Mg)가 도핑된다. 여기서, 제 2도전성 반도체층(160) 위에는 투명전극층이 더 형성될 수도 있다.

이러한 상기 제 1도전성 반도체층(140) 및 제 2도전성 반도체층(160) 위에는 제 1 및 제 2전극층(미도시)이 형성될 수 있다.

도 9는 제 1실시 예에서 기판 위에 언도프드 반도체층을 0.5um 정도 성장한 이후 SEM(Scanning Electron Microscope) 이미지를 나타낸 도면이며, 도 10은 제 1실시 예에서 제 1도전성 반도체층까지 성장이 완료된 표면 AFM(Atomic Force Microscope) 이미지를 나타낸 것이다.

도 11은 본 발명의 제 2실시 예에 따른 반도체 발광소자(100A)를 나타낸 측 단면도이다.

도 11을 참조하면, 기판(110) 위에 요철 패턴(111,112)을 형성하고, 상기 철 패턴(112)의 표면에 스텝 구조(114)를 형성시켜 준다. 이때 상기 기판의 철 패턴(112)의 표면에 알갱이 형태의 소거층(도 5의 115)이 완전하게 제거되지 않고 부 분적으로 남아있는 경우, 제 1도전성 반도체층(140)이 보다 효과적으로 적층될 수 있다. 즉, 부분적으로 남아있는 소거층이 씨드층의 역할을 하여 기판 위의 전 영역에 반도체층이 균일하게 적층될 수 있도록 해 준다.

상기 기판(110) 위에는 제 1도전성 반도체층(140)이 형성되는 데, 상기 제 1도전성 반도체층(140)은 예컨대, n형 반도체층을 포함할 수 있으며, 제 1도전성 도펀트가 도핑된다.

상기 제 1도전성 반도체층(140) 위에는 활성층(150)이 형성되며, 상기 활성층(150)은 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 상기 활성층(150)의 위 및/또는 아래에는 도전성 클래드층(미도시)이 형성될 수도 있으며, 상기 도전성 클래드층은 AlGaN층으로 구현될 수 있다.

상기 활성층(150) 위에는 제 2도전성 반도체층(160)이 형성되며, 상기 제 2도전성 반도체층(160)은 p형 반도체층으로 구현될 수 있으며, 제 2도전성 도펀트(예: Mg)가 도핑된다.

상기 제 2도전성 반도체층(160) 위에는 제 3도전성 반도체층(165)이 형성된다. 상기 제 3도전성 반도체층(165)은 n형 반도체층을 포함할 수 있는 데, 상기 n형 반도체층은 In_xAl_yGa_{1 -x- y}N (0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료 예컨대, InAlGaN, GaN, AlGaN, InGaN, AlN, InN등에서 선택될 수 있으며, 제 3도전성 도펀트(예: Si, Ge, Sn 등)가 도핑된다. 이러한 제 3도전성 반도체층(165) 위에는 투명 전극층(미도시)이 형성될 수 있다.

이러한 상기 제 1도전성 반도체층(140) 및 제 3도전성 반도체층(165) 위에는 제 1 및 제 2전극층(미도시)이 형성될 수 있다.

도 12 및 도 13은 본 발명의 제 3실시 예에 따른 반도체 발광소자(100B)의 제조 과정을 나타낸 도면이다. 이러한 반도체 발광소자(100B)는 서로 대응하는 두 전극층(145,170)이 서로 수직하게 배치되는 수직형 반도체 발광소자로 구현된 구조이다. 이러한 반도체 발광소자의 설명함에 있어서, 층의 상 또는 하의 위치를 도면을 기준으로 설명하기로 한다.

먼저, 도 12를 참조하면 기판(110)의 요철 패턴(111,112) 중 적어도 한 패턴(112)의 표면에는 스텝 구조(114)가 형성되며, 상기 기판(110) 위에는 제 1도전성 반도체층(150)이 형성된다. 여기서, 상기 기판(110) 위에는 버퍼층 및 언도프드 반도체층이 형성되고 모두 제거될 수도 있다.

상기 제 1도전성 반도체층(140) 위에는 활성층(150)이 형성되고, 상기 활성층(150) 위에는 제 2도전성 반도체층(160)이 형성된다. 상기 제 2도전성 반도체층 (160)위에는 제 2전극층(170)이 형성된다. 상기 제 2전극층(170) 위에는 전도성 지지기판(180)이 형성된다.

이후, 상기 기판(110)을 제 1도전성 반도체층(140)으로부터 물리적 또는/및 화학적 방식으로 분리하게 된다. 예컨대, 기판(110)은 레이저 리프트 오프(LLO) 방식으로 제 1도전성 반도체층(140)으로부터 분리될 수 있다.

도 13에 도시된 바와 같이, 반도체 발광소자(100B)의 하부에는 전도성 지지기판(180)이 배치되고, 상부에는 제 1도전성 반도체층(140)이 형성된다. 이때 제 1 도전성 반도체층(140)의 상부에는 도 12의 기판(110)의 요철 패턴(111,112)에 상응하는 요철 패턴(141,142)이 형성되어 있으며, 오목 렌즈 형상의 요 패턴(142)의 표면이 스텝 구조(144)로 형성된다. 이러한 제 1도전성 반도체층(140)의 요 패턴(142)의 표면에 형성된 스텝 구조(144)는 외부 양자 효율을 개선시켜 줄 수 있다.

이러한 제 1도전성 반도체층(140) 위에는 제 1전극층(145)이 형성된다. 이러한 반도체 발광소자(100B)는 n-p 접합구조에 대해 설명하였으나, n-p-n 구조로도 제조할 수 있다. 또한, 기판 위의 버퍼층에 도전성 도펀트를 도핑함으로써, 버퍼층에 기판의 요철 패턴에 대응하는 패턴이 형성될 수 있다.

본 발명의 실시 예에서는 pn구조, np구조 npn구조 및 pnp 구조 중에서 어느 하나로 구현될 수 있다. 본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "directly"와 "indirectly"의 의미를 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.

이상에서 본 발명에 대하여 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명의 실시 예를 한정하는 것이 아니며, 본 발명의 실시 예가 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이 다. 예를 들어, 본 발명의 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

도 1은 종래 반도체 발광소자를 나타낸 측 단면도.

도 2는 본 발명의 제 1실시 예에 따른 반도체 발광소자를 나타낸 측 단면도.

도 3은 도 1의 기판의 철 패턴을 상세하게 나타낸 측 단면도.

도 4는 도 3의 평면도.

도 5 내지 도 8은 본 발명의 제 1실시 예에 따른 반도체 발광소자를 나타낸 측 단면도.

도 9는 제 1실시 예에 있어, 기판 위의 언도프드 반도체층의 표면을 나타낸 이미지.

도 10은 제 1실시 예에 있어, 제 1도전성 반도체층까지 형성된 표면 이미지를 나타낸 도면.

도 11은 본 발명의 제 2실시 예에 따른 반도체 발광소자를 나타낸 측 단면도.

도 12 및 도 13은 본 발명의 제 3실시 예에 따른 반도체 발광소자를 나타낸 측 단면도.

<도면의 주요 부분에 대한 부호의 설명>

100,100A,100B : 반도체 발광소자 110 : 기판

111,142 : 요 패턴 112,141 : 철 패턴

114,144 : 스텝 구조 115 : 소거층

120 : 버퍼층 140 : 제 1도전성 반도체층

145 : 제 1전극층 150 : 활성층

160 : 제 2도전성 반도체층 165 : 제 3도전성 반도체층

170 : 제 2전극층 180 : 전도성 지지기판

Claims (13)

1. 상부가 요철 패턴을 갖고, 상기 요 및 철 패턴의 표면 중 적어도 하나의 표면이 스텝 구조를 갖는 기판;

   상기 기판 위에 배치된 제 1도전성 반도체층;

   상기 제 1도전성 반도체층 위에 배치된 활성층;

   상기 활성층 위에 배치된 제 2도전성 반도체층을 포함하며,

   상기 스텝 구조를 갖는 패턴은 오목 또는 볼록 렌즈 형상을 갖는 반도체 발광소자.
2. 하부에 요철 패턴을 갖고, 상기 요 및 철 패턴의 표면 중 적어도 하나의 표면이 스텝 구조를 갖는 제 1도전성 반도체층;

   상기 제 1도전성 반도체층 위에 배치된 활성층;

   상기 활성층 위에 배치된 제 2도전성 반도체층을 포함하며,

   상기 스텝 구조를 갖는 패턴은 오목 또는 볼록 렌즈 형상을 갖는 반도체 발광소자.
3. 제 1항 또는 제 2항에 있어서,

   상기 스텝 구조는 적어도 [0001] 면을 노출시키는 반도체 발광소자.
4. 제 1항에 있어서,

   상기 기판은 사파이어 기판(Al₂0₃), GaN, SiC, ZnO, Si, GaP, GaAs 중에서 어느 하나인 반도체 발광소자.
5. 제 1항 또는 제 2항에 있어서,

   상기 제1도전성 반도체층은 n형 반도체층을 포함하며,

   상기 제2도전성 반도체층은 p형 반도체층을 포함하는 반도체 발광소자.
6. 제 1항에 있어서,

   상기 기판 위에 배치된 버퍼층 및 언도프드 반도체층 중 적어도 하나를 포함하는 반도체 발광소자.
7. 제 1항 또는 제 2항에 있어서,

   상기 제 2도전성 반도체층 위에 배치된 제 3도전성 반도체층, 전도성 지지기판, 투명전극층 및 제 2전극층 중 적어도 하나를 포함하는 반도체 발광소자.
8. 기판 상부에 요철 패턴을 형성하고, 상기 요 및 철 패턴의 표면 중 적어도 하나의 표면을 스텝 구조로 형성시켜 주는 단계;

   상기 기판 위에 제 1도전성 반도체층을 형성하는 단계;

   상기 제 1도전성 반도체층 위에 활성층을 형성하는 단계; 및

   상기 활성층 위에 제 2도전성 반도체층을 형성하는 단계를 포함하며,

   상기 스텝 구조를 갖는 패턴은 오목 또는 볼록 렌즈 형상을 갖는 반도체 발광소자 제조방법.
9. 제 8항에 있어서,

   상기 요 및 철 패턴의 표면 중 적어도 하나의 표면에 스텝 구조로 형성하는 단계는,

   상기 기판 상부에 식각 공정으로 요철 패턴을 형성하는 단계; 상기 기판 위에 Al을 포함하는 소거층을 형성하는 단계; 상기 소거층을 상기 기판의 표면으로부터 분리하여, 상기 렌즈 형상의 철 패턴의 표면이 스텝 구조로 형성되는 단계를 포함하는 반도체 발광소자 제조방법.
10. 제 9항에 있어서,

    상기 소거층은 AlInN, AlGaN 및 InGaN 중 어느 하나로 형성되는 반도체 발광소자 제조방법.
11. 제 8항에 있어서,

    상기 기판 위에는 버퍼층 및 언도프드 반도체층 중 적어도 하나를 형성해 주는 단계를 포함하는 반도체 발광소자 제조방법.
12. 제 8항에 있어서,

    상기 제 2도전성 반도체층 위에는 제 3도전성 반도체층, 투명전극층 및 전극층 중 적어도 하나를 형성해 주는 반도체 발광소자 제조방법.
13. 제 8항에 있어서,

    상기 제 1도전성 반도체층으로부터 상기 요철패턴을 갖는 기판을 제거하는 단계를 포함하는 반도체 발광소자 제조방법.

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