KR101371852B1 - 반도체 발광소자 및 그 제조방법 - Google Patents

반도체 발광소자 및 그 제조방법 Download PDF

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본 발명의 실시 예는 반도체 발광소자에 관한 것이다.
본 발명의 실시 예에 따른 반도체 발광소자는 제 1도전성 반도체층; 상기 제 1도전성 반도체층 위에 형성된 활성층; 상기 활성층 위에 형성되며, 상부가 러프니스하게 형성된 제 1반도체층 및, 상기 제 1반도체층 위에 오믹 접촉된 제 2반도체층을 포함하는 제 2도전성 반도체층을 포함한다.
반도체, 발광소자, 러프니스

Description

반도체 발광소자 및 그 제조방법{Semiconductor light emitting device and fabrication method thereof}
본 발명의 실시 예는 반도체 발광소자 및 그 제조방법에 관한 것이다.
Ⅲ-Ⅴ족 질화물 반도체(group Ⅲ-Ⅴ nitride semiconductor)는 물리적, 화학적 특성으로 인해 발광 다이오드(LED) 또는 레이저 다이오드(LD) 등의 발광 소자의 핵심 소재로 각광을 받고 있다.
Ⅲ-Ⅴ족 질화물 반도체는 통상 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 이루어져 있다. 이러한 질화물 반도체 재료를 이용한 LED 혹은 LD의 광을 얻기 위한 발광 소자에 많이 사용되고 있으며, 핸드폰의 키패드 발광부, 전광판, 조명 장치 등 각종 제품의 광원으로 응용되고 있다.
도 1은 종래의 질화물 반도체 발광소자의 측단면도로서, 특히 질화물 반도체 발광 다이오드(LED) 소자를 나타낸다.
도 1을 참조하면, 발광 소자(10)는, 사파이어 기판(11) 상에 n형 GaN층(13), 활성층(15), 및 p형 GaN층(17)이 순차 적층된 구조로 형성되며, 메사 식각 공정에 의해 p형 GaN층(17)에서 n형 GaN층(13)의 일부를 노출시켜 준다. 이때 노출된 n형 GaN층(13)의 상면에는 n측 전극(19)이 형성되어 있고, p형 GaN층(17) 상면에 p측 전극(21)이 형성되어 있다.
본 발명의 실시 예는 제 2도전성 반도체층에 러프니스를 형성해 줌으로써, 외부 양자 효율을 증가시켜 줄 수 있는 반도체 발광소자 및 그 제조방법을 제공한다.
본 발명의 실시 예는 제 2도전성 반도체층에 러프니스를 형성한 후 오믹 접촉을 위한 반도체층을 형성시켜 줄 수 있도록 한 반도체 발광소자 및 그 제조방법을 제공한다.
본 발명의 실시 예에 따른 반도체 발광소자는 제 1도전성 반도체층; 상기 제 1도전성 반도체층 위에 형성된 활성층; 상기 활성층 위에 형성되며, 상부가 러프니스하게 형성된 제 1반도체층 및, 상기 제 1반도체층 위에 오믹 접촉된 제 2반도체층을 포함하는 제 2도전성 반도체층을 포함한다.
본 발명의 실시 예에 따른 반도체 발광소자 제조방법은 제 1도전성 반도체층 위에 활성층을 형성하는 단계; 상기 활성층 위에 제 2도전성 반도체층의 제 1반도체층을 형성하는 단계; 상기 제 1반도체층 위에 금속 소거층을 형성하는 단계; 상기 금속 소거층을 에칭하여 금속 아일랜드로 형성하는 단계; 상기 금속 아일랜드부 터 제 2도전성 반도체층의 제 1반도체층을 에칭하여, 상기 제 1반도체층 위에 러프니스를 형성시켜 주는 단계를 포함한다.
본 발명의 실시 예에 따른 반도체 발광소자 및 그 제조방법에 의하면, 활성층 위의 도전성 반도체층에 형성된 원뿔형 러프니스에 의해 외부 양자 효율을 개선시켜 줄 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 대해 설명하면 다음과 같다.
도 2는 본 발명의 실시 예에 따른 반도체 발광소자의 측 단면도이다.
도 2를 참조하면, 반도체 발광소자(100)는 기판(110), 버퍼층(120), 제 1도전성 반도체층(130), 활성층(140), 상부에 러프니스(152,156)가 형성된 제 2도전성 반도체층(150), 제 1전극(171) 및 제 2전극(173)을 포함한다.
상기 기판(110)은 사파이어 기판(Al203), GaN, SiC, ZnO, Si, GaP 그리고 GaAs 등으로 이루어진 군에서 선택될 수 있으며, 실시 예에서는 사파이어 기판의 예로 설명하기로 한다. 이러한 기판(110) 위에는 요철 구조 등이 형성될 수 있으며, 이에 한정하지는 않는다.
상기 기판(110) 위에는 버퍼층(120)이 형성된다. 상기 버퍼층(120)은 상기 기판(110)과의 격자 상수 차이를 줄여주기 위한 층으로서, GaN, AlN, AlGaN, InGaN, AlInGaN 등이 선택적으로 이용하여 소정 두께((예 ; 140~1000Å)로 형성될 수 있다. 상기 버퍼층(120) 위에는 언도프드 반도체층(미도시)이 형성될 수 있으며, 상기 언도프드 반도체층(미도시)은 undoped GaN층으로 구현될 수 있다. 또한 상기 기판(110) 위에는 상기 버퍼층(120) 및 언도프드 반도체층이 존재하지 않거나, 적어도 한 층만 존재할 수 있다.
상기 버퍼층(120) 위에는 제 1도전성 반도체층(130)이 형성된다. 상기 제 1도전성 반도체층(130)은 예컨대, n형 반도체층을 포함할 수 있는 데, 상기 n형 반도체층은 InxAlyGa1 -x- yN (0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료 예컨대, InAlGaN, GaN, AlGaN, InGaN, AlN, InN등에서 선택될 수 있으며, 제 1도전성 도펀트(예: Si, Ge, Sn 등)가 도핑된다.
상기 제 1도전성 반도체층(130) 위에는 활성층(140)이 형성되며, 상기 활성층(140)은 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 상기 활성층(140)의 위 및/또는 아래에는 도전성 클래드층(미도시)이 형성될 수도 있으며, 상기 도전성 클래드층은 AlGaN층으로 구현될 수 있다.
상기 활성층(140) 위에는 제 2도전성 반도체층(150)이 형성되며, 상기 제 2도전성 반도체층(150)은 p형 반도체층으로 구현될 수 있는 데, 상기 p형 반도체층은 InxAlyGa1 -x- yN (0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질 예컨대, InAlGaN, GaN, AlGaN, InGaN, AlN, InN등에서 선택될 수 있으며, 제 2도전성 도펀트(예: Mg)가 도핑된다. 여기서, 상기 제 1도전성 반도체층(130), 활성 층(140), 제 2도전성 반도체층(150)은 발광 구조물로 정의될 수 있다.
상기 제 2도전성 반도체층(150)은 제 1반도체층(151) 및 제 2반도체층(155)을 포함하며, 상기 제 1반도체층(151)은 상부에 러프니스(152)가 형성된다. 상기 러프니스(152)는 산과 골을 갖는 원뿔 형상으로 형성되며, 러프니스한 산 부분의 두께(H)는 0.5~1.2um이고, 러프니스한 골과 골 사이의 간격(d) 또는 러프니스한 산 부분의 최대 직경은 0.3~1.0um로 형성될 수 있다.
상기 제 2반도체층(155)은 상기 제 1반도체층(151) 위에 오믹 접촉을 위해 소정 두께 예컨대, 1000~2000Å 두께로 형성된다. 이때 제 2반도체층(155)은 제 1반도체층(151)의 러프니스(152) 형상과 동일한 원뿔형 형상의 러프니스(156)로 형성될 수 있다. 이러한 원뿔 형태의 러프니스 구조를 갖는 제 2도전성 반도체층(150)에 의해 외부 양자 효율을 개선시켜 줄 수 있다. 즉, 원뿔 형태의 러프니스는 활성층(140)으로부터 방출되는 광의 입사각 차이를 다른 형상들보다 크게 변화시켜 줄 수 있다.
이러한 제 2반도체층(155)은 상기의 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 반도체 물질 중에서 제 1반도체층(151)과 동일한 반도체 물질 또는 서로 다른 반도체 물질로 이루어질 수 있다.
상기 제 2도전성 반도체층(150) 위에는 제 3도전성 반도체층(미도시)과 투명전극층(미도시) 중 적어도 한 층이 형성될 수 있으며, 상기 활성층(140)의 위 또는/및 아래에는 그 기술적 범위 내에서 다른 반도체층이 형성될 수도 있으며, 이에 대해 한정하지는 않는다.
그리고, 메사 에칭된 제 1도전성 반도체층(130) 위에는 제 1전극(171)이 형성되고, 제 2도전성 반도체층(150) 위에는 제 2전극(173)이 형성된다.
도 3 내지 도 8은 본 발명의 실시 예에 따른 반도체 발광소자의 제조과정을 나타낸 도면이다.
도 3을 참조하면, 기판(110) 위에 버퍼층(120), 제 1도전성 반도체층(130), 활성층(140), 그리고 제 2도전성 반도체층의 제 1반도체층(151)을 형성하게 된다.
상기 제 1반도체층(151)은 제 2도전성 도펀트가 도핑된 P형 반도체층으로서, InAlGaN, GaN, AlGaN, InGaN, AlN, InN등에서 선택될 수 있으며, 소정 두께 예컨대, 0.7~1.5um의 두께로 형성된다.
도 4를 참조하면, 상기 제 1반도체층(151) 위에는 금속 소거층(160)이 형성된다. 상기 금속 소거층(160)은 금속 재질 예컨대, ITO, IZO, AZO, Ag, Al 등을 선택적으로 이용하여 박막 형태로 형성된다.
이러한 금속 재질 소거층(160)에 대해 습식 용액(예: HCI solution)을 이용하여 에칭하게 된다. 이때 금속 재질 소거층(160)은 습식 에칭에 의해 도 5와 같은 금속 아일랜드(162)로 형성된다. 상기 금속 아일랜드(162)는 엠보싱 형상으로서 불균일한 크기 및 형상을 갖고 규칙적으로 형성될 수 있다. 이러한 엠보싱의 형상, 크기 등은 금속 재질이나 에칭 정도에 따라 달라질 수 있다.
도 5를 참조하면, 상기 금속 아일랜드(162)부터 제 1반도체층(151)의 소정 두께까지 건식 에칭을 수행하게 된다. 여기서, 건식 에칭은 예컨대, ICP(Inductively Coupled Plasma), RIE(Reactive Ion Etching), CCP(Capacitively Coupled Plasma), ECR(Electron Cyclotron Resonance) 등의 장비를 선택적으로 이용할 수 있다. 이때 금속 아일랜드(162)의 재질과 제 1반도체층(151)의 재질 차이(즉, 강도 차이)에 의해 건식 에칭되는 정도의 차이로 도 6과 같은 러프니스(152)가 형성된다. 이때의 러프니스(152)는 상대적으로 얇은 금속 아일랜드 영역은 제 1반도체층(151)의 표면에서 골이 되고, 가장 두꺼운 금속 아일랜드 영역은 제 1반도체층(151)의 표면에서 산이 되는 구조로 형성된다.
여기서, 상기 제 1반도체층(151)의 러프니스(152)는 원뿔 형상으로 형성되며, 상대적으로 조밀한 간격으로 형성될 수 있다. 상기 원뿔 형상의 러프니스(152)의 높이(H)는 0.5~1.2um로 형성되고, 각 러프니스(152)의 직경(d)은 0.3~1.0um로 형성될 수 있다.
도 7을 참조하면, 제 1반도체층(151) 위에는 제 2반도체층(155)이 형성된다. 이러한 제 1반도체층(151)과 제 2반도체층(155)은 제 2도전성 반도체층(150)으로 기능할 수 있다. 이때, 상기 제 2반도체층(155)은 오믹 접촉을 위해 얇은 두께(예: 1000~2000Å)로 재 성장이 이루어진다. 이에 따라 제 1 및 제 2반도체층(151,155)은 원뿔 형상의 러프니스(152,156)가 형성됨으로써, 그 원뿔 형상의 러프니스 구조로 인한 광 입사각의 차이로 인해 외부 양자 효율을 개선시켜 줄 수 있다.
이러한 제 1 및 제 2반도체층(151,155)을 포함하는 제 2도전성 반도체층(150) 위에는 제 3도전성 반도체층(미도시) 또는/및 투명전극층(미도시)이 형성될 수 있다.
그리고 도 9는 상기 제 2도전성 반도체층의 러프니스 밀도를 평면으로 나타낸 SEM(Scanning Electron Microscope) 이미지로서, 러프니스가 원뿔 형상이기 때문에 그 밀도가 조밀하게 형성되어 있다. 도 10은 도 9의 러프니스의 일부분을 사시도로 나타낸 SEM 이미지이다.
도 8을 참조하면, 제 2도전성 반도체층(150)의 일부에 대해 제 1도전성 반도체층(130)이 노출될 때까지 메사 에칭을 수행하게 되며, 상기 노출된 제 1도전성 반도체층(130) 위에 제 1전극(171)을 형성하고, 제 2도전성 반도체층(150) 위에 제 2전극(173)을 형성하게 된다.
본 발명의 실시 예에서는 pn구조, np구조 npn구조 및 pnp 구조 중에서 어느 하나로 구현될 수 있다. 본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "directly"와 "indirectly"의 의미를 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
이상에서 본 발명에 대하여 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명의 실시 예를 한정하는 것이 아니며, 본 발명의 실시 예가 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1은 종래 반도체 발광소자를 나타낸 측 단면도.
도 2는 본 발명의 실시 예에 따른 반도체 발광소자를 나타낸 측 단면도.
도 3 내지 도 8은 본 발명의 실시 예에 따른 반도체 발광소자의 제조과정을 나타낸 측 단면도.
도 9는 본 발명의 실시 예에 따른 제 2도전성 반도체층의 러프니스 형상을 평면도로 나타낸 SEM 이미지.
도 10은 도 9의 러프니스 일부분을 사시도로 나타낸 SEM 이미지.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 발광소자 110 : 기판
120 : 버퍼층 130 : 제 1도전성 반도체층
140 : 활성층 150 : 제 2도전성 반도체층
151 : 제 1반도체층 152,156 : 러프니스
155 : 제 2반도체층 160 : 금속 소거층
162 : 금속 아일랜드 171 : 제 1전극
173 : 제 2전극

Claims (14)

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  8. 제 1도전성 반도체층 위에 활성층을 형성하는 단계;
    상기 활성층 위에 제 2도전성 반도체층의 제 1반도체층을 형성하는 단계;
    상기 제 1반도체층 위에 금속 소거층을 형성하는 단계;
    상기 금속 소거층을 에칭하여 금속 아일랜드로 형성하는 단계;
    상기 금속 아일랜드부터 제 2도전성 반도체층의 제 1반도체층을 에칭하여, 상기 제 1반도체층 위에 러프니스를 형성시켜 주는 단계를 포함하는 반도체 발광소자 제조방법.
  9. 제 8항에 있어서,
    상기 제 1반도체층 위에 오믹 접촉을 위해 형성된 제 2도전성 반도체층의 제 2반도체층을 포함하는 반도체 발광소자 제조방법.
  10. 제 8항에 있어서,
    상기 금속 소거층은 Ag, Al, ITO, IZO 및 AZO 중 적어도 하나를 포함하는 반도체 발광소자 제조방법.
  11. 제 8항에 있어서,
    상기 금속 소거층은 습식 에칭에 의해 엠보싱 형상의 금속 아일랜드로 형성되는 반도체 발광소자 제조방법.
  12. 제 8항에 있어서,
    상기 제 1반도체층의 러프니스는 원뿔 형상으로 형성되는 반도체 발광소자 제조방법.
  13. 제 8항 또는 제 12항에 있어서,
    상기 제 1반도체층의 러프니스는 상기 금속 아일랜드와 제 1반도체층이 에칭되는 차이에 의해 형성되는 반도체 발광소자 제조방법.
  14. 제 9항에 있어서,
    상기 제 2반도체층은 1000~2000Å의 두께로 형성되는 반도체 발광소자 제조방법.
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