KR100699056B1 - 복수의 발광셀을 갖는 발광다이오드 및 그 제조방법 - Google Patents

복수의 발광셀을 갖는 발광다이오드 및 그 제조방법 Download PDF

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Abstract

본 발명은, 발광다이오드에 관한 것으로서, 발광셀 및 그 위의 도전층 구조를 개량하여 광추출 효율 및/또는 전기적 특성이 개선된 복수의 발광셀을 구비한 발광다이오드를 제공하는 것이다.
이를 위해, 본 발명에 따른 발광다이오드는, 베이스를 이루는 기판과; 상기 기판 위에 형성되며, 발광층, 그 발광층 아래에서 상측 일부가 노출된 N형 반도체층 및 상기 발광층 위에서 요철을 상면에 갖도록 형성된 P형 반도체층을 적층구조로 구비하는 복수의 발광셀과; 상기 요철을 경계로 하여 상기 P형 반도체층 위로 형성되는 도전층을 포함한다.
상술한 구성에 따라, 본 발명은, 발광다이오드의 광추출 특성 및/또는 전기적 특성을 크게 향상시켜주는 효과를 갖는다.
발광셀, 발광다이오드, 요철, P형, N형 도전층, 반도체층, 활성층

Description

복수의 발광셀을 갖는 발광다이오드 및 그 제조방법{LIGHT EMITTING DIODE HAVING A PLURALITY OF LIGHT EMITTING CELLS AND MEHOD FOR FABRICATING THE SAME}
도 1은 본 발명의 일 실시예에 따른 발광다이오드를 설명하기 위한 단면도이다.
도 2 내지 도 6은 본 발명의 일 실시예에 따른 발광다이오드를 제조하는 방법을 설명하기 위한 단면도들이다.
도 7은 본 발명의 다른 실시예에 따른 발광다이오드를 설명하기 위한 단면도이다.
<도면의 주요부분에 대한 부호설명>
100: 기판 200: 발광셀
210: 버퍼층 220: N형 반도체층
240: 활성층 260: P형 반도체층
262: P형 반도체층의 요철 310: 델타도핑층
320: 투명코팅층 322: 투명코팅층의 요철
324: 반사금속층 325: 금속범프
본 발명은 복수의 발광셀을 갖는 발광다이오드 및 그 제조방법에 관한 것으로, 더욱 상세하게는, 발광셀 및 그 위에 형성되는 도전층의 구조가 개량되어 광추출 효율 및/또는 전기적 특성이 향상된 발광다이오드 및 그 제조방법에 관한 것이다.
발광다이오드는 N형 반도체와 P형 반도체가 서로 접합된 구조를 가지는 광전변환 반도체 소자로서, 전자와 정공의 재결합에 의하여 빛을 발산한다. 이러한 발광다이오드는 표시소자 및 백라이트로 널리 이용되고 있다. 또한, 발광다이오드는 기존의 전구 또는 형광등에 비해 소모 전력이 작고 수명이 길어, 백열전구 및 형광등을 대체하여 일반 조명 용도로 그 사용 영역을 넓히고 있다.
발광다이오드는 교류전원하에서 전류의 방향에 따라 온/오프를 반복한다. 따라서, 발광다이오드를 교류전원에 직접 연결하여 사용할 경우, 발광다이오드가 연속적으로 빛을 방출하지 못하며, 역방향 전류에 의해 쉽게 파손되는 문제점이 있다.
이러한 발광다이오드의 문제점을 해결하여, 고전압 교류전원에 직접 연결하여 사용할 수 있는 발광다이오드가 국제공개번호 WO 2004/023568(Al)호에 "발광 성분들을 갖는 발광소자"(LIGHT-EMITTING DEVICE HAVING LIGHT-EMITTING ELEMENTS)라는 제목으로 사카이 등(SAKAI et. al.)에 의해 개시된 바 있다.
상기 WO 2004/023568(Al)호에 따르면, LED들(발광셀들)이 사파이어 기판과 같은 절연성 기판 상에 2차원적으로 직렬연결되어 LED 어레이를 형성하고, 이러한 두개의 LED 어레이들이 상기 사파이어 기판 상에서 역병렬로 연결됨으로써, 파워 서플라이에 의해 구동될 수 있는 단일칩 발광소자로 제작된다.
이러한 발광소자는 LED 어레이들이 교류전원하에서 교대로 동작하므로, 발광셀들이 동시에 동작하는 경우에 비해 광추출 효율이 상당히 제한적이다. 따라서, 최대 광출력을 증가시키기 위해 각 발광셀들의 광추출 효율을 개선시킬 필요가 있다.
또한, 종래의 발광다이오드는 대부분 P형 반도체층 위에 N형의 투명전극층 또는 반사금속층(플립본딩의 경우) 등의 도전층이 적층형성된다. 이 때, P형 반도체층과 도전층 사이의 접촉저항이 높으면 발광다이오드의 구동시에 많은 열이 발생하여 수명이 단축되므로, P형 반도체층과 도전층 사이의 접촉저항을 낮추기 위한 기술이 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는 복수의 발광셀을 갖는 발광다이오드에 있어서, 발광셀 및 그 위의 도전층 구조를 개량하여 광추출 효율 및/또는 전기적 특성이 개선된 발광다이오드를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 발광다이오드를 제조하는 방법을 제공하는 것이다.
전술한 기술적 과제를 해결하기 위해, 본 발명에 따른 발광다이오드는, 베이 스를 이루는 기판과; 상기 기판 위에 형성되며, 발광층, 그 발광층 아래에서 상측 일부가 노출된 N형 반도체층 및 상기 발광층 위에서 요철을 상면에 갖도록 형성된 P형 반도체층을 적층구조로 구비하는 복수의 발광셀과; 상기 요철을 경계로 하여 상기 P형 반도체층 위로 형성되는 도전층을 포함한다. 위와 같은 본 발명은 요철에 의해 P형 반도체층과 도전층 사이의 통전면적을 증가시켜 P형 반도체층과 도전층 사이의 접촉저항을 낮추어줄 수 있다.
본 발명의 일 실시예에 따라, 상기 P형 반도체층과 도전층 사이의 계면에는 N형의 델타도핑층이 개재되는 것이 바람직하며, 이 델타도핑층 예컨대 P형 반도체층과 도전층 사이에 오믹콘택을 형성하는 방식 등으로 상기 P형 반도체층과 도전층 사이의 전기적 저항을 낮추어줄 수 있다.
본 발명의 일 실시예에 따라, 상기 도전층은 투명전극층인 것이 바람직하며, 보다 바람직하게는, 상기 투명전극층이 ITO 투명전극층으로 이루어진다. 특히, N형의 ITO 투명전극층이 투명전극층으로 이용되는 경우에는, 전술한 델타도핑층에 의해 오믹콘택이 형성되므로, ITO 투명전극층과 P형 반도체층 사이의 전류 흐름이 원활해질 수 있다. 또한, 상기 투명전극층은 상기 P형 반도체층의 요철에 대응되는 다른 요철이 상면에 형성되는 것이 바람직한데, 이 경우, 상기한 요철에 의해 투명전극층의 광추출 특성의 향상에 기여할 수 있다.
본 발명의 다른 실시예에 따라, 상기 도전층은 플립본딩을 위해 상기 P형 반도체층 상에 단층 또는 복층으로 형성되는 반사금속층일 수 있다.
또한, 본 발명은, 베이스를 이루는 기판과, 발광층, 그 발광층 아래에서 상 측 일부가 노출된 N형 반도체층, 그리고 상기 발광층 위에 형성된 P형 반도체층을 갖도록 상기 기판 위에 형성된 복수의 발광셀을 포함하는 발광다이오드 제조방법을 개시하며, 상기 발광다이오드 제조방법은, P형 반도체층의 상면에 금속막을 형성하고, 그 금속막을 가열하여 P형 반도체층의 상면에 복수의 금속 아일랜드를 형성하고; 상기 금속 아일랜드를 마스크로 하여 상기 P형 반도체층의 상면을 식각함으로써 상기 P형 반도체층의 상면에 요철을 형성하고; 상기 P형 반도체층의 요철 위로 도전층을 형성하는 것을 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 이하의 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 발광다이오드를 설명하기 위한 단면도이다. 도시된 바와 같이, 본 실시예에 따른 발광다이오드(1)는 베이스를 이루는 기판(100), 그 위에 형성되는 복수의 발광셀(200), 그리고, 상기 발광셀(200) 위에 형성되는 도전성의 투명전극층(320) 등을 포함한다.
기판(100)은 사파이어 또는 사파이어에 비해 열전도율이 큰 SiC 등과 같은 소재로 이루어질 수 있으며, 상기 기판(100) 위로는 패터닝된 복수의 발광셀들(200)이 형성된다.
상기 발광셀(200)들 각각은 N형 반도체층(220), 활성층(240), 그리고, P형 반도체층(260)이 연속적으로 적층된 구조를 이룬다. 도시된 바와 같이, 활성층(240)은 N형 반도체층(220)의 일부 영역 상에 형성되며, 상기 활성층(240) 위로는 P형 반도체층(260)이 형성된다. 따라서, 상기 N형 반도체층(220)의 상면 일부 영역은 활성층(240)과 접합되어 있으며, 상면의 나머지 일부 영역은 외부로 노출된다.
N형 반도체층(220)은 N형 AlxInyGa1-x-yN(0≤x,y,x+y≤1)으로 형성될 수 있으며, N형 클래드층을 포함할 수 있다. 또한, P형 반도체층(260)은 P형 AlxInyGa1-x-yN(0≤x,y,x+y≤1)으로 형성될 수 있으며, P형 클래드층을 포함할 수 있다. 상기 N형 반도체층(220)은 실리콘(Si)을 도우핑하여 형성할 수 있으며, P형 반도체층(260)은 아연(Zn) 또는 마그네슘(Mg)을 도우핑하여 형성할 수 있다.
활성층(240)은 전자 및 정공이 재결합되는 영역으로서, InGaN을 포함하여 이루어진다. 상기 활성층(240)을 이루는 물질의 종류에 따라 발광셀에서 추출되는 발광 파장이 결정된다. 상기 활성층(240)은 양자우물층과 장벽층이 반복적으로 형성된 다층막일 수 있다. 상기 장벽층과 우물층은 일반식 AlxInyGa1-x-yN(0≤x,y,x+y≤1)으로 표현되는 2원 내지 4원 화합물 반도체층들일 수 있다.
추가로, 기판(100)과 발광셀(200)들 사이에 버퍼층(210)이 개재될 수 있다. 상기 버퍼층(210)은 그 상부에 형성될 반도체층들과 상기 기판(100) 사이의 격자 불일치를 완화하기 위해 사용된다. 또한, 상기 기판(100)이 전도성인 경우, 상기 버퍼층(210)은 기판(100)과 발광셀들(200)을 전기적으로 절연시키기 위해, 절연물 질 또는 반절연물질로 형성된다. 상기 버퍼층(210)은 예컨대 AlN, GaN 등의 질화물로 형성될 수 있다. 한편, 상기 기판(100)이 사파이어와 같이 절연성인 경우, 상기 버퍼층(210)은 도전성 물질로 형성될 수 있다. 이 경우, 상기 버퍼층(210)은 발광셀(200)들을 전기적으로 분리시키기 위해 각 발광셀(200)에 대응하여 서로 이격된다.
도 1의 확대도에 도시된 바와 같이, 전술한 P형 반도체층(260)의 상면에는 요부와 철부가 연속적으로 형성된 요철(262)이 형성된다. 이 요철(262)은 P형 반도체층(260)과 이하 설명되는 투명전극층(320) 사이의 접촉면적(또는, 통전면적)을 증가시켜 두 층 사이의 전기저항을 낮추어주는 기능을 수행한다. 또한, P형 반도체층(260)과 투명전극층(320) 사이의 요철 계면에는 인듐(In) 또는 N-형 도펀트를 5~50Å의 두께로 델타도핑하여 형성된 N형의 델타도핑층(310)이 개재되며, 이 델타도핑층(310) 또한 전술한 요철(262)과 함께 P형 반도체층(260)과 투명전극층(320) 사이의 전기 저항을 낮추어주는데 기여한다.
상기 투명전극층(320)으로는 Ni/Au로 형성된 투명전극층이 이용될 수 있지만, 본 실시예에서는, 인디움틴산화막(ITO)으로 형성된 투명전극층(이하, 'ITO 투명전극층'으로 칭함)이 이용된다. 이 때, 상기 ITO 투명전극층(320)이 N형이므로, 전술한 P형 반도체층(260)과 사이에 오믹콘택이 형성되지 않을 수 있지만, 전술한 N형의 델타도핑층(310)이 P형 반도체층(260)과 ITO 투명전극층(320) 사이에 오믹콘택을 형성시켜주므로 두 부분 사이의 바람직한 전류 흐름이 가능해진다.
본 실시예에서, ITO 투명전극층(320)은 P형 반도체층(260)의 윗면, 보다 바 람직하게는 델타도핑층(310)이 존재하는 P형 반도체층(260)의 요철 위에 대략 0.1~2.0㎛의 두께로 형성된다. 따라서, 상기 ITO 투명전극층(320)은 P형 반도체층(260)의 요철(262)에 대응되는 다른 요철(322)를 상면에 갖게되며, ITO 투명전극층(320)의 요철(322)은, 빛이 방출되는 출사면에 형성되는 것으로서, 전반사되는 빛을 감소시켜 광추출 효율을 개선하는데 기여한다.
한편, 상기 ITO 투명전극층(320)과 N형 반도체층(220)의 노출면에는 전극 패드(410, 420)들이 각각 위치한다. 상기 발광셀들(200)은 금속배선들(430)을 통해 전기적으로 연결된다. 상기 금속배선들(430)은 전극 패드(410)와 다른 전극패드(420)를 연결하여, 인접한 발광셀들(200)의 P형 반도체층(260)과 N형 반도체층(220)을 전기적으로 연결한다. 상기 금속배선들(430)에 의해 발광셀들(200)은 직렬 연결된 어레이를 형성한다. 상기 기판(100) 상에 두개 이상의 직렬 연결된 발광셀들의 어레이들이 형성될 수 있으며, 이 어레이들이 서로 역병렬로 연결되어 교류 전원에 의해 구동될 수 있다.
이하, 도 2 내지 도 4를 참조하여 본 발명의 일 실시예에 따른 발광다이오드 제조방법을 설명한다.
도 2를 참조하면, 기판(100) 상에 버퍼층(210)을 형성하고, 상기 버퍼층(210) 상에 N형 반도체층(220), 활성층(240)과 P형 반도체층(260)을 차례로 형성한다. 상기 버퍼층(210) 및 반도체층들(220, 240, 260)은 금속유기 화학기상증착(MOCVD), 분자선 성장(MBE) 또는 수소화물 기상 성장(HVPE) 방법 등을 사용하여 형성될 수 있다. 또한, 상기 반도체층들(220, 240, 260)은 동일한 공정챔버에서 연속 적으로 형성될 수 있다.
이 때,상기 버퍼층(210)은 AlN 또는 반절연 GaN층과 같은 절연성 물질막으로 형성될 수 있으나, 경우에 따라 도전성 물질막, 예컨대 N형 GaN층으로 형성될 수 있다. 즉, 상기 기판(100)이 사파이어와 같은 절연성 기판일 경우, 상기 버퍼층은 도전성 물질막으로 형성될 수 있다.
도 3 내지 도 5는 P형 반도체층(260) 윗면에 요철을 형성하는 공정을 보여준다.
도 3을 참조하면, P형 반도체층(260) 윗면에 복수개의 금속 아일랜드(510)를 형성한다. 상기 금속 아일랜드(510)를 형성하기 위해, 먼저, Pt, Pd, Ir, Ni, Au, Ag 등으로부터 선택된 적어도 하나의 금속을 P형 반도체층(260) 위에 5~100Å의 두께로 도포하여 단일층 또는 복수층의 금속막이 형성한다. 그 후, 상기 금속막을 가열하면 그 금속막이 액적화되면서 복수의 금속 아일랜드를 형성하게 된다. 이 때, 상기 금속 아일랜드는(510)는 P형 반도체(260)의 식각을 위해 사용되는 것으로, 도 3에서 가상선으로 표시된 부분은 이하 설명되는 식각공정에 의해 제거되는 P형 반도체층(260)의 일부를 나타내다.
상기 금속 아일랜드(510)를 마스크로 하여 P형 반도체층(260)을 건식 식각 등의 방법으로 식각하게 되며, 이러한 식각공정을 통해 P형 반도체층(260)의 윗면에는 도 4에 도시된 것과 같이 요부와 철부가 연속되는 요철이 형성된다. 이 때, 식각공정 후에 P형 반도체층(260) 위에 잔류하는 금속찌꺼기는 화학용액에 의해 제거된다.
위와 같이, P형 반도체층(260) 윗면에 요철(262)이 형성되면, 그 요철(262) 위로 N형의 델타도핑층(310)이 도 5에 도시된 것과 같이 형성된다. 상기 델타도핑층(310)은 MOCVD 반도체 화합물 원료인 TMI(Trimethyl Indium)를 MOCVD 기상증착방식으로 상기한 요철(262) 위로 델타도핑하거나, 또는, 예를 들면, Si, O,Ge 또는 Sn 등의 N형 도펀트를 스퍼터링 또는 진공증착 등의 방식으로 요철(262) 위에 델타도핑함으로써 형성된다. 상기 델타도핑층(310)은 P형 반도체 코팅층(260)과 그 위에 형성되는 N형의 ITO 투명코팅층(320) 사이의 접촉저항 개선을 위해 두 층 사이에 개재되는 것으로, 대략 5~50Å의 미세두께로 형성된다.
도 5를 참조하면, 요철(262)이 형성된 P형 반도체층(260)의 윗면, 보다 구체적으로는, 상기 델타도핑층(310) 위로 ITO 투명코팅층(320)을 형성한다. 상기 ITO투명코팅층(320)은 ITO 투명전극재료를 상기 델타도핑층(310) 위에 대략 0.1~2.0㎛의 두께로 도포하여 형성되는 것이다. 이 때, ITO 투명코팅층(320) 대신에 다른 전도성의 투명 코팅층이 형성될 수 있으며, 이 경우, Ni 또는 Au 금속으로 된 투명코팅층이 바람직하게 이용될 수 있다.
도 6을 참조하면, ITO 투명코팅층(320)이 형성된 후, 사진 및 식각 공정을 이용하여 상기 ITO 투명코팅층(320), P형 반도체층(260), 활성층(240) 및 N형 반도체층을 차례로 패터닝하여 서로 이격된 복수의 발광셀들(200)을 형성한다. 이때, 상기 N형 반도체층(220) 상측 일부 영역이 노출되도록 한다. 그 후, 상기 노출된 N형 반도체층(220) 상에 전극 패드(420)를 형성하고, 상기 ITO 투명코팅층(320)에는 다른 전극패드(410)을 형성한다. 이 때, 상기 전극 패드(410, 420)의 형성은 리프 트-오프(lift-off)법을 이용하는 것이 바람직하다.
그 후, 도 1에 도시된 금속배선들(430)을 이용하여 서로 인접하는 발광셀들(200)의 N형 반도체층(220)의 전극과 P형 반도체층(240)의 전극을 전기적으로 연결하면 도 1에 도시된 것과 같은 발광다이오드(1)의 제작이 완료된다. 상기 금속배선들(430)에 의한 전극의 연결은 에어브리지(air bridge) 공정 또는 스텝 커버(step-cover) 공정에 의해 서로 인접하는 전극패드(410, 420)를 서로 연결함으로써 이루어진다.
전술한 실시예에서, 델타도핑층(310) 및 투명코팅층(320)을 형성하는 공정이 건식 식각을 통한 발광셀(200)의 형성 공정 전에 이루어지는 것으로 설명되었지만, 이는 하나의 실시예이며, 발광셀(200)을 먼저 형성한 후 델타도핑층(310) 및 투명코팅층(320)을 형성하고, 그 후, 전극간 금속배선의 연결을 하는 등의 방식도 본 발명의 범위 내에 있음은 물론이다. 이 때, 발광셀(200)을 형성한 후 델타도핑층(310) 및/또는 투명코팅층(320)을 형성하기 위해서는 필요한 부분에만 층을 형성하기 위해 별도의 마스크를 추가로 이용할 수 있다.
도 7은 본 발명의 다른 실시예에 따른 플립칩형 발광다이오드를 설명하기 위한 단면도이다. 본 실시예에 따른 플립칩형 발광다이오드는 도 1의 발광다이오드와 대부분 동일하므로 차이점에 대해서만 간략하게 설명한다.
도 7을 참조하면, 본 실시예에 따른 기판(100)은 사파이어와 같은 투광성 기판을 사용한다. 또한, 도전층으로서, 투명코팅층(도 1의 320) 대신 반사금속층(324)이 형성되고, 상기 반사금속층(324) 상에 금속범프(325)가 위치한다. 반사금 속층(324)은 반사율이 큰 금속물질, 예컨대 Cu, Al, Ag, W, Cr, Au, Ni, Ru, Pt, Pd, In, Sn, Pb 또는 이들의 합금층으로 형성된다. 반사금속층(324)은 단일층으로 형성될 수 있으나, 이에 한정되는 아니며, 다층막으로 형성될 수도 있다.
반사금속층(324)은 활성층(240)에서 생성된 광을 기판(100) 쪽으로 반사시키어 광추출 효율을 향상시킨다. 또한, 상기 P형 반도체층(260) 위에 형성되어 반사금속층(324)과 P형 반도체층(260) 사이에 위치하는 요철(262)은 두 층의 접촉면적을 확장시켜 전기저항 및 이에 따른 열방출을 줄여주어 발광다이오드(1)의 파손을 막아줄 수 있다. 앞선 실시예에서 요철(262) 위에 형성되는 것으로 설명되었던 델타도핑층은 생략되어질 수 있다.
상기 금속범프(325)는 플레이팅 기술을 사용하여 형성될 수 있다. 상기 금속범프는 상기 발광다이오드를 서브마운트(도시하지 않음)에 접착시키기 위해 사용되며, 발광다이오드에서 발생된 열을 서브마운트에 전달하는 역할을 한다. 상기 서브마운트는 상기 금속범프에 대응하는 금속 패드들을 갖는다. 따라서, 열전도율이 높은 반사금속층(324)을 사용하여 금속범프(325)를 통해 서브마운트로 열방출을 촉진할 수 있다.
상기 플립칩형 발광다이오드의 제조방법은 반사금속층(324) 및 금속범프(325)의 형성공정을 제외한 나머지 공정이 앞선 실시예와 실질적으로 같으며, 따라서, 본 명세서에서는 그 구체적인 설명을 생략하였다.
본 발명은, P형 반도체층 사이에 형성되어 P형 반도체층과 그 위의 도전층 사이에 위치하는 요철에 의해, 접촉면적, 즉, 통전면적 확장이 가능하므로 전기저항 및 이에 따른 열방출량을 줄여주고, 이에 따라, 복수의 발광셀들이 파손되는 것을 막아줄 수 있다.
또한, 본 발명은 광의 내부 전반사를 줄여 발광다이오드의 광추출 특성을 크게 향상시켜주는 효과가 있다.
또한, 본 발명은 P형 반도체층과 도전층 사이의 요철계면에 개재된 델타도핑층에 의해 발광다이오드의 전기적 특성을 크게 개선할 수 있으며, 특히, 투명전극층이 ITO 등으로 이루어져 N형을 갖는 경우, 그 투명전극층과 P형 반도체층 사이에 오믹콘택을 형성하여주는 효과가 있다.

Claims (12)

  1. 베이스를 이루는 기판과;
    상기 기판 위에 형성되며, 발광층, 그 발광층 아래에서 상측 일부가 노출된 N형 반도체층 및 상기 발광층 위에서 요철을 상면에 갖도록 형성된 P형 반도체층을 적층구조로 구비하는 복수의 발광셀과;
    상기 요철을 경계로 하여 상기 P형 반도체층 위로 형성되는 도전층과;
    상기 P형 반도체층과 상기 도전층 사이의 계면에 개재된 N형의 델타도핑층을;
    포함하는 발광다이오드.
  2. 삭제
  3. 청구항 1에 있어서, 상기 도전층은 투명전극층인 것을 특징으로 하는 발광다이오드.
  4. 청구항 3에 있어서, 상기 투명전극층은 ITO 투명전극층인 것을 특징으로 하는 발광다이오드.
  5. 청구항 3에 있어서, 상기 투명전극층은 상기 P형 반도체층의 요철에 대응되는 다른 요철이 상면에 형성된 것을 특징으로 하는 발광다이오드.
  6. 청구항 1에 있어서, 상기 도전층은 플립본딩을 위해 상기 P형 반도체층 상에 단층 또는 복층으로 형성되는 반사금속층인 것을 특징으로 하는 발광다이오드.
  7. 베이스를 이루는 기판과, 발광층, 그 발광층 아래에서 상측 일부가 노출된 N형 반도체층, 그리고 상기 발광층 위에 형성된 P형 반도체층을 갖도록 상기 기판 위에 형성된 복수의 발광셀을 포함하는 발광다이오드 제조방법에 있어서,
    P형 반도체층의 상면에 금속막을 형성하고 그 금속막을 가열하여 P형 반도체층의 상면에 복수의 금속 아일랜드를 형성하고;
    상기 금속 아일랜드를 마스크로 하여, 상기 P형 반도체층의 상면을 식각함으로써 상기 P형 반도체층의 상면에 요철을 형성하고;
    상기 P형 반도체층의 요철 위로 도전층을 형성하는 것을 포함하는 것을 특징으로 하는 발광다이오드 제조방법.
  8. 청구항 7에 있어서, 상기 도전층을 형성하기 전에 상기 P형 반도체층의 요철 위에 In 또는 N형 도펀트를 델타도핑하는 것을 더 포함하는 것을 특징으로 하는 발광다이오드 제조방법.
  9. 청구항 7 또는 청구항 8에 있어서, 상기 도전층은 투명전극층인 것을 특징으 로 하는 발광다이오드 제조방법.
  10. 청구항 9에 있어서, 상기 투명전극층은 ITO 투명전극층인 것을 특징으로 하는 발광다이오드 제조방법.
  11. 청구항 9에 있어서, 상기 도전층은, 상기 P형 반도체층의 요철 상면에 동일한 두께의 투명전극층을 형성하고, 상기 투명전극층의 상면에 상기 P형 반도체층의 요철과 대응하는 요철을 형성하는 것을 특징으로 하는 발광 다이오드 제조방법.
  12. 청구항 7 또는 청구항 8에 있어서,
    상기 도전층은 플립본딩을 위해 상기 P형 반도체층 상에 단층 또는 복층으로 형성되는 반사금속층인 것을 특징으로 하는 발광다이오드 제조방법.
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