KR101317106B1 - 오믹 컨택 제조방법 및 이에 의하여 제조된 오믹 컨택 - Google Patents

오믹 컨택 제조방법 및 이에 의하여 제조된 오믹 컨택 Download PDF

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Abstract

오믹 컨택 제조방법 및 이에 의하여 제조된 오믹 컨택이 제공된다.
본 발명에 따른 오믹 컨택 제조방법은 n-GaN층 표면을 KOH로 식각처리하는 단계; 상기 식각처리된 n-GaN층 상에 금속층을 적층하는 단계; 및 상기 금속층 및 n-GaN층을 열처리하는 단계를 포함하는 것을 특징으로 하며, 발명에 따르면, KOH에 의한 습식 식각 공정-금속박막 증착 공정-열처리 공정을 연속적으로 진행함으로써 개선된 오믹 컨택 특성을 갖는 반극성(Semipolar) 또는 비극성(nonpolar) n-GaN 기반 소자를 제조할 수 있었다.

Description

오믹 컨택 제조방법 및 이에 의하여 제조된 오믹 컨택{Method for manufacturing ohmic contact and ohmic contact manufactured by the same}
본 발명은 오믹 컨택 제조방법 및 이에 의하여 제조된 오믹 컨택에 관한 것으로, 보다 상세하게는 반극성 또는 비극성 n-GaN 과 금속 사이의 낮은 저항을 갖도록 할 수 있는 발명이다.
반극성(Semipoalr) 및 비극성(nonpolar) GaN-기반 반도체는 고효율의 광전자 및 전자 소자의 구성요소로서 매우 중요하다. 최근 반극성 또는 비극성 GaN으로 제작한 LED가 장파장에서 보다 효율적이고 안정한 발광 특성을 나타내는 것으로 나타났다. 또한 반극성 또는 비극성 GaN에서 제조된 LED는 일반적으로 녹색 갭(Green gap)을 채울 수 있는 최종적인 해결책으로 여겨지고 있으며, 대한민국 공개특허 10-2009-0104522호는 GaN 기반 LED 소자를 개시하고 있다.
또한 향상된 효율의 헤테로구조 전자소자(HFET)가 비극성 AlGaN/GaN 헤테로 구조에서 증명되었다(25㎛ T-게이트를 갖는 AlGan/GaN HEMT의 소자제작 및 특성, 한서대학교, 송인협).
이러한 반극성 및 비극성 GaN-기반 반도체의 효율을 더 올리기 위해서는 반극성 GaN 표면상에서의 금속과의 낮은 저항의 오믹 컨택을 형성, 향상시키는 것은 매우 중요하다. 하지만, 기존에 보고된 오믹 컨택 형성 기술로 측정된 컨택 저항 값은 ~ 10-4cm2로 다소 높은 값을 보여주나, 본 발명에 사용된 기술로 측정된 컨택 저항값은 ~ 10-6cm2으로 매우 낮은 값을 나타낸다.
이에 반극성 또는 비극성 n-GaN 상에서의 금속간의 오믹 컨택을 개선하는 방법을 제공한다.
상기 과제를 해결하기 위하여, 본 발명은 n-GaN층 표면을 KOH로 식각처리하는 단계; 상기 식각처리된 n-GaN층 상에 금속층을 적층하는 단계; 및 상기 금속층 및 n-GaN층을 열처리하는 단계를 포함하는 것을 특징으로 하는 오믹 컨택 제조방법을 제공한다.
본 발명의 일 실시예에서, 상기 n-GaN층은 반극성 또는 비극성 n-GaN을 포함한다.
본 발명의 일 실시예에서, 상기 반극성 n-GaN 층은 (11-22), (10-11), (20-21) 또는 (30-31) 결정구조를 갖는다.
본 발명의 일 실시예에서, 상기 비극성 n-GaN 층은 (11-20), (10-11), (11-22) 결정구조의 사피이어 기판 위에 성장한 것이다.
본 발명의 일 실시예에서, 상기 오믹 컨택은 반극성 n-GaN층과 금속층사이에 형성된다.
본 발명의 일 실시예에서, 상기 금속층은 Ti/Al이다.
본 발명의 일 실시예에서, 상기 n-GaN층 표면을 KOH로 식각처리하는 단계에 따라 상기 n-GaN층 표면에는 요철구조가 형성된다.
본 발명의 일 실시예에서, 상기 열처리 단계는, 질소 분위기에서 섭씨 200 - 900도로 진행된다.
본 발명의 일 실시예에서, 상기 n-GaN층은 기판상에 적층된다.
본 발명의 일 실시예에서, 상기 n-GaN층 표면을 KOH로 식각처리하는 단계는, 상기 기판상에 적층된 상기 n-GaN층을 KOH 용액과 접촉시키는 습식 식각 방식으로 진행된다.
본 발명은 또한 상술한 방법에 따라 제조된 오믹 컨택을 제공한다.
본 발명의 일 실시예에서, 상기 오믹 컨택은 반극성 n-GaN층과 금속층 사이에 형성된다.
본 발명은 또한 상술한 오믹 컨택을 포함하는 것을 특징으로 하는 전자소자를 제공한다.
본 발명의 일 실시예에서, 상기 전자소자는 LED 소자 또는 전력소자이다.
본 발명에 따르면, KOH에 의한 습식 식각 공정-금속박막 증착 공정-열처리 공정을 연속적으로 진행함으로써 개선된 오믹 컨택 특성을 갖는 반극성(Semipolar) 또는 비극성(nonpolar) n-GaN 기반 소자를 제조할 수 있었다.
도 1a 는 본 발명의 일 실시예에 따른 GaN 오믹 컨택 제조방법의 단계도이다.
도 1b 는 반극성 n-GaN에 KOH에 의한 습식 식각을 실시한 후 주사전자현미경으로 관찰한 이미지이다.
도 1c 는 오믹컨택 특성을 평가하기위해 반극성 n-GaN에 KOH에 의한 습식 식각을 실시한 후 Ti/Al을 증착하고, 열처리를 실시한 후 최종 제작된 시료의 이미지이다.
도 1d 는 반극성 n-GaN층 상의 Ti/Al 컨택에 대한 열처리 전 후의 I-V 특성을 나타내는 그래프이다.
도 1e 는 열처리 된 시료를 갭 스페이싱(gap spacing)에 따른 I-V 특성을 나타내는 그래프이다.
도 1f 는 열처리 된 시료를 갭 스페이싱(gap spacing)에 따른 전체저항(RT)을 나타내는 그래프이다.
도 2는 종래 기술과 본 발명에 따라 형성된 오믹 전극의 컨택 저항값을 비교한 그래프이다.
도 3은 종래 기술과 본 발명에 따른 구조와 효과의 차이를 설명하는 그림이다.
도 4 는 온도에 따른 이론적인 모델을 적용한 것과 실험적인 값을 적용한 그래프이다.
이하 첨부된 도면을 참조하여 본 발명에 대해 구체적으로 살펴보기로 한다.
다만, 본 발명을 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다. 용어가 동일하더라도 표시하는 부분이 상이하면 도면부호가 일치하지 않음을 미리 말해두는 바이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 설정된 용어들로서 이는 실험자 및 측정자와 같은 사용자의 의도 또는 관례에 따라 달라질 수 있으므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
본 명세서에서 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함한다. 또한, 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다.
본 발명은 상술한 향상된 특성의 오믹 컨택을 형성하기 위하여, 먼저 m-plane (11-22)의 결정구조를 가진 사파이어 기판 위에 반극성 n-GaN 웨이퍼를 성장하였다. 상기 웨이퍼 제조는 금속 유기 화학 기상 증착(MOCVD)방식으로 진행되었으며, 반극성 n-GaN 웨이퍼 제작에 기판으로 사용된 m-plane (11-22) 결정구조를 가진 사파이어 기판은 (10-11), (20-21), (30-31) 등으로 대체가 가능하다. 그리고 비슷한 특성을 보이는 비극성 n-GaN의 웨이퍼 제작의 경우 (11-20), (10-11), (11-22) 등의 결정구조를 가진 사파이어 기판 위에 성장할 수 있다.
이후, 웨이퍼 세정을 실시하였는데, 이러한 웨이퍼 세정은 유기세정 공정과 산세정 공정을 포함할 수 있다.
우선 유기세정 공정은 아세톤이 담긴 비커에 웨이퍼를 넣고 초음파를 가해준 상태로 5분동안 처리하고, 이후 탈이온화수를 5분동안 흘려주어 아세톤을 제거, 질소가스를 통해 수분을 제거하였다. 같은 방법으로 이소프로필 알콜(IPA)에서 상술한 공정을 반복하였다. 다음으로 산 세정공정을 진행한다. 산세정 공정에서는 황산과 과산화수소를 1:1로 섞은 용액과 BOE 용액으로 위와 동일한 과정을 반복해주나 초음파 처리는 하지 않는다.
이후, 상기 유기세정과 산세정이 끝난 웨이퍼를 100로 가열된 4몰의 KOH 수용액에 넣고 3분동안 습식식각 공정을 진행하였다. 습식식각 공정이 끝난 후, 다시 웨이퍼 세정공정을 실시하였고, 연속적으로 광학리소그래피 공정을 진행하였다.
광학리소그래피공정은 스핀 코팅기(spin coater) 장비에 웨이퍼를 놓고 점착용액을 떨어 뜨린 뒤 스핀 코팅기를 작동시켜 회전을 시킨다. 회전을 통해 웨이퍼위에 균일하게 점착용액이 퍼지게 만들고, 그 위에 DNR(감광제)용액을 떨어뜨려 스핀 코팅기를 작동시켜 균일하게 퍼뜨린다. 이후 핫 트랙(Hot track) 장비 위에 웨이퍼를 놓고 110에서 90초동안 베이킹을 실시하고, 노광기(aligner)에 CTLM 패턴이 그려진 마스크를 끼우고, UV 광을 3.5초동안 노출시켰다. 다시 핫 트랙 장비로 웨이퍼를 110에서 90초 베이킹을 실시하고, 현상액(developer)에 35초간 침지하고, 탈 이온화수를 흘려주어 상기 현상액을 제거함으로써 광학리소그래피 공정을 완료하였다.
상기 광학리소그래피 공정이 진행된 웨이퍼에 금속 박막을 증착하였는데, 금속 박막 증착 공정은 다음과 같다.
먼저 상기 광학 리소그래피 공정이 진행된 웨이퍼를 탈이온화수에 침지시킨 후, 초음파로 30초간 처리하고, 이를 다시 BOE 용액에 1분간 침지시켰다. 이후 BOE에서 꺼낸 웨이퍼를 탈 이온화수에 감그고 1분간 흘려주고 꺼낸 뒤, 질소가스로 수분을 제거하였다. 이후 열 증착기에 웨이퍼를 놓고, 1.2E-6 torr이하의 압력이 되면 0.1nm/sec 의 속도로 금속(Ti/Al=30/80nm)을 증착하였다.
금속 박막이 증착된 웨이퍼는 이후 급속 열처리 장치(RTA)를 사용하여, 질소 분위기에서 1분 동안 섭씨 200 내지 900도(본 발명의 일 실시예에서는 550도)로 열처리하였다. 본 발명은 KOH에 의한 습식 식각 공정-금속박막증착공정-열처리 공정을 연속적으로 진행함으로써 개선된 오믹 특성을 갖는 반극성(Semipolar) n-GaN 기반 소자를 제조할 수 있으며, 특히 반극성 또는 비극성 n-GaN와 금속간 낮은 저항의 오믹 컨택 구조를 형성할 수 있다.
도 1a 는 본 발명의 일 실시예에 따른 GaN 오믹 컨택 제조방법의 단계도이다.
도 1a를 참조하면, 사파이어 기판(100)위에 반극성 n-GaN 층(200)을 성장하고, 상기 n-GaN층(200) 표면을 KOH 등의 화학용액으로 식각 공정을 통하여 식각처리를 하고, 도 1a에 도시된 바와 같이 표면에 일정 높이의 요철의 모폴로지를 갖는 표면 구조(210)을 형성한다.
이후, 상기 n-GaN 층(200), 보다 정확하게는 일정 높이의 요철의 모폴로지를 갖는 표면 구조(210) 상에 금속층(본 발명의 일 실시예에서 Ti/Al, 300)을 증착하고, 이를 열처리 한다. 특히 질소 분위기에서 진행되는 열처리와 식각 공정에 의하여 일정 모폴로지를 갖는 n-GaN 층 간의 동시 작용에 따라 금속층(300)과 n-GaN 층 간의 저항이 크게 감소시켰다.
도 1b는 KOH에 의한 습식 식각 후 n-GaN층, 보다 정확하게는 일정 높이의 요철의 모폴로지를 갖는 표면구조(210)를 주사 전자 현미경 이미지이다.
또한, 도 1c는 오믹 컨택 특성을 평가하기 위해, 최종 제작된 CTLM 패턴의 현미경 이미지이다.도 1d는 Ti/Al 증착 직후의 반극성 n-GaN 층과 금속 간의 열처리 전, 후 I-V 특성이다.
도 1d를 참조하면, 열처리 전(검은색실선)에는 비선형의 곡선을 보여주지만, 열처리 후(파란색 점선)에는 선형의 곡선을 나타냄을 알 수 있다. 이러한 선형 곡선의 의미는 낮은 저항의 우수한 오믹컨택이 형성되었음을 의미한다.
도 1e는 열처리된 시료를 갭 스페이싱에 따라 측정한 I-V 특성을 나타내는 그래프이고, 도 1f는 상기 도 1e를 통해 측정한 I-V 특성 그래프를 가지고 전체 저항(RT)를 갭 스페이싱(d)에 따라 나타낸 그래프이다.
상기 도 1e 및 f의 그래프를 이용하여 본 발명에 따라 형성된 오믹 컨택 구조의 컨택 저항 sc = 9.77 x 10-6cm2을 얻을 수 있다.
도 2는 종래 기술과 본 발명에 따라 형성된 오믹 전극의 컨택 저항값을 비교한 그래프이다.
도 2를 참조하면, 종래의 오믹컨택 형성 기술로 측정된 high~ x 10-4cm2과 비교했을 때 2 오더(order) 정도 낮은, 매우 낮은 컨택 저항값을 보여줌을 알 수 있다. 즉, 상기 결과로부터 본 발명에 따르면 종래 기술보다 매우 우수한 오믹 컨택을 형성할 수 있다는 것을 알 수 있다.
도 3은 종래 기술과 본 발명에 따른 구조와 효과의 차이를 설명하는 그림이다.
도 3을 참조하면, 종래 기술(reference)은 평평한 표면 위에 전류를 흘려 전기장을 형성하지만, 본 발명(innovation)은 일정 높이의 요철구조의 모폴로지를 가지며, 특히 표면 모폴로지 중 평평한 부분보다 뾰족한 부분에 강한 전기장이 걸려 터널링 현상이 강하게 일어남을 알 수 있다. 따라서, 본 발명에 따르면, 이러판 요철 구조의 뾰족한 부분에서의 터널링 효과에 의하여 컨택 저항값이 낮아진다는 것을 확인할 수 있다.
도 4는 캐리어 농도에 의해 결정되는 온도(180-380 K)에 따른 TFE 모델을 통한 컨택저항값이고(실선), 온도(180-380 K)에 따른 실험적으로 구한 컨택저항 값(점)을 나타낸 그래프이다.
도 4를 참조하면, 본 발명의 일 실시예에서 사용된 웨이퍼는 -6 x 1017정도의 캐리어 농도를 가지고 있어 TE 모델을 적용할 수 있는 데, 이 TE 모델은 터널링 현상이 거의 일어나지 않고, 대부분 열에 의한 이동이 일어나야 한다. 반면에 TFE 모델은 열에 의한 캐리어의 이동과 터널링에 의한 캐리어의 이동을 포함한다. 그러나 도 4)를 보면 TFE 모델로 피팅(fitting)한 값(실선)과, 실험적인 값(점)이 비슷한 경향성을 보임을 알 수 있다. 이는 터널링이 상당히 작용함을 증명하는 결과이다.
이상 금속으로서 Ti/Al만을 예시하였으나, 본 발명에 따른 방식은 Ti/Al 외의 임의의 다른 금속에도 적용가능하며, 이 또한 본 발명의 범위에 속한다.
이상 살핀 바와 같이 본 발명은 n-GaN 층, 특히 반극성 및 비극성 n-GaN에 대한 금속의 오믹 컨택을 형성하고, 그 특성을 향상시키기 위하여 먼저 n-GaN을 KOH로 식각하여, 요철구조의 모폴로지를 형성, 이후 금속을 증착한 후, 다시 이를 열처리한다(도 1a 참조). 이로써 금속과 n-GaN 사이의 오믹 컨택을 형성하여 저항을 낮추어, 다양한 소자 예를 들어 n-GaN 가 사용될 수 있는 LED를 포함한 광소자나 전자소자 또는 전력소자의 특성을 향상시킬 수 있다.
이상에서, 본 발명의 실시예를 구성하는 모든 구성 요소들이 하나로 결합되거나 결합되어 동작하는 것으로 설명되었다고 해서, 본 발명이 반드시 이러한 실시 예에 한정되는 것은 아니다. 또한, 이상에서 기재된 포함하다, 구성하다 또는 가지다 등의 용어는, 특별히 반대되는 기재가 없는 한, 해당 구성 요소가 내재될 수 있음을 의미하는 것으로, 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것으로 해석되어야 한다. 기술적이거나 과학적인 용어를 포함한 모든 용어들은, 다르게 정의되지 않는 한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥 상의 의미와 일치하는 것으로 해석되어야 하며, 본 발명에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하며 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (14)

  1. n-GaN층 표면을 KOH로 식각처리하는 단계;
    상기 식각처리된 n-GaN층 상에 금속층을 적층하는 단계; 및
    상기 금속층 및 n-GaN층을 열처리하는 단계를 포함하는 것을 특징으로 하는 오믹 컨택 제조방법.
  2. 제 1항에 있어서,
    상기 n-GaN층은 반극성 또는 비극성 n-GaN을 포함하는 것을 특징으로 하는 오믹 컨택 제조방법.
  3. 제 2항에 있어서,
    상기 반극성 n-GaN층은 (11-22), (10-11), (20-21) 또는 (30-31) 결정구조를 갖는 것을 특징으로 하는 사파이어 기판 위에 성장한 것을 특징으로 하는 오믹 컨택 제조방법.
  4. 제 2항에 있어서,
    상기 비극성 n-GaN층은 (11-20), (10-11), (11-22) 결정구조의 사피이어 기판 위에 성장한 것을 특징으로 하는 오믹 컨택 제조방법.
  5. 제 3항에 있어서,
    상기 오믹 컨택은 반극성 n-GaN층과 금속층사이에 형성되는 것을 특징으로 하는 오믹 컨택 제조방법.
  6. 제 1항에 있어서,
    상기 금속층은 Ti/Al인 것을 특징으로 하는 오믹 컨택 제조방법.
  7. 제 1항에 있어서,
    상기 n-GaN층 표면을 KOH로 식각처리하는 단계에 따라 상기 n-GaN층 표면에는 요철구조가 형성되는 것을 특징으로 하는 오믹 컨택 제조방법.
  8. 제 1항에 있어서, 상기 열처리는 단계는,
    질소 분위기에서 섭씨 200 - 900도로 진행되는 것을 특징으로 하는 오믹 컨택 제조방법.
  9. 제 1항에 있어서,
    상기 n-GaN층은 기판상에 적층된 것을 특징으로 하는 오믹 컨택 제조방법.
  10. 제 9항에 있어서, 상기 n-GaN층 표면을 KOH로 식각처리하는 단계는,
    상기 기판상에 적층된 상기 n-GaN층을 KOH 용액과 접촉시키는 습식 식각 방식으로 진행되는 것을 특징으로 하는 오믹 컨택 제조방법.
  11. 제 1항 내지 제 10항 중 어느 한 항에 따라 제조된 오믹 컨택.
  12. 제 11항에 있어서,
    상기 오믹 컨택은 반극성 n-GaN층과 금속층 사이에 형성되는 것을 특징으로 하는 오믹 컨택.
  13. 제 12항에 따른 오믹 컨택을 포함하는 것을 특징으로 하는 전자소자.
  14. 제 13항에 있어서,
    상기 전자소자는 LED 소자 또는 전력소자인 것을 특징으로 하는 전자소자.
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