KR200376685Y1 - 갈륨 질화물계 ⅲ-ⅴ족 화합물 반도체의 발광 디바이스 - Google Patents

갈륨 질화물계 ⅲ-ⅴ족 화합물 반도체의 발광 디바이스 Download PDF

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갈륨 질화물계 III-V족 화합물 반도체의 발광 디바이스는 기판; 텍스쳐링 표면을 갖는 오믹 콘택 영역을 가지며, 상기 기판 상에 배열된 n형 갈륨 질화물계 III-V족 화합물 반도체층; 상기 n형 갈륨 질화물계 III-V족 화합물 반도체층상에 배치된 발광층; 상기 발광층상에 배열된 p형 갈륨 질화물계 III-V족 화합물 반도체층; 상기 p형 갈륨 질화물계 III-V족 화합물 반도체층상에 피복된 텍스쳐링 표면층; 상기 텍스쳐링 표면층상에 배열되며 상기 텍스쳐링 표면층과 오믹 콘택을 형성하는 투광 도전성 산화물층; 상기 n형 갈륨 질화물계 III-V족 화합물 반도체층의 텍스쳐링 표면을 갖는 상기 오믹 콘택 영역과 전기적으로 결합되는 제1 전극; 및 상기 투광 도전성 산화물층과 전기적으로 결합된 제2 전극을 포함한다.

Description

갈륨 질화물계 Ⅲ-Ⅴ족 화합물 반도체의 발광 디바이스{LIGHT-EMITTING DEVICE OF GALLIUM NITRIDE-BASED III-V GROUP COMPOUND SEMICONDUCTOR}
본 고안은 갈륨 질화물계 III-V족 화합물 반도체의 발광 디바이스에 관한 것으로, 특히 더 높은 광 추출 효율을 갖는 발광 디바이스에 관한 것이다.
도 1을 참조하면, 갈륨 질화물계 III-V족 화합물 반도체 발광 디바이스(1')의 종래의 에피택시 구조가 개시되어 있다. 종래의 고안은 사파이어 기판(10'), 갈륨 질화물 버퍼층(15'), n형 갈륨 질화물 콘택층(20'), 인듐 갈륨 질화물(InGaN) 발광층(30'), p형 갈륨 질화물층(40'), p형 갈륨 질화물 콘택층(42')을 포함한다. 다음으로, n형 갈륨 질화물 콘택층(20'), 인듐 갈륨 질화물(InGaN) 발광층(30'), p형 갈륨 질화물층(40'), p형 갈륨 질화물 콘택층(42')의 일부를 제거하여 n형 갈륨 질화물 콘택층(20')의 표면 일부를 노출시킨다. 이 제조 단계는 메사 에칭(mesa etching)이라 칭한다. 다음으로 Ni/Au로 이루어진 투광 도전층(50')은 p형 갈륨 질화물 콘택층(42')상에 형성되는 반면 이 투광 도전층(50') 상에는 p형 금속 전극(70')이 형성된다. 그리고 n형 금속 전극(60')은 n형 갈륨 질화물 콘택층(20') 상에 형성되어 수평 전극을 형성한다.
또한, 도 2를 참조하면, 일례로서 350㎛×350㎛의 길이 및 폭을 갖는 디바이스를 이용하는 경우, p형 금속 전극(70')과 n형 금속 전극(60')은 디바이스의 전체 면적의 약 20％를 나타내는 반면 n형 갈륨 질화물 콘택층(20')의 노출된 표면은 디바이스의 전체 면적의 35％를 차지한다. 턴온 전류가 p형 금속 전극(70') 및 n형 금속 전극(60')에 인가되면, 인듐 갈륨 질화물 발광층(30')이 발광한다. 발광 경로는 도 3에 나타나 있다. 광의 일부는 경로 A로서 직접적으로 방사되고 광의 일부는 수 차례의 반사후 경로 B로서 방사된다. 포워드된 발광의 일부는 p형 금속 전극(70') 및 n형 금속 전극(60')에 의해서 차폐될 뿐만 아니라, 투광 도전층(50')에 의해 흡수된다.
또한, 갈륨 질화물로 형성된 에피택셜 구조의 굴절율은 2.4이고 사파이어 기판의 굴절율은 1.77이고 패키징 수지의 굴절율은 약 1.5이다. 도파관 영향으로 인해, 발광층으로부터 발산된 광의 일부는 사파이어 기판 및 패키징 수지에 의해 반사되고나서 갈륨 질화물의 다층 에피택셜 구조에 의해 재흡수된다. 따라서 광 추출 효율은 감소된다.
또한, 디바이스의 광 추출 효율을 증가시키기 위해, 투광 도전층의 광학적 투명도를 증가시키거나 DBR(Distributed Bragg Reflector)층을 발광층 하부에 부가시킨다. 그러나, 이들 양 방법은 수직 방향을 따라 발광의 광 추출 효율을 증가시킬 뿐, 도파관 영향을 없앨 수 없다. 도파관 영향을 없애기 위해, 발광 디바이스 화합물 반도체의 표면 상에 텍스쳐링 표면 또는 거친 표면을 제공하여 상이한 굴절율을 갖는 다양한 인터페이스를 통해 광의 반사를 줄인다. 에피택시의 성장 동안, 텍스쳐링 또는 거친 표면이 인위적으로 형성되며, 이는 대만 특허출원 제092132987호를 참조하면 그 명세서내에 프로세스가 기술되어 있다. 광추출 효율을 증가시키고 구동 전압을 줄이기 위한 구조는, 본 고안과 동일한 출원인의 대만 특허출원 제93105169호에 개시되어 있다. Ni/Au로 이루어진 종래의 투광 도전층은 광 투과율이 Ni/Au보다 낫고 텍스쳐링 표면 오믹 콘택층과 양호한 오믹 콘택을 갖는 투광 도전성 산화물층으로 대체되어 구동 전압을 감소시킨다.
또한, n형 갈륨 질화물 콘택층의 노출된 표면의 굴절율은 약 2.4이고 패키징 수지의 굴절율은 약 1.5이며 디바이스의 임계각은 38도가 된다. 광이 임계각보다 작은 각으로 입사하게 되면, 디바이스에 전송되고 남겨진다. 임계각보다 큰 각에서의 광은 전체가 디바이스에 역으로 반사된다. 따라서, 광 추출 효율은 제한된다. 노출된 사파이어 기판을 갖는 구조는 동일한 문제를 갖는다. 그러나, 일단 n형 갈륨 질화물 콘택층 또는 사파이어 기판의 표면이 텍스쳐링 또는 거친 표면으로 변형되면, 전체 내부 반사는 감소된다. 따라서, 광 추출 효율이 향상된다.
본 고안의 1차적인 목적은 광 추출 효율을 향상시키기 위해 기판상의 텍스쳐링 표면 영역에 의해 임계각에 의해 생성된 전체 내부 반사를 줄이는 갈륨 질화물계 III-V족 화합물 반도체의 발광 디바이스를 제공하는 것이다.
본 고안의 다른 목적은 광 추출 효율을 향상시키기 위해 n형 갈륨 질화물계 III-V족 화합물 반도체층의 오믹 콘택 영역상의 텍스쳐링 표면에 의해 임계각에 의해 생성된 전체 내부 반사를 줄이는 갈륨 질화물계 III-V족 화합물 반도체의 발광 디바이스를 제공하는 것이다.
상술한 목적들을 달성하기 위해, 본 고안은 상부에 텍스쳐링 표면 영역이 배열된 기판; 텍스쳐링 표면을 갖는 오믹 콘택 영역을 가지며, 상기 기판 상에 배열된 n형 갈륨 질화물계 III-V족 화합물 반도체층; 상기 n형 갈륨 질화물계 III-V족 화합물 반도체층상에 배치된 발광층; 상기 발광층상에 배열된 p형 갈륨 질화물계 III-V족 화합물 반도체층; 상기 p형 갈륨 질화물계 III-V족 화합물 반도체층상에 피복된 텍스쳐링 표면층; 상기 텍스쳐링 표면층상에 배열되며 상기 텍스쳐링 표면층과 오믹 콘택을 형성하는 투광 도전성 산화물층; 상기 n형 갈륨 질화물계 III-V족 화합물 반도체층의 텍스쳐링 표면을 갖는 상기 오믹 콘택 영역과 전기적으로 결합되는 제1 전극; 및 상기 투광 도전성 산화물층과 전기적으로 결합된 제2 전극을 포함한다.
도 4를 참조하면, 본 고안의 개선된 실시예가 개시되어 있다. 갈륨 질화물계 III-V족 화합물 반도체의 발광 디바이스(1)는 기판층(10), 제1형 갈륨 질화물계 III-V족 화합물 반도체 오믹 콘택층(20), 발광층(활성층)(30), 제2형 갈륨 질화물계 III-V족 화합물 반도체(클래딩)층(40), 제2형 갈륨 질화물계 III-V족 화합물 반도체 콘택층(42), 제2 오믹 콘택층(44), 윈도우층(50), 제1 전극(60) 및 제2 전극(70)을 포함하고, 기판(10)상에는 버퍼층(15)을 더 구비한다.
기판(10)은 사파이어, 아연 산화물(ZnO) 또는 실리콘 탄화물로 이루어진다. 제1형 오믹 콘택층(20)은 n-도핑된 갈륨 질화물(GaN), 알루미늄 인듐 갈륨 질화물(AlInGaN) 또는 인듐 갈륨 질화물(InGaN)층이다. 제2형 갈륨 질화물계 III-V족 화합물 반도체층(40)은 p-도핑된 갈륨 질화물(GaN), 알루미늄 인듐 갈륨 질화물(AlInGaN) 또는 인듐 갈륨 질화물(InGaN)층이다. 발광층(활성층)(30)은 인듐을 갖는 질화물 화합물 반도체로 형성된다. 윈도우층(50)은 인듐 산화물, 주석 산화물, 인듐 몰리브덴 산화물, 인듐 세륨 산화물, 아연 산화물, 인듐 아연 산화물(InZnO), 마그네슘 아연 산화물, 주석 카드뮴 산화물 또는 인듐 주석 산화물(InSnO)로 이루어진 투과 도전성 산화물층이다. 제1형 오믹 콘택층(20)과 제2층인 오막 콘택층(44) 양측의 표면은 텍스쳐링 표면 또는 거친 표면이다. 텍스쳐링 표면 또는 거친 표면의 형성에 관련하여, 도 5를 참조하라. 이는 에피택시 및 칩들의 제조 프로세스의 흐름도이다.
본 고안의 단계들은 다음을 포함한다:
단계 S100, 기판이 제공된다;
단계 S110, 제1 오믹 콘택층이 기판상에 형성된다;
단계 S120, 발광층이 제1 오믹 콘택층 상에 형성된다;
단계 S130, p형 클래딩층, p형 과도층(transition layer) 및 제2 오믹 콘택층이 발광층 상에 순차적으로 형성되고, 제2 오믹 콘택층은 텍스쳐링 표면 또는 거친 표면을 갖는다;
단계 S140, 제2 오믹 콘택층 상에 마스크가 형성된다;
단계 S150, 제2 오믹 콘택층, p형 과도층, p형 클래딩층, 발광층 및 제1 오믹 콘택층의 일부가 RIE(reactive ion etching) 또는 ICP(inductively coupled plasma etching)과 같은 건식 에칭 기술에 의해 제거된다; 이 프로세스동안, 에칭율은 수직 방향의 에칭율이 수평 방향의 에칭율보다 크게 되도록 제어된다; 따라서 제2 오믹 콘택층상의 텍스쳐링 또는 거친 표면은 제1 오믹 콘택층의 표면상에 복제된다;
단계 S160, 투광 도전성 산화물층은 제2 오믹 콘택층상에 형성되고 n형 오믹 콘택 전극은 제1 오믹 콘택층상에 부분적으로 피복되고 합금된다.
단계 S170, n형 전극이 n형 오믹 콘택 전극상에 형성되는 동안 p형 전극은 제2 오믹 콘택층 및 투광 도전성 산화물층 상에 형성된다;
단계 S180, 기판은 얇게 연마하여 크기 350㎛×350㎛의 육면체 칩들로 절단한다.
상술한 실시예에 따르면, 텍스쳐링 또는 거친 표면은 사파이어 기판상에 복제된다. 단계 S130을 수행한 후, 제1 마스크를 이용하여 제2 오믹 콘택층, p형 과도층, p형 클래딩층, 발광층, 제1 오믹 콘택층 및 사파이어 기판의 일부를 단계 S150에서 언급된 동일한 방법에 의해 제거한다. 따라서, 텍스쳐링 또는 거친 표면이 사파이어 기판의 표면상에 복제된다. 다음으로 제2 마스크는 단계 S140 내지 단계 S180의 프로세싱에 사용된다.
제2 오믹 콘택층(44)의 표면상의 텍스쳐링 표면층(46)은 에피택시의 성장동안 인위적으로 제어된다. 대만 특허출원 제092132987호를 참조하기 바라며, 이 프로세스는 본 명세서에 기술되어 있다. p형 클래딩층과 p형 과도층이 형성될 때, 응력(tension) 및 압축(compression)의 스트레인(strain)이 제어된다. p형 오믹 콘택층은 p형 과도층상에 형성된다. 이러한 방식에 의해, 텍스쳐링 구조가 p형 반도체의 표면상에 형성된다. 따라서, 윈도우층(50)과 p형 갈륨 질화물계 III-V족 화합물 반도체간의 저항은 감소되고 뛰어난 오믹 콘택층으로 바뀐다. LED의 구동 전압은 또한 감소된다. 게다가, 텍스쳐링 표면층(46)은 p-도핑된, n-도핑된, 함께 도핑된 갈륨 질화물계 III-V족 화합물 반도체층일 수 있다. 도 3을 재차 참조하면, 제1형 오믹 콘택층(20)이 텍스쳐링 또는 거친 표면 구조를 가질 때, 광 추출 효율은 전체 내부 반사의 감소로 인한 광 경로 C의 증가로 인해 향상된다.
도 6을 참조하면, 본 고안의 다른 실시예가 개시되어 있다. 본 고안 1은 기판(10), 제1형 오믹 콘택층(20), 발광층(활성층)(30), 제2형 갈륨 질화물계 III-V족 화합물 반도체 클래딩층(40), 제2형 갈륨 질화물계 III-V족 화합물 콘택층(42), 제2 오믹 콘택층(44), 윈도우층(50), 제1 전극(60) 및 제2 전극(70)을 포함하며, 기판(10) 상에는 버퍼층(15)을 더 구비된다. 제1형 오믹 콘택층(20) 및 제2 오믹 콘택층(44)의 표면은 텍스쳐링 또는 거친 표면이며 도 5에서 언급된 동일한 방법에 의해 형성된다.
본 고안은 광 추출 효율을 향상시키며 전체 내부 반사를 줄일 수 있는 갈륨 질화물계 III-V족 화합물 반도체의 발광 디바이스를 제공할 수 있는 이점이 있다.
부가적인 이점 및 변형은 본 분야의 숙련된 자에 의해 즉시 이루어질 것이다. 따라서, 더 넓은 관점에서 본 고안은 본 상세 설명 및 본 명세서에 도시되고 기술된 대표 디바이스에 국한되지 않는다. 그에 따라, 첨부된 청구항 및 그 등가물에 의해 정의된 바와 같이 일반적인 진보 개념의 기술적 사상 또는 범위로부터 동떨어짐없이 다양한 변형이 이루어질 수도 있다.
도 1은 발광형 갈륨-질화물계 III-V족 화합물 반도체 디바이스의 종래 기술의 개략적인 도면.
도 2는 발광형 갈륨-질화물계 III-V족 화합물 반도체 디바이스의 종래 기술의 상부도.
도 3은 종래 기술의 발광층으로부터 발산된 광 경로를 나타내는 도면.
도 4는 본 고안에 따른 발광형 갈륨-질화물계 III-V족 화합물 반도체 디바이스의 개선된 실시예의 개략적인 도면.
도 5는 본 고안에 따른 발광형 갈륨-질화물계 III-V족 화합물 반도체 디바이스상의 텍스쳐링 표면의 플로우챠트.
도 6은 본 고안에 따른 발광형 갈륨-질화물계 III-V족 화합물 반도체 디바이스의 더욱 개선된 실시예의 개략적인 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 발광 디바이스
10 : 기판층
15 : 버퍼층
20 : 제1형 갈륨 질화물계 III-V족 화합물 반도체 오믹 콘택층
30 : 발광층(활성층)
40 : 제2형 갈륨 질화물계 III-V족 화합물 반도체(클래딩)층
42 : 제2형 갈륨 질화물계 III-V족 화합물 반도체 콘택층
44 : 제2 오믹 콘택층
46 : 텍스쳐링 표면층
50 : 윈도우층
60 : 제1 전극
70 : 제2 전극

Claims (23)

  1. 갈륨 질화물계 III-V족 화합물 반도체의 발광 디바이스에 있어서,
    기판;
    텍스쳐링 표면을 갖는 오믹 콘택 영역을 가지며, 상기 기판 상에 배열된 n형 갈륨 질화물계 III-V족 화합물 반도체층;
    상기 n형 갈륨 질화물계 III-V족 화합물 반도체층상에 배치된 발광층;
    상기 발광층상에 배열된 p형 갈륨 질화물계 III-V족 화합물 반도체층;
    상기 p형 갈륨 질화물계 III-V족 화합물 반도체층상에 피복된 텍스쳐링 표면층;
    상기 텍스쳐링 표면층상에 배열되며 상기 텍스쳐링 표면층과 오믹 콘택을 형성하는 투광 도전성 산화물층;
    상기 n형 갈륨 질화물계 III-V족 화합물 반도체층의 텍스쳐링 표면을 갖는 상기 오믹 콘택 영역과 전기적으로 결합되는 제1 전극; 및
    상기 투광 도전성 산화물층과 전기적으로 결합된 제2 전극을 포함하는 것을 특징으로 하는 발광 디바이스.
  2. 제1항에 있어서, 상기 텍스쳐링 표면층은 에피택시 성장동안 형성되는 것을 특징으로 하는 발광 디바이스.
  3. 제1항에 있어서, 상기 n형 갈륨 질화물계 III-V족 화합물 반도체층의 텍스쳐링 표면을 갖는 상기 오믹 콘택 영역은 칩의 제조 프로세스동안 상기 텍스쳐링 표면층, 상기 p형 갈륨 질화물계 III-V족 화합물 반도체층, 상기 발광층, 및 상기 n형 갈륨 질화물계 III-V족 화합물 반도체층의 일부를 에칭함으로써 형성되는 것을 특징으로 하는 발광 디바이스.
  4. 제1항에 있어서, 상기 기판은 그 상부에 배열된 텍스쳐링 표면 영역을 더 구비하는 것을 특징으로 하는 발광 디바이스.
  5. 제4항에 있어서, 상기 기판의 상기 텍스쳐링 표면 영역은 칩의 제조 프로세스동안 상기 텍스쳐링 표면층, 상기 p형 갈륨 질화물계 III-V족 화합물 반도체층, 상기 발광층, 및 상기 n형 갈륨 질화물계 III-V족 화합물 반도체층의 일부를 에칭함으로써 형성되는 것을 특징으로 하는 발광 디바이스.
  6. 제1항에 있어서, 상기 투광 도전성 산화물층은 인듐 산화물, 주석 산화물, 인듐 몰리브덴 산화물, 인듐 세륨 산화물, 아연 산화물, 인듐 아연 산화물, 마그네슘 아연 산화물, 주석 카드뮴 산화물 또는 인듐 주석 산화물로 구성되는 것을 특징으로 하는 발광 디바이스.
  7. 갈륨 질화물계 III-V족 화합물 반도체의 발광 디바이스에 있어서,
    기판;
    텍스쳐링 표면을 갖는 오믹 콘택 영역을 가지며, 상기 기판 상에 배열된 n형 갈륨 질화물계 III-V족 화합물 반도체층;
    상기 n형 갈륨 질화물계 III-V족 화합물 반도체층상에 배치된 발광층; 및
    상기 발광층상에 배열된 p형 갈륨 질화물계 III-V족 화합물 반도체층을 포함하는 것을 특징으로 하는 발광 디바이스.
  8. 제7항에 있어서, 상기 p형 갈륨 질화물계 III-V족 화합물 반도체층상에 텍스쳐링 표면층이 배열되는 것을 특징으로 하는 발광 디바이스.
  9. 제8항에 있어서, 상기 텍스쳐링 표면층 상에 투광 도전성 산화물층이 배열되는 것을 특징으로 하는 발광 디바이스.
  10. 제7항에 있어서, 상기 n형 갈륨 질화물계 III-V족 화합물 반도체층의 텍스쳐링 표면을 갖는 상기 오믹 콘택 영역과 제1 전극이 전기적으로 결합되는 것을 특징으로 하는 발광 디바이스.
  11. 제9항에 있어서, 상기 투광 도전성 산화물층과 제2 전극이 전기적으로 결합되는 것을 특징으로 하는 발광 디바이스.
  12. 제8항에 있어서, 상기 텍스쳐링 표면층은 에피택시 성장동안 형성되는 것을 특징으로 하는 발광 디바이스.
  13. 제7항에 있어서, 상기 n형 갈륨 질화물계 III-V족 화합물 반도체층의 텍스쳐링 표면을 갖는 상기 오믹 콘택 영역은 칩의 제조 프로세스동안 상기 텍스쳐링 표면층, 상기 p형 갈륨 질화물계 III-V족 화합물 반도체층, 상기 발광층, 및 상기 n형 갈륨 질화물계 III-V족 화합물 반도체층의 일부를 에칭함으로써 형성되는 것을 특징으로 하는 발광 디바이스.
  14. 제9항에 있어서, 상기 투광 도전성 산화물층은 인듐 산화물, 주석 산화물, 인듐 몰리브덴 산화물, 인듐 세륨 산화물, 아연 산화물, 인듐 아연 산화물, 마그네슘 아연 산화물, 주석 카드뮴 산화물 또는 인듐 주석 산화물로 구성되는 것을 특징으로 하는 발광 디바이스.
  15. 갈륨 질화물계 III-V족 화합물 반도체의 발광 디바이스에 있어서,
    상부에 텍스쳐링 표면 영역을 갖는 기판;
    상기 기판 상에 배열된 n형 갈륨 질화물계 III-V족 화합물 반도체층;
    상기 n형 갈륨 질화물계 III-V족 화합물 반도체층상에 배치된 발광층; 및
    상기 발광층상에 배열된 p형 갈륨 질화물계 III-V족 화합물 반도체층을 포함하는 것을 특징으로 하는 발광 디바이스.
  16. 제15항에 있어서, 텍스쳐링 표면층은 상기 p형 갈륨 질화물계 III-V족 화합물 반도체층상에 배열되는 것을 특징으로 하는 발광 디바이스.
  17. 제16항에 있어서, 상기 텍스쳐링 표면층 상에 투광 도전성 산화물층이 배열되는 것을 특징으로 하는 발광 디바이스.
  18. 제15항에 있어서, 상기 n형 갈륨 질화물계 III-V족 화합물 반도체층은 텍스쳐링 표면을 갖는 오믹 콘택 영역을 더 구비하고, 텍스쳐링 표면을 갖는 상기 오믹 콘택 영역과 전기적으로 결합되는 것을 특징으로 하는 발광 디바이스.
  19. 제18항에 있어서, 상기 n형 갈륨 질화물계 III-V족 화합물 반도체층의 텍스쳐링 표면을 갖는 상기 오믹 콘택 영역과 제1 전극이 전기적으로 결합되는 것을 특징으로 하는 발광 디바이스.
  20. 제17항에 있어서, 상기 투광 도전성 산화물층과 제2 전극이 전기적으로 결합되는 것을 특징으로 하는 발광 디바이스.
  21. 제16항에 있어서,
    상기 텍스쳐링 표면층은 에피택시 성장동안 형성되는 것을 특징으로 하는 발광 디바이스.
  22. 제18항에 있어서, 상기 n형 갈륨 질화물계 III-V족 화합물 반도체층의 텍스쳐링 표면을 갖는 상기 오믹 콘택 영역은 칩의 제조 프로세스동안 상기 텍스쳐링 표면층, 상기 p형 갈륨 질화물계 III-V족 화합물 반도체층, 상기 발광층, 및 상기 n형 갈륨 질화물계 III-V족 화합물 반도체층의 일부를 에칭함으로써 형성되는 것을 특징으로 하는 발광 디바이스.
  23. 제17항에 있어서, 상기 투광 도전성 산화물층은 인듐 산화물, 주석 산화물, 인듐 몰리브덴 산화물, 인듐 세륨 산화물, 아연 산화물, 인듐 아연 산화물, 마그네슘 아연 산화물, 주석 카드뮴 산화물 또는 인듐 주석 산화물로 구성되는 것을 특징으로 하는 발광 디바이스.
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KR101023600B1 (ko) * 2008-03-24 2011-03-21 도요다 고세이 가부시키가이샤 질화물계 반도체 발광 소자
KR101284730B1 (ko) 2005-12-13 2013-07-23 엘지이노텍 주식회사 발광 소자
WO2014030816A1 (ko) * 2012-08-20 2014-02-27 전북대학교산학협력단 오믹 컨택 제조방법 및 이에 의하여 제조된 오믹 컨택

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