KR100459885B1 - 반도체소자의금속전극형성방법 - Google Patents
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Abstract
본 발명은 GaN계 화합물 반도체에 금속 전극을 형성할 때 계면에 생기는 저항 접촉(ohmic contact)에서의 접촉 저항을 낮추기 위한 반도체 소자의 금속 전극 형성 방법을 기재한다. 본 발명에 따른 반도체 소자의 금속 전극 형성 방법은 접촉 저항 증가의 원인이 되는 산화막을 확실하게 제거하는 새로운 화학적 표면 처리 방법, 즉 산화막이 생성된 p-GaN층 표면을 염산 및 질산의 혼합 용액으로 구성되는 왕수, KOH 수용액, 불산 및 BOE(Buffered Oxide Etcher), Ammonium Sulfide 등의 용액을 단독 혹은 복수 조합으로 사용하여 반도체 표면 처리를 행하는 방법을 적용함으로써, 종래 발표된 접촉 저항값의 100 분의 1 이하의 낮은 접촉 저항값을 갖는 반도체-금속 전극 간의 저항 접촉(ohmic contact)을 얻는다.
Description
본 발명은 반도체 소자의 금속 전극 형성 방법에 관한 것으로, 상세하게는 청색 및 자외선 발광 소자로 최근 널리 연구되고 있는 GaN계 화합물 반도체에 금속 전극을 형성할 때 계면에 생기는 저항 접촉(ohmic contact)에서의 접촉 저항을 낮추기 위한 반도체 소자의 금속 전극 형성 방법에 관한 것이다.
반도체 소자를 구동하기 위해서는 n-형 및 p-형 반도체 박막의 표면에 금속전극을 형성하여 전류를 주입할 수 있어야 한다. 일반적으로 금속전극과 반도체 박막의 계면 특성은 주입되는 전류 혹은 전압 특성에 큰 영향을 미치기 때문에 반도체 소자의 전기적 및 광학적 특성에 매우 중요한 역할을 미친다.
즉, 반도체 박막 표면에 금속전극이 접합되면 두 물질 간의 일함수 차이 혹은 반도체 박막 표면의 결정 결함, 박막 표면의 오염 등으로 인해 금속 전극과 반도체 박막의 계면에는 접촉저항이 존재하며 이로 인해 외부에서 주입되는 전류의 흐름이 방해 받아 반도체 소자의 동작전압(operation voltage)이 높아지고 발열현상이 나타나는 등 소자 특성이 나빠진다. 따라서 반도체 소자 제작 시 금속과 반도체 박막 간의 접촉 저항을 낮추는 것은 소자의 안정된 동작 특성 확보와 효율 향상을 위해 매우 중요하다.
일반적으로 GaN는 3.4 eV의 와이드 밴드 갭(wide band gap)을 가지면서도 내열 특성이 우수하고 화학적 안정성이 뛰어나 다양한 응용 분야를 가지고 있다. 특히, InxGayAl1-x-yN(0≤x+y≤1) 형태의 화합물 반도체 제작을 통해 연속적인 밴드갭(bandgap) 변화가 가능하므로 적외선부터 가시광, 자외선 영역까지 발광하는 고효율 광소자의 재료로 활발히 연구되고 있다. 도 1은 종래 방법의 Ohmic Contact에서 금속/반도체 계면에서의 band diagram 이다.
도 2a 내지 도 2e는 종래 방법에 의한 저항 접촉(Ohmic contact) 전극층 제조 방법의 일례를 공정 단계별로 도시한 것으로, 실제로 접촉 저항을 측정할 수 있는 TLM(Transmission Line Method) 패턴을 형성하는 방법을 공정 단계별로 도시하고 있다. 이를 상세하게 소개하면 다음과 같다.
먼저, 도 2a에 도시된 바와 같이, 사파이어 기판(1) 상에 p-GaN층(2')을 형성한다. 다음에, 도 2b에 도시된 바와 같이, 화학적 보조 이온빔 에칭(Chemically Assisted Ion Beam Etching; CAIBE) 혹은 고밀도 플라즈마 리액티브 이온 에칭(High Density Plasma Reactive Ion Etching; HDP RIE)법을 이용하여 p-GaN층(2')을 메사(mesa) 구조(2)로 에칭한다. 다음에, 도 2c에 도시된 바와 같이, 포토리소그래피(photolithography) 공정을 통해 포토레지스트(photoresist; PR) 패턴(3)을 형성한 다음, 금속 박막 증착 전에 탈 이온수(DI Water)로 희석한 HCl 용액 등으로 메사 구조의 p-GaN층(2) 표면의 산화막과 오염을 제거하는 표면 처리를 실시한다. 다음에, 도 2d에 도시된 바와 같이, 통상의 진공 증착 장치(evaporator)로 Pd/Au, Pt/Au 혹은 Ni/Au 금속(4)을 증착한 다음, 도 2e에 도시된 바와 같이, 리프트 오프(lift-off) 공정을 통해 PR(3)과 그 상부에 형성된 금속(4b)을 제거하여 원하는 금속 전극 패턴(4a)을 얻는다. 다음에 다음 표 1에 기재된 바와 같이 열처리(어닐링)를 한다. 이들 금속 전극 패턴(4a)은 일정한 크기와 간격을 가지고 있으며, 이들패턴 사이의 전기적 특성을 측정하여 저항접촉(Ohmic contact) 전극의 접촉저항과 면저항을 결정하게 된다.
표 1은 p-GaN에서의 Ohmic 접촉 저항에 대해 발표된 기존의 연구 결과이다. 표 1에서 제시된 바와 같이, 접촉 저항(단위면 저항; 이하 "면저항"이라 칭한다.)이 기존 GaAs계 화합물 반도체에서 얻어지는 10-6Ωcm2이하의 낮은 값에 비해 10-2Ωcm2의 높은 값을 보이고 있으며 이로 인해 고효율 광소자를 개발하는데 큰 장애가 되어 왔다.
| 시스템(system)[nm] | 어닐링 조건(Annealing Condition) | 접촉 면저항[Ωcm2](Contact Resistance) | 억셉터 농도(Acceptor Concentration) | 코멘트(comments) | 참조(reference) |
| Ni/Au | 500℃ 10min | 10-2 | 1017~1018 | Ni가 오염층으로 확산되어 GaN 상에 에피택시 성장한다. | J.Appl.Phys.81(3)1997 |
| Ni/Au(20/200) | 300℃ 1min | - | 3×1017 | - | A.P.L 66 (16) 1995 |
| Ni/Au(50/100) | 400℃ 5min | - | 2×1017 | GaN의 재성장 동안 GaN은 C로 도핑된다. | MRS symp. proc.vol.395, p861 |
| Cr/Au(20/300) | 500℃ 1min | 1.2×10-2 | 1.4×1020 | Cr이 GaN층으로 확산하여 Cr2GaN을 형성한다. | MRS symp.proc.April 1996 |
이와 같이, 높은 접촉 저항을 나타내는 원인은 산소에 의한 표면 산화가 주된 것임이 밝혀졌다. 화합물 반도체의 표면은 매우 활성적이어서 산소의 표면 흡착 속도가 매우 빠르므로 표면에는 2~3 nm 두께의 자연 산화막이 쉽게 형성된다. 특히유기 금속 화학 기상 성장법(MOCVD)을 이용한 일반적인 GaN 단결정 박막의 성장은 900℃ 이상의 매우 높은 온도에서 진행되기 때문에 자연 산화막 보다 두꺼운 산화막이 형성될 수 있으며 이 산화막은 정공(hole)이 금속에서 p-GaN로 이동할 때 장애물로 작용하여 접촉저항을 증가시키는 요인으로 작용한다.
전극용 금속 증착시 이러한 산화막을 제거하기 위하여 탈 이온수로 희석한 HCl 용액 등으로 세척하는 기존의 방법은 p-GaN 표면의 산화막을 제거하기에는 충분치 않음이 밝혀졌다. 기존의 방법은 상기 표 1에 발표된 결과에서 알 수 있듯이 낮은 접촉 저항을 얻지 못하는 단점이 있다.
본 발명은 상기와 같은 문제점을 개선하기 위하여 창안한 것으로, 새로운 화학적 표면 처리 방법을 이용하여 반도체 표면에 존재하는 산화막을 제거함으로써 현저히 낮은 접촉 저항을 구현하는 반도체 소자의 금속 전극 형성 방법을 제공하는데 그 목적이 있다.
도 1은 종래의 Ohmic 전극 제작 방법에 의한 금속/반도체 계면의 band diagram,
도 3은 본 발명에 따른 Ohmic 전극 제작에 의한 금속/반도체 계면의 band diagram,
도 2a 내지 도 2e는 종래의 Ohmic 전극 형성 방법을 공정 단계별로 보여주는 도면들,
도 4a 내지 도 4f는 본 발명에 따른 Ohmic 전극 형성 방법을 공정 단계별로 보여주는 도면들,
도 5a 및 도 5b는 4a 내지 도 4f에 도시된 공정에서 각각 왕수, KOH, HCl 표면 처리에 의해 제작된 제1실시예 시편의 저항 접촉의 전기적 특성 변화를 보여주는 그래프로서,
도 5a는 전류-전압 특성 곡선이고,
도 5b는 TLM 패턴을 이용하여 측정한 금속 전극 간 저항 특성이며,
도 6a 및 도 6b는 각각 4a 내지 도 4f에 도시된 공정에서 HCl, 왕수, 왕수/Ammonium Sulfide 처리를 거쳐 제작된 제2실시예 시편의 저항 접촉의 전기적 특성변화를 보여주는 그래프로서,
도 6a는 전류-전압 특성 곡선이고,
도 6b는 TLM 패턴을 이용하여 측정한 금속 전극 간 저항 특성 곡선이며,
그리고 도 7a 내지 도 7d는 각각 기존 방법에 의해 제작된 시편과 본 발명에 의한 실시예의 p-GaN 표면의 XPS 분석 결과를 보여주는 도면들로서,
도 7a는 Ga 조성 변화를 보여주는 그래프,
도 7b는 N 조성 변화를 보여주는 그래프,
도 7c는 C 조성 변화를 보여주는 그래프,
도 7d는 O 조성 변화를 보여주는 그래프이다.
<도면의 주요부분에 대한 부호의 설명>
1. 사파이어 기판 2'. p-GaN층
2. p-GaN 메사(mesa) 3. 포토레지스트(photoresist; PR) 패턴
4. Pd/Au, Pt/Au 혹은 Ni/Au 금속 증착층
4a. 금속 전극 패턴 4b. 제거 금속
11. 사파이어 기판 12'. p-GaN층
12. p-GaN 메사(mesa) 13. 포토레지스트(photoresist; PR) 패턴
14. Pd/Au, Pt/Au 혹은 Ni/Au 금속 증착층
14a. 금속 전극 패턴 14b. 제거 금속
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 반도체 소자의 금속 전극 형성 방법은, (가) GaN계 화합물 박막을 형성하는 단계; (나) 반도체와 금속 간의 저항 접합을 위해 상기 반도체 박막의 표면에 생성된 산화막을 염산과 질산의 혼합 용액, KOH 수용액, 불산, BOE(Buffered Oxide Etcher) 및 황화암모늄(Ammonium Sulfide) 용액 중 적어도 어느 한 용액으로 제거하는 단계; 및 (다) 상기 산화막이 제거된 GaN계 화합물 박막 상에 금속 전극 패턴을 형성하는 단계;를포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 (다) 단계 다음에 상기 금속 전극 패턴이 형성된 GaN계 화합물 박막을 열처리 하는 단계;를 더 포함하는 것이 바람직하다.
또한, 본 발명에 있어서, 상기 (나) 단계에서는 상기 염산과 질산의 혼합 용액만 사용하되, 그 조성은 질산이 90% 이내의 부피비로 혼합된 용액을 사용하는 것도 바람직하며, 이 염산과 질산의 혼합 용액을 30℃ 이상의 온도로 가열하여 사용하면 산화막의 식각율이 더욱 좋아지며, 상기 (나) 단계 바로 다음에 상기 GaN계 화합물 박막을 황화암모늄 용액으로 처리하는 단계를 더 포함하는 것도 바람직하다.
또한, 본 발명에 있어서, 상기 (나) 단계에서는 상기 KOH를 수용액만을 사용하되, KOH와 H2O가 0.1:0.9~0.9:0.1의 몰비로 혼합된 용액을 사용하거나 이 수용액을 50℃ 이상의 온도로 가열하여 사용하는 것도 바람직하다.
또한, 본 발명에 있어서, 상기 (나) 단계에서는 상기 염산을 포함하는 용액만 사용하고, 상기 (나) 단계 바로 다음에 상기 GaN계 화합물 박막을 황화암모늄 용액으로 처리하는 단계를 더 포함하는 것도 바람직하다.
또한, 본 발명에 있어서, 상기 GaN계 화합물 박막에는 알루미늄, 인듐, 보론, 마그네슘 중 어느한 물질이 첨가되고, 상기 전극으로 Pd, Pt, Ni, Au, Ti, Cr 중 어느 한 물질의 단일층 혹은 두 가지 이상 물질의 합금층 혹은 두 가지 이상 물질의 다중층들로 형성되며, 상기 GaN계 화합물 박막은 p형의 GaN 혹은 AlGaN으로성장된 것이 바람직하다.
이하 도면을 참조하면서 본 발명에 따른 반도체 소자의 금속 전극 형성 방법을 상세하게 설명한다.
본 발명에 따른 반도체 소자의 금속 전극 형성 방법은 반도체-금속 전극 간에 낮은 저항값을 갖는 저항 접촉(ohmic contact)을 얻기 위하여 산화막 제거를 위한 새로운 화학적 표면 처리 공정을 포함하는 것을 특징으로 한다. 특히, GaN 혹은 AlGaN과 같은 GaN계 화합물 반도체층에 전극을 형성하는 경우 산화막 제거에 적용되며, 일반적인 반도체층 혹은 화합물 반도체층에 전극을 형성하는 경우에도 적용될 수 있다. 이와 같이, 산화막을 완벽하게 제거한 다음 금속 전극을 증착하여, 도 3에 도시된 바와 같이, 에너지 장벽 낮춰줌으로써, 정공(hole)이 금속에서 p-GaN 박막으로 쉽게 이동할 수 있게 된다. 이러한 본 발명에 있어서의 반도체 소자의 금속 전극 형성 방법에는, 상기 화학적 표면 처리 공정 이외에도 반도체 박막 형성 공정과 Pd, Ni, Pt, Au, Ti, Cr 등 일함수가 높은 금속으로 구성되는 Ohmic 전극층 형성 공정 및 금속층 형성 후의 열처리 공정도 포함한다. 여기서, Pd, Ni, Pt, Au는 p형 GaN계 화합물 반도체층에 형성되는 전극 물질로 적합하고, Ti, Cr은 주로 n형 GaN계 화합물 반도체층에 형성되는 전극 물질로 적합하다. 이러한 전반적인 공정은 도 4a 내지 도 4f에 도시된 바와 같은 순서로 진행된다.
먼저, 도 4a에 도시된 바와 같이, 사파이어 기판(11) 상에 p-GaN층(12')을 형성한 다음, 도 4b에 도시된 바와 같이, 화학적 보조 이온빔 에칭(Chemically Assisted Ion Beam Etching; CAIBE) 혹은 고밀도 플라즈마 리액티브 이온 에칭(High Density Plasma Reactive Ion Etching; HDP RIE)법을 이용하여 p-GaN층(12')을 메사(mesa) 구조(12)로 에칭하는 반도체(p-GaN)층 형성 공정을 수행한다.
다음에, 도 4c에 도시된 바와 같이, 화학적 표면 처리 공정을 수행하여 메사 구조 p-GaN층(12)의 표면으로부터 산화막을 제거한다. 이러한 화학적 표면 처리 공정에서는 염산 및 질산의 혼합 용액으로 구성되는 왕수, KOH 수용액, 불산(HF) 및 BOE(Buffered Oxide Etcher), 황화 암모늄(Ammonium Sulfide) 등의 용액을 단독 혹은 복수의 조합으로 사용한다. 이러한 식각액들을 조합하여 산화막을 제거하는 방법들로는 다음과 같은 방법들이 있다.
첫째로, 염산과 질산의 혼합 용액으로된 왕수 만으로 GaN계 화합물 박막층에 생성된 산화막을 제거하는 방법이다. 이 때 사용되는 왕수의 조성은 부피비로 질산이 90% 이내가 되도록 한다. 이러한 왕수는 30℃ 이상의 온도로 가열하여 상기 GaN계 화합물 박막을 처리하게 되면 산화막의 식각율이 더욱 높아지며, 100℃ 가까이 까지 가열하여 처리하게 되면 큰 효과를 볼 수 있다.
더욱이, 왕수로 처리된 GaN계 화합물 박막을 황화암모늄 용액으로 재차 처리하는 공정을 추가하게 되면 더욱 확실하게 산화막이 제거된다.
두 번째로, 상기 KOH를 수용액으로 GaN계 화합물 박막을 처리하되, KOH와 H2O가 0.1:0.9~0.9:0.1의 몰비로 혼합된 수용액을 사용하여 처리하는 방법이 있다. 이 KOH 수용액 역시 50℃ 이상의 온도로 가열하여 GaN계 화합물 박막을 처리하게 되면 산화막 제거가 더욱 효과적으로 이루어진다.
세 번째로, 염산 용액만으로 GaN계 화합물 박막을 처리하여 산화막을 제거한 다음, 다시 황화암모늄 용액으로 재처리하는 방법이 있다.
이외에도 HF 수용액을 사용한다거나 상기 기재된 여러 가지 식각액을 조합하여 사용하거나 가열하여 사용하는 방법이 있을 수 있다.
다음에, 도 4d에 도시된 바와 같이, 포토리소그래피(photolithography) 공정을 통해 포토레지스트(photoresist; PR) 패턴(13)을 형성한 다음, 도 4e에 도시된 바와 같이, 통상의 진공 증착 장치(evaporator)로 Pd/Au, Pt/Au 혹은 Ni/Au 금속(14)을 증착한 다음, 도 4f에 도시된 바와 같이, 리프트 오프(lift-off) 공정을 통해 PR(13)과 그 상부에 형성된 금속(14b)을 제거하여 원하는 금속 전극 패턴(14a)을 얻는 전극 형성 공정을 수행한다. 이와 같이, Ohmic 전극층(14)은 표면처리를 실시한 p-GaN층(13) 표면에 소정의 두께로 진공 증착된 단일 혹은 복수의 금속층으로 구성된다. 또한, 두 가지 이상의 합금층으로 형성하는 것도 무방하다.
금속 전극(14a)이 형성된 후에는, Rapid Thermal Annealing(RTA) 혹은 Furnace 등의 통상의 방법으로 열처리 공정을 실시하여 반도체-금속 전극 간의 저항 접촉(Ohmic Contact)을 완성한다.
이와 같이 완성된 반도체 소자에서, 금속 전극 패턴(14a)은 일정한 크기와 간격을 가지며, 이들 패턴 사이의 전기적 특성을 측정하여 저항접촉(Ohmic contact) 전극의 접촉저항을 결정하게 된다. 이러한 반도체와 금속 간의 저항 접촉에 있어서, 계면에 형성된 산화막의 두께와 형성되는 전위 장벽의 높이 사이의 관계는 다음 수학식으로 표현된다.
여기서, qΦB0에 더하여 표현되는 (2kT/h)·(2mχ)1/2δ항은 얇은 산화막 또는 절연막의 존재로 인해 증가하는 전위장벽의 높이를 나타낸다. χ는 금속에서 p-GaN 쪽으로의 캐리어(carrier) 이동에 대한 평균 터널링 장벽을, m은 캐리어의 평균 터널링 유효 질량을 나타내며, δ는 평균 산화막 두께를 의미하는데 일반적으로 20Å 두께의 산화막이 형성되어 있을 때 이로 인한 전위 장벽은 0.2 ~ 0.3 eV정도 높아지는 것으로 알려져 있다. 이러한 사실은 표면처리를 통한 표면 산화막 제거로 인해 전위장벽의 높이가 낮아지고 이 것이 전기적 특성의 변화에 직접적으로 영향을 미친다는 것을 알려준다.
이는, 도 1의 밴드갭 에너지 다이아그램(band diagram)과 비교하여, 본 발명에 따른 반도체 소자의 금속 전극 형성 방법으로 제작된 소자의 Ohmic Contact에서 금속/반도체 계면에서의 에너지 밴드갭 다이아그램(band diagram)을 나타내는 도 3으로부터, 반도체의 표면에 존재하는 얇은 산화막이 제거된 경우에는 금속 전극과 반도체가 접합을 이룰 때 형성되는 전위 장벽의 높이가 명백히 감소하는 것으로부터 알 수 있다.
또한, 도 5a 및 도 5b는 도 4a 내지 도 4f에 도시된 바와 같은 방법에 의해 제작한 TLM 패턴의 제1실시예에서 각각 특성을 측정 결과를 보여주는 그래프이다. 제1실시예의 TLM 패턴은 PR 패턴 형성전에 p-GaN층의 표면처리를 위해 왕수와 KOH수용액을 사용하여 제작한 것이다. HCl과 HNO3의 3:1 혼합 용액인 왕수를 이용한 표면처리는 30℃ 이상으로 가열된 용액에 p-GaN 기판을 1분 이상 끓인 후 탈 이온수로 세정하였다. KOH 수용액을 이용한 표면처리는 수용액을 50℃ 이상으로 가열한 상태에서 5초 이상 담근 후 탈 이온수 세정, 질소 건조 과정으로 실시하였다. 이렇게 표면처리를 거친 시편에 표 1에 기재된 바와 같은 두께의 금속 전극 패턴 즉 Pd(20nm)/Au(500nm) 혹은 Ni(20nm)/Au(500nm) TLM 금속 전극 패턴을 얻는다. 비교를 위해 동일한 조건으로 성장된 p-GaN 시편에 종래의 방법인 탈이온수로 희석한 염산 용액을 이용하여 도 2a 내지 도 2e에 도시된 종래의 방법으로 제작된 실시예의 표면처리 효과도 나타내었다. 여기서, 도 5a는 p-GaN 표면에 5㎛ 간격으로 형성된 Pd/Au 전극 사이의 전류-전압 특성을 나타낸 것으로 종래 방법에 의해 형성된 Ohmic 전극과 본 발명에 의해 형성된 Ohmic 전극을 비교한 것이다. 종전 방법인 희석된 염산 용액(HCl:H2O=1:1)에 반도체 표면을 처리한 경우 전류-전압 곡선이 직선성을 보이지 않았는데 이는 금속 전극과 p-GaN 사이에 산화막에 의한 높은 전위 장벽이 여전히 존재함을 의미한다. 반면 왕수나 KOH 수용액으로 처리한 시편의 경우 측정한 전 범위에 걸쳐 직선성의 전류-전압 곡선을 나타내어 계면에 산화막에 의한 전위 장벽이 제거 되었음을 알 수 있다. 또한, 도 5b는 TML 전극 패턴 간격에 따른 저항 특성을 측정한 것으로 종래 방법에 의해 형성된 Ohmic 전극 패턴과 본 발명에 의해 형성된 Ohmic 전극 패턴을 비교한 것이다. 저항은 0.1 V의 전압을 인가한 상태에서 금속 전극 사이에 흐르는 전류로부터 결정하였다. 형성된 직선의 y 절편으로부터 구한 접촉 저항(specific contact resistivity)은 종래 방법의 경우 3.0 x 10-1Ωcm2이었으나 KOH 수용액으로 처리한 경우 7.0 x 10-3Ωcm2이고, 왕수로 표면 처리한 시편의 경우 2.3 x 10-3Ωcm2로 나타났다. 따라서, 본 발명에 따른 표면 처리 방법이 종래의 표면 처리 방법에 비해 접촉 면저항 값을 1/100 이하로 낮출 수 있음을 알 수 있다.
도 6a 및 도 6b는 실시예 1과 동일한 형태로 제작하되, 왕수 표면 처리 후 Ammonium Sulfide 용액에 1분 이상 표면 처리를 행한 제2실시예의 TML 패턴의 전기적 특성을 측정한 것이다. 도 6a에서는 동일 전압이 인가되었을 때 왕수/황화 암모늄 처리를 한 시편의 전극에 흐르는 전류값이 단지 왕수 처리만 한 시편의 전극에 흐르는 전류값 보다 높음을 보여주고, 도 6b는 동일 패드 간격에서 왕수/황화 암모늄 처리를 한 시편 전극의 저항값이 단지 왕수 처리만 한 시편 전극의 저항값 보다 낮음을 보여준다. 이와 같이, 왕수와 황화암모늄(Ammonium Sulfide)을 결합한 경우 측정된 접촉저항은 3.75 x 10-5Ωcm2로 지금까지 발표된 가장 낮은 값을 얻었다.
또한, 도 7a 내지 도 7d는 각각 종래방법에 의해 제조된 p-GaN 표면의 화학결합 상태와 본 발명에 의해 제조된 p-GaN 표면의 화학결합 상태를 x-ray photoelectron spectroscopy(XPS)를 통하여 분석한 그래프이다. Ga2p3, N1s,C1s 광전자의 세기(intensity)는 종래의 방법과 본 발명에 의해 제조된 두 시편에 대하여 큰 차이를 보이지 않으나 O1s 광전자의 세기(intensity)는 큰 차이를 보이고 있다. 이는 왕수나 KOH 수용액으로 표면처리 한 결과 p-GaN 표면에 존재하는 산소의 양이상당 부분 제거되었다는 것을 의미한다. 측정한 XPS spectra를 이용하여 p-GaN의 표면을 구성하고 있는 원소의 상대적인 정량비를 계산하여 그 결과를 표 2에 정리하였다.
| 종래 방법에 의한 p-GaN 표면 원소 조성비 | 본 발명에 의해 처리된 p-GaN 표면 원소 조성비 | |
| Ga | 23.3% | 22.2% |
| N | 69.5% | 72.6% |
| C | 3.4% | 3.8% |
| O | 3.8% | 1.4% |
| Ga/N Ratio | 1(산정기준) | 0.91 |
표 2에서 갈륨이나 질소, 탄소의 구성비는 크게 다르지 않으나, 산소 원자의 양이 염산용액 처리한 시편보다 왕수 처리 시편에서 절반 이하로 감소한 것을 알 수 있다. 또한 Ga/N의 비를 계산하였는데 염산용액 처리 시편에 비해서 왕수로 표면처리한 시편이 상대적으로 Ga의 양이 감소했다는 것을 알 수 있다.
XPS를 통한 표면분석 결과와 전기적 특성 측정 결과를 종합해 볼 때 왕수 혹은 왕수와 황화암모늄(Ammonium Sulfide)를 결합한 표면처리가 p-GaN의 표면에 존재하는 얇은 산화막을 제거하는데 매우 효과적이며 산화막의 제거로 인해 금속/p-GaN 계면의 전위장벽의 높이가 낮아져 접촉저항이 매우 낮은 전극을 형성할 수 있다.
이상 설명한 바와 같이, 본 발명에 따른 반도체 소자의 금속 전극 형성 방법은, 화합물 반도체의 표면은 매우 활성적이어서 산소의 표면 흡착 속도가 매우 빨라 자연 산화막이 생성되기 쉽고, 더욱이 유기 금속 화학 기상 성장법(MOCVD)을 이용한 일반적인 GaN 단결정 박막의 성장 공정은 900℃ 이상의 매우 높은 온도에서 진행되기 때문에 GaN 단결정 박막 표면에는 자연 산화막 보다 두꺼운 산화막이 형성될 수 있음을 고려하여, 접촉 저항 증가의 원인이 되는 산화막을 확실하게 제거하는 새로운 화학적 표면 처리 방법, 즉 산화막이 생성된 p-GaN층 표면을 염산 및 질산의 혼합 용액으로 구성되는 왕수, KOH 수용액, 불산 및 BOE(Buffered Oxide Etcher), Ammonium Sulfide 등의 용액을 단독 혹은 복수 조합으로 사용하여 반도체 표면 처리를 행하는 방법을 적용함으로써, 종래 발표된 접촉 저항값의 100 분의 1 이하의 낮은 접촉 저항값을 갖는 반도체-금속 전극 간의 저항 접촉(ohmic contact)을 얻는다.
실제로, p-형 GaN의 표면에 존재하는 산화막을 제거함으로서 전위장벽이 높아지는 원인을 제거하고 이로 부터 종래의 2.9 x 10-2Ωcm2의 접촉저항(specific contact resistivity)을 3.75 x 10-5Ωcm2수준으로 낮출 수 있다.
또한, 본 발명에 따른 반도체 소자의 금속 전극 형성 방법은 일반적인 반도체 소자 제작 공정에 모두 적용할 수 있으나 특히 청색 및 자외선 발광소자로 최근 널리 연구되고 있는 GaN 계 화합물 반도체와 금속 전극의 계면 특성을 향상시켜 접촉저항을 낮추는 용도에 매우 효과적이다.
Claims (21)
- (가) GaN계 화합물 박막을 형성하는 단계;(나) 반도체와 금속 간의 저항 접합을 위해 상기 반도체 박막의 표면에 생성된 산화막을 염산과 질산의 혼합 용액, KOH 수용액, 불산, BOE(Buffered Oxide Etcher) 및 황화암모늄(Ammonium Sulfide) 용액 중 적어도 어느 한 용액으로 제거하는 단계; 및(다) 상기 산화막이 제거된 GaN계 화합물 박막 상에 금속 전극 패턴을 형성하는 단계;를포함하는 것을 특징으로 하는 반도체 소자의 금속 전극 형성 방법.
- 제1항에 있어서,상기 (다) 단계 다음에 상기 금속 전극 패턴이 형성된 GaN계 화합물 박막을 열처리 하는 단계;를더 포함하는 것을 특징으로 하는 반도체 소자의 금속 전극 형성 방법.
- 제1항 또는 제2항에 있어서,상기 GaN계 화합물 박막에는 알루미늄, 인듐, 보론, 마그네슘 중 어느한 물질이 첨가된 것을 특징으로 하는 반도체 소자의 금속 전극 형성 방법.
- 제1항 또는 제2항에 있어서,상기 전극으로 Pd, Pt, Ni, Au, Ti, Cr 중 어느 한 물질의 단일층 혹은 두 가지 이상 물질의 합금층 혹은 두 가지 이상 물질의 다중층들로 형성된 것을 특징으로 하는 반도체 소자의 금속 전극 형성 방법.
- 제1항 또는 제2항에 있어서,상기 GaN계 화합물 박막은 p형의 GaN 혹은 AlGaN으로 성장된 것을 특징으로 하는 반도체 소자의 금속 전극 형성 방법.
- 제1항 또는 제2항에 있어서,상기 (나) 단계에서는 상기 염산과 질산의 혼합 용액만 사용하되, 그 조성은 질산이 90% 이내의 부피비로 혼합된 용액을 사용하는 것을 특징으로 하는 반도체 소자의 금속 전극 형성 방법.
- 제6항에 있어서,상기 (나) 단계에서 상기 GaN계 화합물 박막은 30℃ 이상의 온도로 가열된 상기 염산과 질산의 혼합 용액에 담구어 처리되는 것을 특징으로 하는 반도체 소자의 금속 전극 형성 방법.
- 제6항에 있어서,상기 (나) 단계 바로 다음에 상기 GaN계 화합물 박막을 황화암모늄 용액으로 처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속 전극 형성 방법.
- 제8항에 있어서,상기 GaN계 화합물 박막에는 알루미늄, 인듐, 보론, 마그네슘 중 어느 한 물질이 첨가된 것을 특징으로 하는 반도체 소자의 금속 전극 형성 방법.
- 제8항에 있어서,상기 전극으로 Pd, Pt, Ni, Au, Ti, Cr 중 어느 한 물질의 단일층 혹은 두 가지 이상 물질의 합금층 혹은 두 가지 이상 물질의 다중층들로 형성된 것을 특징으로 하는 반도체 소자의 금속 전극 형성 방법.
- 제8항에 있어서,상기 GaN계 화합물 박막은 p형의 GaN 혹은 AlGaN으로 성장된 것을 특징으로 하는 반도체 소자의 금속 전극 형성 방법.
- 제7항에 있어서,상기 (나) 단계 바로 다음에 상기 GaN계 화합물 박막을 황화암모늄 용액으로 처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속 전극 형성방법.
- 제1항 또는 제2항에 있어서,상기 (나) 단계에서는 상기 KOH 수용액만을 사용하되, KOH와 H 2 O가 0.1:0.9~0.9:0.1의 몰비로 혼합된 용액을 사용하는 것을 특징으로 하는 반도체 소자의 금속 전극 형성 방법.
- 제13항에 있어서,상기 GaN계 화합물 박막에는 알루미늄, 인듐, 보론, 마그네슘 중 어느 한 물질이 첨가된 것을 특징으로 하는 반도체 소자의 금속 전극 형성 방법.
- 제13항에 있어서,상기 전극으로 Pd, Pt, Ni, Au, Ti, Cr 중 어느 한 물질의 단일층 혹은 두 가지 이상 물질의 합금층 혹은 두 가지 이상 물질의 다중층들로 형성된 것을 특징으로 하는 반도체 소자의 금속 전극 형성 방법.
- 제13항에 있어서,상기 GaN계 화합물 박막은 p형의 GaN 혹은 AlGaN으로 성장된 것을 특징으로 하는 반도체 소자의 금속 전극 형성 방법.
- 제16항에 있어서,상기 (나) 단계에서 상기 GaN계 화합물 박막은 50℃ 이상의 온도로 가열된 상기 KOH 수용액에 담구어 처리되는 것을 특징으로 하는 반도체 소자의 금속 전극 형성 방법.
- 제1항 또는 제2항에 있어서,상기 (나) 단계에서는 상기 염산을 포함하는 용액만 사용하고, 상기 (나) 단계 바로 다음에 상기 GaN계 화합물 박막을 황화암모늄 용액으로 처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속 전극 형성 방법.
- 제18항에 있어서,상기 GaN계 화합물 박막에는 알루미늄, 인듐, 보론, 마그네슘 중 어느 한 물질이 첨가된 것을 특징으로 하는 반도체 소자의 금속 전극 형성 방법.
- 제18항에 있어서,상기 전극으로 Pd, Pt, Ni, Au, Ti, Cr 중 어느 한 물질의 단일층 혹은 두 가지 이상 물질의 합금층 혹은 두 가지 이상 물질의 다중층들로 형성된 것을 특징으로 하는 반도체 소자의 금속 전극 형성 방법.
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Legal Events
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