JPH10125655A - Ｉｉｉ−ｖ族化合物半導体素子の製造方法 - Google Patents
Ｉｉｉ−ｖ族化合物半導体素子の製造方法Info
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- JPH10125655A JPH10125655A JP8280455A JP28045596A JPH10125655A JP H10125655 A JPH10125655 A JP H10125655A JP 8280455 A JP8280455 A JP 8280455A JP 28045596 A JP28045596 A JP 28045596A JP H10125655 A JPH10125655 A JP H10125655A
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Abstract
(57)【要約】
【課題】 ｎ側電極のオーミック接触抵抗が低い窒素系
III −Ｖ族化合物半導体素子を製造する方法を提供す
る。 【解決手段】 周期律表の第Ｖ族元素として窒素を含む
ｎ型III −Ｖ族化合物半導体層上に電極を形成するに当
たり、化合物半導体層の電極形成面のストイキオメトリ
が低い窒素比率になるように化合物半導体層の電極形成
面を処理し、その後、電極層を成膜する。好適には、エ
ッチング速度が７０nm/min以下の条件で反応性化学エッ
チングをｎ型化合物半導体層の電極形成面に施して、電
極形成面のストイキオメトリが低い窒素比率になるよう
にする。また、別法として８００℃以上の熱処理をｎ型
化合物半導体層の電極形成面に施して、電極形成面のス
トイキオメトリが低い窒素比率になるようにする。
III −Ｖ族化合物半導体素子を製造する方法を提供す
る。 【解決手段】 周期律表の第Ｖ族元素として窒素を含む
ｎ型III −Ｖ族化合物半導体層上に電極を形成するに当
たり、化合物半導体層の電極形成面のストイキオメトリ
が低い窒素比率になるように化合物半導体層の電極形成
面を処理し、その後、電極層を成膜する。好適には、エ
ッチング速度が７０nm/min以下の条件で反応性化学エッ
チングをｎ型化合物半導体層の電極形成面に施して、電
極形成面のストイキオメトリが低い窒素比率になるよう
にする。また、別法として８００℃以上の熱処理をｎ型
化合物半導体層の電極形成面に施して、電極形成面のス
トイキオメトリが低い窒素比率になるようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、周期律表の第Ｖ族
元素として窒素を含むｎ型III −Ｖ族化合物半導体素子
の製造方法に関し、更に詳細には、ｎ側電極とｎ型化合
物半導体層との接触比抵抗が小さいIII −Ｖ族化合物半
導体素子を製造する方法に関するものである。
元素として窒素を含むｎ型III −Ｖ族化合物半導体素子
の製造方法に関し、更に詳細には、ｎ側電極とｎ型化合
物半導体層との接触比抵抗が小さいIII −Ｖ族化合物半
導体素子を製造する方法に関するものである。
【０００２】
【従来の技術】Ｇa Ｎ系化合物半導体は、室温における
バンドギャップが約３．４ｅＶのワイドギャップで、堅
牢かつ化学的にも安定であることから、青色・紫外域の
発受光素子として注目され、また、飽和速度が大きいた
めに高電界高速度で動作する高出力素子としても注目さ
れている。ところで、ｎ型化合物半導体からなる発光素
子及び受光素子のｎ側電極のオーミック接触抵抗が小さ
いと、素子の内部発熱が抑制され、動作が安定し、素子
特性が改善されるので、ｎ側電極のオーミック接触抵抗
を小さくするための研究が、現在、盛んに行われてい
る。その一つとして、Zhifang Fan 等は、ｎ側電極を形
成するｎ型Ｇa Ｎ化合物半導体層上に反応性イオンエッ
チング（以下、簡単にＲＩＥと表記する）を施し、ＲＩ
Ｅを施した面にｎ側電極層を堆積することにより、ｎ型
Ｇa Ｎ化合物半導体層とｎ側電極の間のオーミック接触
の比抵抗を低下させることができたと報告している。こ
の報告では、ｎ型Ｇa Ｎ化合物半導体層の表面がＲＩＥ
によりクリーニングされたことにより、オーミック接触
の比抵抗が低くなったと理由付けしている。
バンドギャップが約３．４ｅＶのワイドギャップで、堅
牢かつ化学的にも安定であることから、青色・紫外域の
発受光素子として注目され、また、飽和速度が大きいた
めに高電界高速度で動作する高出力素子としても注目さ
れている。ところで、ｎ型化合物半導体からなる発光素
子及び受光素子のｎ側電極のオーミック接触抵抗が小さ
いと、素子の内部発熱が抑制され、動作が安定し、素子
特性が改善されるので、ｎ側電極のオーミック接触抵抗
を小さくするための研究が、現在、盛んに行われてい
る。その一つとして、Zhifang Fan 等は、ｎ側電極を形
成するｎ型Ｇa Ｎ化合物半導体層上に反応性イオンエッ
チング（以下、簡単にＲＩＥと表記する）を施し、ＲＩ
Ｅを施した面にｎ側電極層を堆積することにより、ｎ型
Ｇa Ｎ化合物半導体層とｎ側電極の間のオーミック接触
の比抵抗を低下させることができたと報告している。こ
の報告では、ｎ型Ｇa Ｎ化合物半導体層の表面がＲＩＥ
によりクリーニングされたことにより、オーミック接触
の比抵抗が低くなったと理由付けしている。
【０００３】
【発明が解決しようとする課題】しかし、本発明者は、
ｎ型Ｇa Ｎ化合物半導体層にＲＩＥを施した後に、ｎ側
電極層を堆積する方法を更に研究した結果、ＲＩＥを施
せば、全ての場合にｎ側電極のオーミック接触抵抗が低
くなる訳ではなく、ＲＩＥを施した場合であっても、Ｒ
ＩＥを施さなかった場合に比べて、ｎ側電極のオーミッ
ク接触抵抗が低下していない例が多いことが判った。
ｎ型Ｇa Ｎ化合物半導体層にＲＩＥを施した後に、ｎ側
電極層を堆積する方法を更に研究した結果、ＲＩＥを施
せば、全ての場合にｎ側電極のオーミック接触抵抗が低
くなる訳ではなく、ＲＩＥを施した場合であっても、Ｒ
ＩＥを施さなかった場合に比べて、ｎ側電極のオーミッ
ク接触抵抗が低下していない例が多いことが判った。
【０００４】そこで、本発明の目的は、ｎ側電極のオー
ミック接触抵抗が低い窒素系III −Ｖ族化合物半導体素
子を製造する方法を提供することである。
ミック接触抵抗が低い窒素系III −Ｖ族化合物半導体素
子を製造する方法を提供することである。
【０００５】
【課題を解決するための手段】本発明者は、以下に説明
するような実験を繰り返して、ｎ側電極のオーミック接
触比抵抗を測定し、またＲＩＥを施した後のｎ型Ｇa Ｎ
化合物半導体層の表面を分析した結果、表面クリーニン
グの効果は殆どなく、寧ろ結晶表面のストイキオメトリ
がオーミック接触抵抗の低下に寄与していることを見い
出し、本発明を完成するに到った。ストイキオメトリ
（Stoichiometry)とは、元素や化合物の化学反応におけ
る反応物や生成物の数量的な関係を意味し、同じ混晶の
組成と不純物濃度になるように制御しても、結晶成長法
や成長条件が異なるとストイキオメトリが異なる。
するような実験を繰り返して、ｎ側電極のオーミック接
触比抵抗を測定し、またＲＩＥを施した後のｎ型Ｇa Ｎ
化合物半導体層の表面を分析した結果、表面クリーニン
グの効果は殆どなく、寧ろ結晶表面のストイキオメトリ
がオーミック接触抵抗の低下に寄与していることを見い
出し、本発明を完成するに到った。ストイキオメトリ
（Stoichiometry)とは、元素や化合物の化学反応におけ
る反応物や生成物の数量的な関係を意味し、同じ混晶の
組成と不純物濃度になるように制御しても、結晶成長法
や成長条件が異なるとストイキオメトリが異なる。
【０００６】実験例１ サファイア基板上にＭＯＣＶＤ法又はＭＢＥ法によりｎ
型不純物としてＳｉ、Ｇｅ又はＳｅのいずれかをドーピ
ングしたＧa Ｎ層を成膜し、ｎ型Ｇa Ｎ化合物半導体試
料とした。室温でのｎ型Ｇa Ｎ化合物半導体試料の電子
濃度は、１．０×１０18cm-3、シート抵抗は６０Ω／sq
であった。次いで、平行平板型ＲＦＲＩＥ装置を使用し
て、以下のエッチング条件でＧaＮ層に７７nm/minのエ
ッチング速度でＲＩＥを施し、０．１〜０．２μm の厚
さだけエッチングした。 エッチング条件 ガス：Cl2 流量：３sccm 圧力：５〜７ｍTorr
型不純物としてＳｉ、Ｇｅ又はＳｅのいずれかをドーピ
ングしたＧa Ｎ層を成膜し、ｎ型Ｇa Ｎ化合物半導体試
料とした。室温でのｎ型Ｇa Ｎ化合物半導体試料の電子
濃度は、１．０×１０18cm-3、シート抵抗は６０Ω／sq
であった。次いで、平行平板型ＲＦＲＩＥ装置を使用し
て、以下のエッチング条件でＧaＮ層に７７nm/minのエ
ッチング速度でＲＩＥを施し、０．１〜０．２μm の厚
さだけエッチングした。 エッチング条件 ガス：Cl2 流量：３sccm 圧力：５〜７ｍTorr
【０００７】次いで、ＲＩＥを施したＧa Ｎ層上にそれ
ぞれ１０ｎｍ／１００ｎｍ／１００ｎｍ／３００ｎｍの
膜厚でＴｉ／Ａｌ／Ｐｔ／Ａｕ電極層を順次電子線蒸着
装置で成膜して、積層電極層を形成し、更に、積層電極
層を加工して半径１００μmで中心間距離１５０μm の
２個の電極を形成し、実験例１の試料電極とした。次い
で、試料電極の２個の電極間のＩ−Ｖ特性を計測し、そ
の結果を図２に示した。続いて、８００℃で１分間熱処
理を施して、Ｇa Ｎ層とＴｉ／Ａｌ／Ｐｔ／Ａｕ電極と
の間でアロイ処理した後に、四端子法によりＴｉ／Ａｌ
／Ｐｔ／Ａｕ電極に対するｎ型Ｇa Ｎのオーミック接触
の接触比抵抗（Ω-cm2）を測定し、次の表１に示すよう
な結果を得た。
ぞれ１０ｎｍ／１００ｎｍ／１００ｎｍ／３００ｎｍの
膜厚でＴｉ／Ａｌ／Ｐｔ／Ａｕ電極層を順次電子線蒸着
装置で成膜して、積層電極層を形成し、更に、積層電極
層を加工して半径１００μmで中心間距離１５０μm の
２個の電極を形成し、実験例１の試料電極とした。次い
で、試料電極の２個の電極間のＩ−Ｖ特性を計測し、そ
の結果を図２に示した。続いて、８００℃で１分間熱処
理を施して、Ｇa Ｎ層とＴｉ／Ａｌ／Ｐｔ／Ａｕ電極と
の間でアロイ処理した後に、四端子法によりＴｉ／Ａｌ
／Ｐｔ／Ａｕ電極に対するｎ型Ｇa Ｎのオーミック接触
の接触比抵抗（Ω-cm2）を測定し、次の表１に示すよう
な結果を得た。
【０００８】 表１ 実験例 接触比抵抗（Ω- cm 2 ） 実験例１ （７７nm/min） ５．３×１０-5 実験例２ （１６nm/min） ８．６×１０-6 実験例３ （ ２nm/min） ５．２×１０-6 実験例４ （アニール） ２．６×１０-5 実験例５（７７→１６nm/min） ５．５×１０-6 実験例６ （従来例） ２×１０-4
【０００９】実験例２及び３ エッチング速度が異なることを除いて、実験例１と同様
にして、実験例２及び実験例３の試料電極を調製した。
実験例２及び実験例３では、エッチング速度が、それぞ
れ、１６nm/min及び２nm/minであった。次いで、実験例
１と同様にして、実験例２及び実験例３の試料電極の電
極間のＩ−Ｖ特性を計測した。実験例２及び実験例３と
も、その試料の電極間のＩ−Ｖ特性はほぼ同じで、図３
に示す通りであった。また、実験例１と同様にして、実
験例２及び３の試料電極にそれぞれアロイ処理を施し、
Ｔｉ／Ａｌ／Ｐｔ／Ａｕ電極に対するｎ型Ｇa Ｎのオー
ミック接触の接触比抵抗を測定して表１に示した。
にして、実験例２及び実験例３の試料電極を調製した。
実験例２及び実験例３では、エッチング速度が、それぞ
れ、１６nm/min及び２nm/minであった。次いで、実験例
１と同様にして、実験例２及び実験例３の試料電極の電
極間のＩ−Ｖ特性を計測した。実験例２及び実験例３と
も、その試料の電極間のＩ−Ｖ特性はほぼ同じで、図３
に示す通りであった。また、実験例１と同様にして、実
験例２及び３の試料電極にそれぞれアロイ処理を施し、
Ｔｉ／Ａｌ／Ｐｔ／Ａｕ電極に対するｎ型Ｇa Ｎのオー
ミック接触の接触比抵抗を測定して表１に示した。
【００１０】実験例４ 実験例１と同様にして、ｎ型Ｇa Ｎ化合物半導体試料を
調製し、次いで温度１０００℃で１０分間熱処理炉内に
保持してアニール処理をｎ型Ｇa Ｎ化合物半導体試料に
施した。続いて、実験例１と同様にして、積層電極を形
成し、電極間の電極間のＩ−Ｖ特性を計測し、その結果
を図４に示した。また、実験例１と同様にして、実験例
４の試料電極にそれぞれアロイ処理を施し、Ｔｉ／Ａｌ
／Ｐｔ／Ａｕ電極に対するｎ型Ｇa Ｎのオーミック接触
の接触比抵抗を測定して表１に示した。
調製し、次いで温度１０００℃で１０分間熱処理炉内に
保持してアニール処理をｎ型Ｇa Ｎ化合物半導体試料に
施した。続いて、実験例１と同様にして、積層電極を形
成し、電極間の電極間のＩ−Ｖ特性を計測し、その結果
を図４に示した。また、実験例１と同様にして、実験例
４の試料電極にそれぞれアロイ処理を施し、Ｔｉ／Ａｌ
／Ｐｔ／Ａｕ電極に対するｎ型Ｇa Ｎのオーミック接触
の接触比抵抗を測定して表１に示した。
【００１１】実験例５ エッチング速度が異なることを除いて、実験例１と同様
にして、実験例５の試料電極を調製した。実験例５で
は、エッチング前半のエッチング速度を７７nm/minと
し、次いで後半の厚さ数ｎｍをエッチングした際のエッ
チング速度を１６nm/minとした。続いて、実験例１と同
様にして、実験例４の試料電極にそれぞれアロイ処理を
施し、Ｔｉ／Ａｌ／Ｐｔ／Ａｕ電極に対するｎ型Ｇa Ｎ
のオーミック接触の接触比抵抗を測定して表１に示し
た。
にして、実験例５の試料電極を調製した。実験例５で
は、エッチング前半のエッチング速度を７７nm/minと
し、次いで後半の厚さ数ｎｍをエッチングした際のエッ
チング速度を１６nm/minとした。続いて、実験例１と同
様にして、実験例４の試料電極にそれぞれアロイ処理を
施し、Ｔｉ／Ａｌ／Ｐｔ／Ａｕ電極に対するｎ型Ｇa Ｎ
のオーミック接触の接触比抵抗を測定して表１に示し
た。
【００１２】実験例６ 実験例１〜５と比較するために、従来例として、ＲＩＥ
及びアニール処理を施さないで形成した試料電極を調製
し、実験例６の試料電極とした。実験例６では、実験例
１と同様にしてｎ型Ｇa Ｎ化合物半導体試料を調製し、
次いでＲＩＥ又はアニール処理を施すことなく、実験例
１と同様にして積層電極を形成し、電極間の電極間のＩ
−Ｖ特性を計測し、その結果を図１に示した。また、実
験例１と同様にして、実験例６の試料電極にそれぞれア
ロイ処理を施し、Ｔｉ／Ａｌ／Ｐｔ／Ａｕ電極に対する
ｎ型Ｇa Ｎのオーミック接触の接触比抵抗を測定して表
１に示した。
及びアニール処理を施さないで形成した試料電極を調製
し、実験例６の試料電極とした。実験例６では、実験例
１と同様にしてｎ型Ｇa Ｎ化合物半導体試料を調製し、
次いでＲＩＥ又はアニール処理を施すことなく、実験例
１と同様にして積層電極を形成し、電極間の電極間のＩ
−Ｖ特性を計測し、その結果を図１に示した。また、実
験例１と同様にして、実験例６の試料電極にそれぞれア
ロイ処理を施し、Ｔｉ／Ａｌ／Ｐｔ／Ａｕ電極に対する
ｎ型Ｇa Ｎのオーミック接触の接触比抵抗を測定して表
１に示した。
【００１３】実験例１〜６で得た実験結果を比較、検討
すると、実験例２〜４では、アロイ処理前であっても、
従来例である実験例６に対してＩ−Ｖ特性が改善されて
おり、実験例１ではそれ程改善されていないことが判
る。また、７０nm/min以下のエッチング速度でＲＩＥを
施した実験例２、３及び５では、１０-6Ω-cm2台の接触
比抵抗が得られ、従来例の実験例６に比べて著しく小さ
く、また１０００℃のアニール処理を施した実験例４で
も、実験例６に対してはもとより、７７nm/min以上のエ
ッチング速度でＲＩＥを施した実験例１に比較しても低
い接触比抵抗を示している。更に、エッチング前半のエ
ッチング速度を７７nm/minとし、エッチング後半のエッ
チング速度を１６nm/minの落とした実験例５でも、接触
比抵抗が低いことから、エッチングの最終段階でエッチ
ング速度を落とせば、接触比抵抗の低下に関して実験例
２及び３と同じような効果があることが判った。
すると、実験例２〜４では、アロイ処理前であっても、
従来例である実験例６に対してＩ−Ｖ特性が改善されて
おり、実験例１ではそれ程改善されていないことが判
る。また、７０nm/min以下のエッチング速度でＲＩＥを
施した実験例２、３及び５では、１０-6Ω-cm2台の接触
比抵抗が得られ、従来例の実験例６に比べて著しく小さ
く、また１０００℃のアニール処理を施した実験例４で
も、実験例６に対してはもとより、７７nm/min以上のエ
ッチング速度でＲＩＥを施した実験例１に比較しても低
い接触比抵抗を示している。更に、エッチング前半のエ
ッチング速度を７７nm/minとし、エッチング後半のエッ
チング速度を１６nm/minの落とした実験例５でも、接触
比抵抗が低いことから、エッチングの最終段階でエッチ
ング速度を落とせば、接触比抵抗の低下に関して実験例
２及び３と同じような効果があることが判った。
【００１４】次に、実験例１〜４及び６でそれぞれ形成
したＧa Ｎ化合物半導体試料について、ＲＩＥ又はアニ
ール処理を施した後で、Ｔｉ／Ａｌ／Ｐｔ／Ａｕ電極を
形成する前のＧa Ｎ層の表面ストイキオメトリをＡＥＳ
で調べた。尚、実験例６では、ＲＩＥ及びアニール処理
のいずれも施していないので、Ｇa Ｎ層を形成した後で
Ｔｉ／Ａｌ／Ｐｔ／Ａｕ電極を形成する前のＧa Ｎ層の
表面ストイキオメトリを調べた。実験例１〜４及び６の
表面ストイキオメトリは、各元素についてＡＥＳ信号強
度測定器で読んだ通りの読み値で表示して、表２の通り
であった。
したＧa Ｎ化合物半導体試料について、ＲＩＥ又はアニ
ール処理を施した後で、Ｔｉ／Ａｌ／Ｐｔ／Ａｕ電極を
形成する前のＧa Ｎ層の表面ストイキオメトリをＡＥＳ
で調べた。尚、実験例６では、ＲＩＥ及びアニール処理
のいずれも施していないので、Ｇa Ｎ層を形成した後で
Ｔｉ／Ａｌ／Ｐｔ／Ａｕ電極を形成する前のＧa Ｎ層の
表面ストイキオメトリを調べた。実験例１〜４及び６の
表面ストイキオメトリは、各元素についてＡＥＳ信号強
度測定器で読んだ通りの読み値で表示して、表２の通り
であった。
【００１５】 表２ 実験例 Ｃｌ Ｃ Ｎ Ｏ Ｇａ 実験例１ （７７nm/min） 1783 2140 1874 2265 2359 実験例２ （１６nm/min） 1852 2160 1060 3008 2142 実験例３ （ ２nm/min） 1436 2050 1023 2729 2271 実験例４ （アニール処理） 23 1775 2288 2851 2650 実験例６ （従来例） 288 1496 3641 1301 2506
【００１６】表２から、実験例１〜３及び４では、Ｇa
Ｎ層表面から窒素が揮散して、従来の実験例６に比べ
て、窒素のＡＥＳ信号強度（従って、窒素の組成比率）
が著しく低くなっている。しかも、実験例１〜３を比較
すれば、エッチング速度が低いほど窒素のＡＥＳ信号強
度が低いことが判る。また、エッチング速度がそれぞれ
１６nm/minと２nm/minである実験例２と３とでは、窒素
のＡＥＳ信号強度がほほ同じ程度に低く、また、実験例
１では窒素のＡＥＳ信号強度が実験例２及び３に比較し
て高いことから、窒素の抜け易さは、エッチング速度に
関して閾値があって、閾値は７０nm/minであることが判
る。実験例４から、アニール処理を行っても、窒素のＡ
ＥＳ信号強度が低いことが判る。一方、酸素及び炭素の
ＡＥＳ信号強度は、ＲＩＥ又はアニール処理を行って
も、低下するよりは、寧ろ増大している。
Ｎ層表面から窒素が揮散して、従来の実験例６に比べ
て、窒素のＡＥＳ信号強度（従って、窒素の組成比率）
が著しく低くなっている。しかも、実験例１〜３を比較
すれば、エッチング速度が低いほど窒素のＡＥＳ信号強
度が低いことが判る。また、エッチング速度がそれぞれ
１６nm/minと２nm/minである実験例２と３とでは、窒素
のＡＥＳ信号強度がほほ同じ程度に低く、また、実験例
１では窒素のＡＥＳ信号強度が実験例２及び３に比較し
て高いことから、窒素の抜け易さは、エッチング速度に
関して閾値があって、閾値は７０nm/minであることが判
る。実験例４から、アニール処理を行っても、窒素のＡ
ＥＳ信号強度が低いことが判る。一方、酸素及び炭素の
ＡＥＳ信号強度は、ＲＩＥ又はアニール処理を行って
も、低下するよりは、寧ろ増大している。
【００１７】以上のことから、ＲＩＥ及びアニール処理
は、表面をクリーニングする効果は殆どなく、ＲＩＥ及
びアニール処理によりｎ型Ｇa Ｎ層とＴｉ／Ａｌ／Ｐｔ
／Ａｕ電極とのオーミック接触の比抵抗が低下するの
は、表面クリーニング効果によるのではなく、窒素の飛
散による窒素のＡＥＳ信号強度の低下、従って窒素の組
成比率の低下による効果であると結論できる。なお、ア
ニール処理した実験例６より窒素のＡＥＳ信号強度が低
い実験例１で、オーミック接触の比抵抗が高いのは、速
いエッチング速度でエッチングしたためにＧa Ｎ層表面
が損傷し、キャリア濃度が低下したためであることを、
本発明者は、別の実験により確認している。
は、表面をクリーニングする効果は殆どなく、ＲＩＥ及
びアニール処理によりｎ型Ｇa Ｎ層とＴｉ／Ａｌ／Ｐｔ
／Ａｕ電極とのオーミック接触の比抵抗が低下するの
は、表面クリーニング効果によるのではなく、窒素の飛
散による窒素のＡＥＳ信号強度の低下、従って窒素の組
成比率の低下による効果であると結論できる。なお、ア
ニール処理した実験例６より窒素のＡＥＳ信号強度が低
い実験例１で、オーミック接触の比抵抗が高いのは、速
いエッチング速度でエッチングしたためにＧa Ｎ層表面
が損傷し、キャリア濃度が低下したためであることを、
本発明者は、別の実験により確認している。
【００１８】以上の知見に基づいて、上記目的を達成す
るために、本発明に係るIII −Ｖ族化合物半導体素子の
製造方法は、周期律表の第Ｖ族元素として窒素を含むｎ
型III −Ｖ族化合物半導体層上に電極を形成するに当た
り、化合物半導体層の電極形成面のストイキオメトリが
低い窒素比率になるように化合物半導体層の電極形成面
を処理し、次いで、その電極形成面上に電極層を成膜す
ることを特徴としている。
るために、本発明に係るIII −Ｖ族化合物半導体素子の
製造方法は、周期律表の第Ｖ族元素として窒素を含むｎ
型III −Ｖ族化合物半導体層上に電極を形成するに当た
り、化合物半導体層の電極形成面のストイキオメトリが
低い窒素比率になるように化合物半導体層の電極形成面
を処理し、次いで、その電極形成面上に電極層を成膜す
ることを特徴としている。
【００１９】本発明方法の適用に当たり、電極を形成す
る化合物半導体層は、周期律表の第Ｖ族元素として窒素
を含むIII −Ｖ族化合物半導体層である限り制約はな
く、例えばｎ型Ｇa Ｎ層、ｎ型ＡｌＮ層、ＩｎＮ層に適
用できる。また本発明方法を適用するに当たり、電極を
構成する金属の種類、組成も問わない。窒素比率が低い
とは、化合物半導体の単位体積当たりの窒素含有量が少
ないことを言う。本発明方法を適用するIII −Ｖ族化合
物半導体素子は、半導体レーザ等の発光素子でも、受光
素子でも、化合物半導体ＦＥＴ等の電子素子でも良い。
る化合物半導体層は、周期律表の第Ｖ族元素として窒素
を含むIII −Ｖ族化合物半導体層である限り制約はな
く、例えばｎ型Ｇa Ｎ層、ｎ型ＡｌＮ層、ＩｎＮ層に適
用できる。また本発明方法を適用するに当たり、電極を
構成する金属の種類、組成も問わない。窒素比率が低い
とは、化合物半導体の単位体積当たりの窒素含有量が少
ないことを言う。本発明方法を適用するIII −Ｖ族化合
物半導体素子は、半導体レーザ等の発光素子でも、受光
素子でも、化合物半導体ＦＥＴ等の電子素子でも良い。
【００２０】本発明の好適な実施態様では、エッチング
速度が７０nm/min以下の条件で反応性化学エッチングを
ｎ型化合物半導体層の電極形成面に施して、数１０ｎｍ
から０．１μm ないし０．５μm 程度エッチングする。
その後に、電極形成面に既知の方法で電極層を形成す
る。エッチング深さが深い場合には、エッチング速度が
遅いとエッチングに要する時間が長くなり、生産性が低
下する。そこで、エッチング深さが深い場合には、最終
段階に達する前のエッチングの前半過程では、７０nm/m
in以上のエッチング速度でエッチングし、最終段階の数
ｎｍから数１０ｎｍのエッチング深さを７０nm/min以下
のエッチング速度でエッチングする。別法として、８０
０℃以上の熱処理をｎ型化合物半導体層の電極形成面に
施し、その後に、電極形成面に既知の方法で電極層を形
成する。また、ｎ型化合物半導体層の電極形成面に電極
を形成した後に、８００℃で熱処理することにより、電
極とｎ型化合物半導体層との間にアロイ層を形成し、こ
れにより一層オーミック接触の比抵抗を低下させること
ができる。
速度が７０nm/min以下の条件で反応性化学エッチングを
ｎ型化合物半導体層の電極形成面に施して、数１０ｎｍ
から０．１μm ないし０．５μm 程度エッチングする。
その後に、電極形成面に既知の方法で電極層を形成す
る。エッチング深さが深い場合には、エッチング速度が
遅いとエッチングに要する時間が長くなり、生産性が低
下する。そこで、エッチング深さが深い場合には、最終
段階に達する前のエッチングの前半過程では、７０nm/m
in以上のエッチング速度でエッチングし、最終段階の数
ｎｍから数１０ｎｍのエッチング深さを７０nm/min以下
のエッチング速度でエッチングする。別法として、８０
０℃以上の熱処理をｎ型化合物半導体層の電極形成面に
施し、その後に、電極形成面に既知の方法で電極層を形
成する。また、ｎ型化合物半導体層の電極形成面に電極
を形成した後に、８００℃で熱処理することにより、電
極とｎ型化合物半導体層との間にアロイ層を形成し、こ
れにより一層オーミック接触の比抵抗を低下させること
ができる。
【００２１】
【発明の実施の形態】以下に、添付図面を参照し、実施
例を挙げて本発明の実施の形態を具体的かつ詳細に説明
する。実施例１ 本実施例は、ｎ型Ｇa Ｎ系化合物半導体レーザのｎ型電
極の形成に本発明方法を適用した例である。図５は、本
実施例でｎ型電極を形成したｎ型Ｇa Ｎ系化合物半導体
レーザの層構造を示す斜視図である。尚、以下の説明で
膜厚等は本発明の理解のための例示であって、これに限
るものではない。本実施例では、先ず、図５に示すよう
に、サファイア基板１２上に、順次、既知の成膜方法で
Ｇa Ｎバッファ層１４、ｎ型Ｇa Ｎクラッド層１６、及
びｎ型ＩｎＧa Ｎ層１８、ｎ型ＡｌＧa Ｎ層２０及びｎ
型Ｇa Ｎ光閉じ込め層２２をそれぞれ３０ｎｍ、３μm
、１００ｎｍ、４００ｎｍ、及び１００ｎｍの膜厚で
成膜する。次いで、ＩｎＧa Ｎ多重量子井戸層２４を形
成し、更に、順次、既知の成膜方法でｐ型ＡｌＧa Ｎ層
２６、ｐ型Ｇa Ｎ光閉じ込め層２８、ｐ型ＡｌＧa Ｎ層
３０及びｐ型Ｇa Ｎクラッド層３２をそれぞれ２０ｎ
ｍ、１００ｎｍ、４００ｎｍ及び５００ｎｍ成膜する。
例を挙げて本発明の実施の形態を具体的かつ詳細に説明
する。実施例１ 本実施例は、ｎ型Ｇa Ｎ系化合物半導体レーザのｎ型電
極の形成に本発明方法を適用した例である。図５は、本
実施例でｎ型電極を形成したｎ型Ｇa Ｎ系化合物半導体
レーザの層構造を示す斜視図である。尚、以下の説明で
膜厚等は本発明の理解のための例示であって、これに限
るものではない。本実施例では、先ず、図５に示すよう
に、サファイア基板１２上に、順次、既知の成膜方法で
Ｇa Ｎバッファ層１４、ｎ型Ｇa Ｎクラッド層１６、及
びｎ型ＩｎＧa Ｎ層１８、ｎ型ＡｌＧa Ｎ層２０及びｎ
型Ｇa Ｎ光閉じ込め層２２をそれぞれ３０ｎｍ、３μm
、１００ｎｍ、４００ｎｍ、及び１００ｎｍの膜厚で
成膜する。次いで、ＩｎＧa Ｎ多重量子井戸層２４を形
成し、更に、順次、既知の成膜方法でｐ型ＡｌＧa Ｎ層
２６、ｐ型Ｇa Ｎ光閉じ込め層２８、ｐ型ＡｌＧa Ｎ層
３０及びｐ型Ｇa Ｎクラッド層３２をそれぞれ２０ｎ
ｍ、１００ｎｍ、４００ｎｍ及び５００ｎｍ成膜する。
【００２２】次いで、ｐ型Ｇa Ｎクラッド層３２から順
次ｎ型Ｇa Ｎクラッド層１６まで約１．５μm の厚さで
電極形成面の広さの積層構造をＲＩＥにより８０nm/min
のエッチング速度でエッチングし、その後、０．１μm
を２０nm/minのエッチング速度でエッチングし、電極形
成面３４を形成する。次いで、電極形成面３４に順次Ｔ
ｉ／Ａｌ／Ｐｔ／Ａｕ層を真空蒸着法により堆積し、続
いて８００℃の１分間でアロイ処理を行ってｎ型電極３
６を形成する。更に、ストライプ構造に加工し、ｐ型電
極３８を形成すると、図５に示す半導体レーザ１０を得
ることができる。実施例１では、本発明方法を適用する
ことにより、ｎ型電極３６とｎ型Ｇa Ｎ層１６との間の
オーミック接触の比抵抗が従来に比べて小さい半導体レ
ーザ素子１０を形成することができる。
次ｎ型Ｇa Ｎクラッド層１６まで約１．５μm の厚さで
電極形成面の広さの積層構造をＲＩＥにより８０nm/min
のエッチング速度でエッチングし、その後、０．１μm
を２０nm/minのエッチング速度でエッチングし、電極形
成面３４を形成する。次いで、電極形成面３４に順次Ｔ
ｉ／Ａｌ／Ｐｔ／Ａｕ層を真空蒸着法により堆積し、続
いて８００℃の１分間でアロイ処理を行ってｎ型電極３
６を形成する。更に、ストライプ構造に加工し、ｐ型電
極３８を形成すると、図５に示す半導体レーザ１０を得
ることができる。実施例１では、本発明方法を適用する
ことにより、ｎ型電極３６とｎ型Ｇa Ｎ層１６との間の
オーミック接触の比抵抗が従来に比べて小さい半導体レ
ーザ素子１０を形成することができる。
【００２３】別法として、８０nm/minのエッチング速度
でＲＩＥにより電極形成面３４まで積層構造をエッチン
グし、電極形成面３４に到達した段階でＲＩＥを停止
し、次いで、温度１０００℃で１０分間アニール処理を
施しても良い。この場合、必要に応じて、ＳｉＮ又はＳ
ｉＯ2 によりぴＧa Ｎ層３２の表面を保護するのが好ま
しい。
でＲＩＥにより電極形成面３４まで積層構造をエッチン
グし、電極形成面３４に到達した段階でＲＩＥを停止
し、次いで、温度１０００℃で１０分間アニール処理を
施しても良い。この場合、必要に応じて、ＳｉＮ又はＳ
ｉＯ2 によりぴＧa Ｎ層３２の表面を保護するのが好ま
しい。
【００２４】実施例２ 本実施例は、Ｇa Ｎ系ＦＥＴのソース電極及びドレイン
電極の形成に本発明方法を適用した例である。図６は、
本実施例で形成したＧa Ｎ系ＦＥＴの層構造を示す断面
図である。本実施例のＦＥＴ４０は、ｎ型Ｇa Ｎ層４２
上に絶縁膜４４を成膜し、次いでソース領域４６及びド
レイン領域４８のｎ型Ｇa Ｎ層４２が露出するように絶
縁膜４４をパターニングし、続いてパターニングした絶
縁膜４４をマスクにしてｎ型Ｇa Ｎ層４２表面にＲＩＥ
を施す。ＲＩＥを施す際、ゲート電極を形成する領域の
絶縁膜上にはＳｉ3 Ｎ4 膜等で保護しておくことが望ま
しい。更に、ＲＩＥ処理の後に、ゲート領域の絶縁膜４
４をエッチングして開口し、続いて、ゲート電極５０、
ソース電極５２及びドレイン電極５４を形成する。実施
例２では、本発明方法を適用することにより、ソース電
極５２とソース領域４６とのオーミック接触の比抵抗及
びドレイン電極５４とドレイン領域４８とのオーミック
接触の比抵抗がそれぞれ従来に比べて小さい化合物半導
体ＦＥＴ４０を形成することができる。別法として、Ｒ
ＩＥに代えて、絶縁膜４４をアニール処理保護膜にし、
ソース領域４６及びドレイン領域４８のｎ型Ｇa Ｎ層４
２表面にアニール処理を施しても良い。
電極の形成に本発明方法を適用した例である。図６は、
本実施例で形成したＧa Ｎ系ＦＥＴの層構造を示す断面
図である。本実施例のＦＥＴ４０は、ｎ型Ｇa Ｎ層４２
上に絶縁膜４４を成膜し、次いでソース領域４６及びド
レイン領域４８のｎ型Ｇa Ｎ層４２が露出するように絶
縁膜４４をパターニングし、続いてパターニングした絶
縁膜４４をマスクにしてｎ型Ｇa Ｎ層４２表面にＲＩＥ
を施す。ＲＩＥを施す際、ゲート電極を形成する領域の
絶縁膜上にはＳｉ3 Ｎ4 膜等で保護しておくことが望ま
しい。更に、ＲＩＥ処理の後に、ゲート領域の絶縁膜４
４をエッチングして開口し、続いて、ゲート電極５０、
ソース電極５２及びドレイン電極５４を形成する。実施
例２では、本発明方法を適用することにより、ソース電
極５２とソース領域４６とのオーミック接触の比抵抗及
びドレイン電極５４とドレイン領域４８とのオーミック
接触の比抵抗がそれぞれ従来に比べて小さい化合物半導
体ＦＥＴ４０を形成することができる。別法として、Ｒ
ＩＥに代えて、絶縁膜４４をアニール処理保護膜にし、
ソース領域４６及びドレイン領域４８のｎ型Ｇa Ｎ層４
２表面にアニール処理を施しても良い。
【００２５】
【発明の効果】本発明の構成によれば、窒素系III −Ｖ
族化合物半導体層上に電極を形成するに当たり、化合物
半導体層の電極形成面のストイキオメトリが低い窒素比
率になるように化合物半導体層の電極形成面を処理し、
その後、電極層を成膜することにより、化合物半導体層
と電極との間で比抵抗が小さいオーミック接触を実現す
ることができる。これにより、第１の利点として、III
−Ｖ族化合物半導体素子の発熱を抑制して、発光素子な
らば光強度が増大し、特に半導体レーザ素子ならば閾値
が低下する。また、化合物半導体ＦＥＴ等の電子素子な
らば、大電流を流せる高出力素子を実現でき、通電中の
発熱による温度上昇が小さいので、内部劣化が抑制され
て素子の動作が安定し、動作の信頼性が向上する。更に
は、電極部の接続について信頼性も向上する。第２の利
点として、素子の動作電圧が低くなり、電力消費量を節
減することができる。
族化合物半導体層上に電極を形成するに当たり、化合物
半導体層の電極形成面のストイキオメトリが低い窒素比
率になるように化合物半導体層の電極形成面を処理し、
その後、電極層を成膜することにより、化合物半導体層
と電極との間で比抵抗が小さいオーミック接触を実現す
ることができる。これにより、第１の利点として、III
−Ｖ族化合物半導体素子の発熱を抑制して、発光素子な
らば光強度が増大し、特に半導体レーザ素子ならば閾値
が低下する。また、化合物半導体ＦＥＴ等の電子素子な
らば、大電流を流せる高出力素子を実現でき、通電中の
発熱による温度上昇が小さいので、内部劣化が抑制され
て素子の動作が安定し、動作の信頼性が向上する。更に
は、電極部の接続について信頼性も向上する。第２の利
点として、素子の動作電圧が低くなり、電力消費量を節
減することができる。
【図１】実験例６の試料電極のＩ−Ｖ特性曲線を示す。
【図２】実験例１の試料電極のＩ−Ｖ特性曲線を示す。
【図３】実験例２及び３の試料電極のＩ−Ｖ特性曲線を
示す。
示す。
【図４】実験例４の試料電極のＩ−Ｖ特性曲線を示す。
【図５】実施例１のｎ型Ｇa Ｎ系化合物半導体レーザの
層構造を示す斜視図である。
層構造を示す斜視図である。
【図６】実施例２のＧa Ｎ系ＦＥＴのの層構造を示す断
面図である。
面図である。
１０……実施例１のｎ型Ｇa Ｎ系化合物半導体レーザ、
１２……サファイア基板、１４……Ｇa Ｎバッファ層、
１６……ｎ型Ｇa Ｎクラッド層、１８……ｎ型ＩｎＧa
Ｎ層、２０……ｎ型ＡｌＧa Ｎ層、２２……ｎ型Ｇa Ｎ
光閉じ込め層、２４……ＩｎＧa Ｎ多重量子井戸層、２
６……ｐ型ＡｌＧa Ｎ層、２８……ｐ型Ｇa Ｎ光閉じ込
め層、３０……ｐ型ＡｌＧa Ｎ層、３２……ｐ型Ｇa Ｎ
クラッド層、３４……電極形成面、３６……ｎ型電極、
３８……ｐ型電極、４０……実施例２のＦＥＴ、２４…
…ｎ型Ｇa Ｎ層、４４……絶縁膜、４６……ソース領
域、４８……ドレイン領域、５０……ゲート電極、５２
……ソース電極、５４……ドレイン電極５４。
１２……サファイア基板、１４……Ｇa Ｎバッファ層、
１６……ｎ型Ｇa Ｎクラッド層、１８……ｎ型ＩｎＧa
Ｎ層、２０……ｎ型ＡｌＧa Ｎ層、２２……ｎ型Ｇa Ｎ
光閉じ込め層、２４……ＩｎＧa Ｎ多重量子井戸層、２
６……ｐ型ＡｌＧa Ｎ層、２８……ｐ型Ｇa Ｎ光閉じ込
め層、３０……ｐ型ＡｌＧa Ｎ層、３２……ｐ型Ｇa Ｎ
クラッド層、３４……電極形成面、３６……ｎ型電極、
３８……ｐ型電極、４０……実施例２のＦＥＴ、２４…
…ｎ型Ｇa Ｎ層、４４……絶縁膜、４６……ソース領
域、４８……ドレイン領域、５０……ゲート電極、５２
……ソース電極、５４……ドレイン電極５４。
Claims (5)
- 【請求項１】 周期律表の第Ｖ族元素として窒素を含む
ｎ型III −Ｖ族化合物半導体層上に電極を形成するに当
たり、 化合物半導体層の電極形成面のストイキオメトリが低い
窒素比率になるように化合物半導体層の電極形成面を処
理し、次いで、その電極形成面上に電極層を成膜するこ
とを特徴とするIII −Ｖ族化合物半導体素子の製造方
法。 - 【請求項２】 エッチング速度が７０nm/min以下の条件
で反応性イオンエッチングを化合物半導体層の電極形成
面に施して、電極形成面のストイキオメトリが低い窒素
比率になるようにすることを特徴とする請求項１に記載
のIII −Ｖ族化合物半導体素子の製造方法。 - 【請求項３】 請求項２に記載のIII −Ｖ族化合物半導
体素子の製造方法において、 最終段階に達する前のエッチングの過程では、７０nm/m
in以上のエッチング速度でエッチングし、数ｎｍから数
１０ｎｍのエッチング深さをエッチングする最終段階で
は、７０nm/min以下のエッチング速度でエッチングする
ことを特徴とするIII −Ｖ族化合物半導体素子の製造方
法。 - 【請求項４】 ８００℃以上の熱処理をｎ型化合物半導
体層の電極形成面に施して、電極形成面のストイキオメ
トリが低い窒素比率になるようにすることを特徴とする
請求項１に記載のIII −Ｖ族化合物半導体素子の製造方
法。 - 【請求項５】 化合物半導体層の電極形成面に電極を形
成した後に、８００℃で熱処理することを特徴とする請
求項１から４のうちのいずれか１項に記載のｎ型III −
Ｖ族化合物半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8280455A JPH10125655A (ja) | 1996-10-23 | 1996-10-23 | Ｉｉｉ−ｖ族化合物半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8280455A JPH10125655A (ja) | 1996-10-23 | 1996-10-23 | Ｉｉｉ−ｖ族化合物半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10125655A true JPH10125655A (ja) | 1998-05-15 |
Family
ID=17625308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8280455A Pending JPH10125655A (ja) | 1996-10-23 | 1996-10-23 | Ｉｉｉ−ｖ族化合物半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10125655A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10048196A1 (de) * | 2000-07-28 | 2002-02-14 | Lee Ching Ting | Verbindungshalbleiter-Bauteil und Verfahren zum Herstellen desselben |
| JP2002335050A (ja) * | 2001-05-09 | 2002-11-22 | Sony Corp | 窒化物半導体装置の製造方法 |
| US7005684B2 (en) * | 2001-06-06 | 2006-02-28 | Toyoda Gosei Co., Ltd. | Group III nitride based semiconductor luminescent element |
| JP2007081115A (ja) * | 2005-09-14 | 2007-03-29 | Sony Corp | 半導体発光素子の製造方法 |
-
1996
- 1996-10-23 JP JP8280455A patent/JPH10125655A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10048196A1 (de) * | 2000-07-28 | 2002-02-14 | Lee Ching Ting | Verbindungshalbleiter-Bauteil und Verfahren zum Herstellen desselben |
| JP2002335050A (ja) * | 2001-05-09 | 2002-11-22 | Sony Corp | 窒化物半導体装置の製造方法 |
| US7005684B2 (en) * | 2001-06-06 | 2006-02-28 | Toyoda Gosei Co., Ltd. | Group III nitride based semiconductor luminescent element |
| JP2007081115A (ja) * | 2005-09-14 | 2007-03-29 | Sony Corp | 半導体発光素子の製造方法 |
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