KR20130006972A - 발광 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명에 따른 발광 소자는 복수의 패턴을 갖는 기판; 상기 기판 위에 복수의 에어 갭을 포함하는 제1 반도체층; 상기 제1 반도체층 상에 n형 반도체층; 상기 n형 반도체층 상에 활성층; 및 상기 활성층 상에 p형 반도체층을 포함하고, 상기 복수의 패턴은 상기 기판의 상면에서부터 아래로 형성되는 것을 특징으로 한다.
Description
본 발명은 발광 소자 및 그 제조방법에 관한 것으로서, 특히 질화물 반도체층의 결정성 및 광 추출 효율을 향상시키기 위한 발광 소자 및 그 제조방법에 관한 것이다.
발광 다이오드(Light Emitting Diode: LED)는 전류를 빛으로 변환시키는 반도체 발광 소자이다. 최근 발광 다이오드는 휘도가 점차 증가하게 되어 디스플레이용 광원, 자동차용 광원 및 조명용 광원으로 사용이 증가하고 있으며, 형광 물질을 이용하거나 다양한 색의 발광 다이오드를 조합함으로써 효율이 우수한 백색 광을 발광하는 발광 다이오드도 구현이 가능하다.
상기 발광 다이오드의 휘도는 활성층의 구조, 빛을 외부로 효과적으로 추출할 수 있는 광 추출 구조, 상기 발광 다이오드에 사용된 반도체 재료, 칩의 크기, 상기 발광 다이오드를 포위하는 몰딩 부재의 종류 등 다양한 조건들에 의해 좌우된다.
본 발명은 새로운 구조를 갖는 발광 소자 및 그 제조방법을 제공한다.
또한, 본 발명은 PSS 기판 상에 복수의 에어 갭을 형성하여 광 추출 효율을 향상하는 발광 소자 및 그 제조방법을 제공한다.
또한, 본 발명은 복수의 패턴을 갖는 기판 위에 성장되는 질화물 반도체층의 결정성을 향상하는 발광 소자 및 그 제조방법을 제공한다.
본 발명은 복수의 패턴을 갖는 기판; 상기 기판 위에 복수의 에어 갭을 포함하는 제1 반도체층; 상기 제1 반도체층 상에 n형 반도체층; 상기 n형 반도체층 상에 활성층; 및 상기 활성층 상에 p형 반도체층을 포함하고, 상기 복수의 패턴은 상기 기판의 상면에서부터 아래로 형성되는 발광 소자를 제공한다.
또한, 본 발명은 상면에 음각 형태를 갖는 복수의 패턴을 포함하는 기판; 상기 기판 위에 복수의 에어 갭을 포함하는 n형 반도체층; 상기 n형 반도체층 상에 활성층; 및 상기 활성층 상에 p형 반도체층을 포함하는 발광 소자를 제공한다.
또한, 본 발명은 기판 위에 음각 형태를 갖는 복수의 패턴을 형성하는 단계; 상기 기판 위에 제1 반도체층을 형성하는 단계; 상기 기판과 상기 제1 반도체층 사이에 복수의 에어 갭을 형성하는 단계; 및 상기 제1 반도체층 상에 n형 반도체층, 활성층, p형 반도체층이 순차적으로 적층된 발광 구조물을 형성하는 단계를 포함하는 발광소자 제조방법을 제공한다.
본 발명의 실시 예에 따르면, PSS(Patterned Sapphire substrate) 기판 상에 발생하는 전위(dislocation) 및 결함(defect)을 제거하여 발광 소자의 결정성 및 신뢰성을 향상시킬 수 있다. 또한, 상기 PSS 기판 상에 형성된 복수의 에어 갭이 입사되는 광을 반사하여 광 추출 효율을 향상시킬 수 있다.
한편 그 외의 다양한 효과는 후술될 본 발명의 실시 예에 따른 상세한 설명에서 직접적 또는 암시적으로 개시될 것이다.
도 1은 본 발명의 일 실시 예에 따른 발광 소자의 단면도;
도 2 내지 도 7은 본 발명의 일 실시 예에 따른 발광 소자의 제조방법을 설명하는 도면;
도 8은 본 발명의 다른 실시 예에 따른 발광 소자의 단면도;
도 9는 본 발명의 실시 예에 따른 발광 소자를 포함하는 발광 소자 패키지의 단면도.
도 2 내지 도 7은 본 발명의 일 실시 예에 따른 발광 소자의 제조방법을 설명하는 도면;
도 8은 본 발명의 다른 실시 예에 따른 발광 소자의 단면도;
도 9는 본 발명의 실시 예에 따른 발광 소자를 포함하는 발광 소자 패키지의 단면도.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
본 발명은 기판에 형성된 복수의 패턴들 상부에 복수의 에어 갭들을 형성하여 격자 부정합에 의한 전위(dislocation) 및 결함(defect)을 제거하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예들에 따른 발광 소자 및 그 제조방법에 대해 설명한다.
도 1은 본 발명의 일 실시 예에 따른 발광 소자의 단면도이다.
도 1을 참조하면, 상기 발광 소자(100)는 기판(110), 상기 기판(110) 상에 형성된 복수의 에어 갭(115), 상기 기판(110) 및 복수의 에어 갭(115) 상에 형성된 제1 반도체층(120), 상기 제1 반도체층(120) 상에 형성된 발광 구조물(155), 상기 발광 구조물(155) 상에 형성된 투명 전극층(160) 및 제1, 2 전극(180, 170)을 포함한다.
상기 기판(110)은 절연 기판, 도전성 기판, 반도체 기판 등을 사용할 수 있으며, 예컨대, 사파이어 기판(Al203), GaN, SiC, ZnO, Si, GaP, InP, 그리고 GaAs 등으로 이루어진 군에서 선택될 수 있다.
상기 기판(110) 상에는 음각 형태를 갖는 복수의 패턴(105)이 형성될 수 있다. 상기 복수의 패턴(105)은 마스크(mask)를 통한 에칭 과정에 의해 형성될 수 있다. 이하, 본 발명의 실시 예에서 상기 기판(110)은 복수의 패턴(105)을 갖는 사파이어 기판(Patterned Sapphire substrate, 이하 'PSS'라 칭함)임을 가정하여 설명하기로 한다.
상기 기판(110)의 패턴(105)은 복수 개가 일정한 간격 또는 랜덤한 간격으로 형성될 수 있다. 그리고, 상기 패턴(105)의 형상은 삼각 형상, 다각 형상 또는 스트라이프(stripe) 형상 등으로 형성될 수 있으며, 이를 제한하지는 않는다. 상기 패턴(105)의 간격은 수 nm ~ 수 ㎛의 범위 예컨대, 1~1.5㎛ 사이로 형성될 수 있으며, 그 폭과 깊이는 수 nm ~ 수 ㎛의 범위 예컨대, 깊이는 3㎛, 폭은 2㎛로 형성될 수 있다.
이러한 복수의 패턴(105)을 구비한 기판(110)은 활성층(140)으로부터 입사된 광을 굴절, 회절, 산란 또는 반사하여 광 추출 효율을 증가시킬 수 있다.
상기 기판(110)의 패턴(105) 상에 복수의 에어 갭(115)이 형성될 수 있다.
상기 복수의 에어 갭(115)은 예를 들어, 구 형태를 가질 수 있으며, 이외에도 반구 형태, 다각 기둥 형태, 다각뿔 형태, 원뿔 형태, 원뿔대, 각뿔대 등 다양한 형태로 변형 가능하다.
상기 복수의 에어 갭(115)은 공기(Air)로 채워질 수 있으며, 상기 기판(110)의 전 영역 또는 일부 영역에 형성될 수 있다.
상기 복수의 에어 갭(115)은 복수의 패턴(105) 상에 위치함으로써, 패턴 상부로부터 올라오는 전위들(dislocations)을 차단할 수 있다. 즉, PSS 기판(100)은 발광 소자의 발광 효율을 증가시키지만, 복수의 패턴(105) 주위에 전위들이 집중하는 문제가 발생한다. 이러한 전위들의 발생을 차단하고자, 상기 복수의 패턴(105) 상에 복수의 에어 갭(115)을 형성할 수 있다.
상기 기판(110) 및 복수의 에어 갭(115) 상에는 상기 제1 반도체층(120)이 형성될 수 있다.
상기 제1 반도체층(130)은 단층 구조 또는 다층 구조로 형성될 수 있으며, 단층인 경우 버퍼층으로 형성될 수 있고, 다층인 경우 하층에 버퍼층, 상층에 언도프트(Undoped) 반도체층이 형성될 수 있다. 여기서, 상기 버퍼층 또는 언도프트 반도체층은 상기 기판(110)과 상기 발광 구조물(155) 사이의 격자 상수 차이에 의한 격자 부정합을 완화하고, 상기 발광 구조물(155)의 결정성을 향상시키는 역할을 수행한다.
상기 제1 반도체층(150) 상에 발광 구조물(155)이 형성될 수 있다.
상기 발광 구조물(155)은 n형 반도체층(130), 활성층(140) 및 p형 반도체층(150)을 포함하며, 상기 n형 반도체층(130)과 상기 p형 반도체층(150)으로부터 제공되는 전자 및 정공이 상기 활성층(140)에서 재결합(recombination)됨으로써 빛을 생성할 수 있다.
상기 n형 반도체층(130)은 n형 도펀트가 도핑된 Ⅲ족-Ⅴ족 원소의 화합물 반도체를 포함할 수 있다. 이러한 n형 반도체층(130)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 InAlGaN, GaN, AlGaN, AlInN, InGaN, AlN, InN 등에서 선택될 수 있으며, Si, Ge, Sn 등의 n형 도펀트가 도핑될 수 있다.
상기 n형 반도체층(130) 상에는 상기 활성층(140)이 형성되며, 상기 활성층(140)은 단일 양자 우물 구조, 다중 양자 우물 구조(MQW: Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 어느 하나로 형성될 수 있다.
상기 활성층(140)의 위 및/또는 아래에는 n형 또는 p형 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있으며, 상기 클래드층(미도시)은 AlGaN층 또는 InAlGaN층으로 구현될 수 있다.
상기 활성층(140) 상에는 상기 p형 반도체층(150)이 형성된다. 상기 p형 반도체층은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 등에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다.
한편, 도면에 도시되지는 않았지만, 상기 p형 반도체층(150) 상에는 또 다른 도전형 반도체층(미도시)이 형성될 수 있다. 따라서 상기 발광 소자(100)는 pn, np, pnp, npn 접합 구조 중 어느 하나로 형성될 수 있다.
상기 p형 반도체층(150) 상에는 투명 전극층(160)이 형성될 수 있다. 상기 투명 전극층(160)은 ITO, IZO(In-ZnO), GZO(Ga-ZnO), AZO(Al-ZnO), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 적어도 하나를 포함하며, 이러한 재료로 한정하지는 않는다.
상기 투명 전극층(160) 상에는 제2 전극(170)이 형성될 수 있고, 상기 n형 반도체층(130) 상에는 제1 전극(180)이 형성될 수 있다. 그리고, 상기 제1 전극(180) 및 상기 제2 전극(170)은 상기 발광 소자(100)에 전원을 제공한다.
상술한 바와 같이, 본 발명의 실시 예에 따른 발광 소자(100)는 기판(110)에 형성된 복수의 패턴(105) 상부에 복수의 에어 갭(115)을 형성하여 상기 기판(110)으로부터 발생된 전위들을 효과적으로 차단할 수 있다.
도 2 내지 도 7은 본 발명의 실시 예에 따른 발광 소자의 제조방법을 도시한다. 그리고, 도 2 내지 도 5 각각의 (a)에는 단면도를, (b)에는 평면도를 도시한다.
이하, 본 발명의 실시 예에 따른 제조 공정은 예를 들어, 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy) 등의 방법을 이용하여 형성될 수 있으며, 이에 대해 한정하지는 않는다.
도 2를 참조하면, 기판(110)의 상부에 음각 형태를 갖는 복수의 패턴(105)을 형성한다.
상기 기판(110)은 절연 기판, 도전성 기판, 반도체 기판 등을 사용할 수 있으며, 예컨대, 사파이어 기판(Al203), GaN, SiC, ZnO, Si, GaP, InP, 그리고 GaAs 등으로 이루어진 군에서 선택될 수 있다.
상기 복수의 패턴(105)은 마스크(mask)를 통한 에칭 과정에 의해 형성될 수 있으며, 상기 패턴(105)의 형상은 상기 마스크의 형상에 따라 결정될 수 있다.
상기 기판(110) 상의 패턴(105)은 복수 개가 일정한 간격 또는 랜덤한 간격으로 형성될 수 있다. 그리고, 상기 패턴(105)의 상부 형상은 원 모양으로 형성될 수 있으며, 이를 제한하지는 않는다.
도 3을 참조하면, 상기 복수의 패턴(105)이 형성된 기판(110) 상에 제1 반도체층(120a)을 형성한다. 이때, 상기 기판(110)으로 사파이어 기판이 사용됨을 예시하여 설명하도록 한다.
질화갈륨을 포함하는 질화물 반도체는 사파이어 기판의 {101-1}면에 대한 성장률이 {0001}면에 대한 성장률 대비 약 20%에 불과하기 때문에, 상기 사파이어 기판(110) 상에 통상의 조건으로 제1 반도체층(120a)를 성장하게 되면 c-plane을 갖는 평탄 부분이 약 5배 빠른 성장률을 보이게 된다. 결과적으로는 복수의 패턴(105)이 있는 부분은 약 5배 얇은 두께로 함몰된 형태의 구조물이 생성된다.
그 다음, 상기 복수의 패턴(105) 상에 복수의 구 패턴(111)을 형성한다. 상기 복수의 구 패턴(111)은 Si02, SiOx, SiN, SiNx, SiOxNy, GaO, ZnO, ITO, W 등을 이용해 형성할 수 있다.
상기 복수의 구 패턴(111)은 포토리소그래피(Photolithography) 공정, 전자 빔 리소그래피(E-beam Lithography), 레이저 홀로그램(Laser Hologram), 딥 유브이 스탭퍼(Deep UV Stepper) 등의 리소그래피(Lithography) 공정에 의해 상기 기판(110) 상에 형성될 수 있다. 또한, 상기 기판(110) 상에 PECVE(Plasma Enhanced Chemical Vapor Deposition) 또는 스퍼터링 방법 등에 의해 성장하여 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 복수의 구 패턴(111)은 구 형태로 도시되었으나, 반구 형태, 다각 기둥 형태, 다각뿔 형태, 원뿔 형태, 원뿔대, 각뿔대 등일 수 있으며, 이에 대해 한정하지는 않는다.
상기 복수의 구 패턴(111)은 상기 기판(110)의 전 영역 또는 일부 영역에 형성될 수 있다. 또한, 상기 복수의 구 패턴(111)은 행 방향 또는 열 방향으로 일정한 간격을 가지도록 배치되거나, 불규칙하게 배치될 수 있다.
한편, 본 발명의 실시 예에서, 상기 복수의 구 패턴(111) 하부에 제1 반도체층(120a)을 형성하는 것을 예시하여 설명하고 있으나, 이를 제한하지는 않는다. 즉, 상기 기판의 패턴(105) 상에 제1 반도체층(120a)을 성장하지 않고, 바로 상기 복수의 구 패턴(111)을 성장할 수 있다.
도 4를 참조하면, 상기 기판(110) 및 상기 복수의 구 패턴(111) 상에 제1 반도체층(120b)을 형성한다.
상기 복수의 구 패턴(111)을 에칭하기 위해, 상기 제1 반도체층(120b)은 상기 복수의 구 패턴(111)의 상부(111a)가 일부 노출될 때까지 성장한다.
도 5를 참조하면, 상기 복수의 구 패턴(111)을 제거하여 상기 복수의 에어 갭(115)을 형성할 수 있다.
상기 복수의 에어 갭(115)은 상기 노출된 상부(111a)를 통한 에칭 과정을 통해 상기 복수의 구 패턴(111)을 제거하여 형성될 수 있다.
상기 에칭은 습식 식각(Wet Etching) 또는 건식 식각(Dry Etching)일 수 있으며, 습식 식각인 경우 HF, KOH, H2SO4, H2O2, HCl, NaOH, NH4OH, HNO3, BOE(Buffered Oxide Etchant) 등을 에칭 용액으로 사용할 수 있다. 다만, 이에 대해 한정하지는 않는다.
한편, 상기 복수의 구 패턴(111)이 제거됨에 따라 형성된 상기 복수의 에어 갭(115)은 개방된 상부(116)를 가지게 되며, 상기 개방된 상부(116)를 통해 에칭된 복수의 구 패턴(111)이 가스 형태로 방출될 수 있다.
이때, 상기 복수의 구 패턴(111)은 상기 에칭에 의해 전부 제거되거나, 적어도 일부가 잔존하도록 제거될 수 있으며 이에 대해 한정하지는 않는다. 이렇게 형성된 복수의 에어 갭(115)은 공기(Air)로 채워질 수 있다.
상기 복수의 에어 갭(115)은 예를 들어, 구 형태, 반구 형태, 다각 기둥 형태, 다각뿔 형태 등 다양한 형태를 가질 수 있다. 이러한 복수의 에어 갭(115)은 기판(110)에 형성된 복수의 패턴(105) 상에 형성될 수 있다.
도 6을 참조하면, 상기 제1 반도체층(120b) 및 상기 복수의 에어 갭(115) 상에는 제1 반도체층(120c)이 형성될 수 있다. 이때, 서로 다른 시간에 성장된 3개의 제1 반도체층(120a, 120b, 130c)은 하나의 제1 반도체층(120)을 이룬다.
상기 제1 반도체층(120)은 단층 구조 또는 다층 구조로 형성될 수 있으며, 단층인 경우 버퍼층으로 형성될 수 있고, 다층인 경우 하층에 버퍼층, 상층에 언도프트(undoped) 반도체층이 형성될 수 있다. 여기서, 상기 버퍼층 또는 언도프트 반도체층은 상기 기판(110)과 상기 발광 구조물(155) 사이의 격자 상수 차이에 의한 격자 부정합을 완화하고, 상기 발광 구조물(155)의 결정성을 향상시키는 역할을 수행한다.
상기 제1 반도체층(120) 상에 발광 구조물(155)이 형성될 수 있다. 즉, 상기 발광 구조물(155)은 상기 제1 반도체층(120) 상에 n형 반도체층(130), 활성층(140) 및 p형 반도체층(150)을 순차적으로 성장하여 형성된다.
상기 n형 반도체층(130)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 InAlGaN, GaN, AlGaN, AlInN, InGaN, AlN, InN 등에서 선택될 수 있으며, Si, Ge, Sn 등의 n형 도펀트가 도핑될 수 있다.
상기 활성층(140)은 단일 양자 우물 구조, 다중 양자 우물 구조(MQW: Multi Quantum Well), 양자점 구조 또는 양자선 구조 중 어느 하나로 형성될 수 있으나, 이에 한정되는 것은 아니다. 또한, 상기 활성층(140)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다.
상기 p형 반도체층(150)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 InAlGaN, GaN, AlGaN, InGaN, AlInN, AlN, InN 등에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다.
상기 발명 구조물(155) 상에 투명 전극층(160)이 형성될 수 있다. 상기 투명 전극층(160)은 예를 들어, 전자 빔(E-beam) 증착, 스퍼터링(Sputtering) 및 PECVD(Plasma Enhanced Chemical Vapor Deposition) 등과 같은 증착 공정에 의해 형성될 수 있으나, 이에 대해 한정하지는 않는다.
도 7을 참조하면, 상기 발광 구조물(155) 및 투명 전극층(160)의 일 부분을 식각하여 상기 n형 반도체층(130)의 일 상면을 노출한다. 그리고, 상기 노출된 n형 반도체층(130) 상에 제1 전극(180)을 형성하고, 상기 투명 전극층(160) 위에 제2 전극(170)을 형성함으로써, 실시 예에 따른 발광 소자(100)를 제조할 수 있다.
상술한 바와 같이, 본 발명의 실시 예에 따른 발광 소자(100)는 기판(110)에 형성된 복수의 패턴(105) 상에 복수의 에어 갭(115)을 형성하여 상기 기판(110)으로부터 발생된 전위들을 효과적으로 차단할 수 있다. 또한, 상기 PSS 기판 상에 형성된 복수의 에어 갭이 활성층으로부터 입사되는 광을 서로 다른 방향으로 반사하여 광 추출 효율을 향상시킬 수 있다.
도 8은 본 발명의 다른 실시 예에 따른 발광 소자의 단면도이다.
도 8을 참조하면, 상기 발광 소자(100)는 기판(110), 상기 기판(110) 상에 형성된 복수의 에어 갭(115), 상기 기판(110) 및 복수의 에어 갭(115) 상에 형성된 발광 구조물(155), 상기 발광 구조물(155) 상에 형성된 투명 전극층(150) 및 제1, 2 전극(170, 160)을 포함한다.
상기 발광 구조물(155)은 n형 반도체층(120), 활성층(130) 및 p형 반도체층(140)을 포함하며, 상기 n형 반도체층(120)과 상기 p형 반도체층(140)으로부터 제공되는 전자 및 정공이 상기 활성층(130)에서 재결합(recombination)됨으로써 빛을 생성할 수 있다.
도 1의 발광 소자와 달리, 상기 발광 소자(100)는 상기 기판(110) 및 복수의 에어 갭(115) 상에 n형 반도체층(120)이 형성될 수 있다. 즉, 도 1에 도시된 제1 반도체층(120)이 생략될 수 있다.
한편, 상기 복수의 에어 갭(115)은 도 2 내지 도 7의 제조 방법이 아닌 다른 제조 방법에 의해서도 구현될 수 있다. 즉, 서로 다른 압력 조건 및/또는 온도 조건 하에서, 반도체층의 성장 속도 차이를 이용하여 복수의 에어 갭(115)을 형성할 수 있다.
도 9는 실시 예에 따른 발광 소자를 포함하는 발광 소자 패키지의 단면도이다.
도 9를 참조하면, 발광 소자 패키지(900)는 패키지 몸체(30)와, 상기 패키지 몸체(30)에 설치된 제1 도전부재(31) 및 제2 도전부재(32)와, 상기 패키지 몸체(30)에 설치되어 상기 제1 도전부재(31) 및 제2 도전부재(32)와 전기적으로 연결되는 발광 소자(100)와, 상기 발광 소자(100)를 포위하는 몰딩 부재(40)를 포함한다.
상기 패키지 몸체(30)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있으며, 측면이 경사면으로 형성된 캐비티를 가질 수 있다.
상기 제1 도전부재(31) 및 상기 제2 도전부재(32)는 서로 전기적으로 분리되며, 상기 발광 소자(100)에 전원을 제공한다. 또한, 상기 제1 도전부재(31) 및 상기 제2 도전부재(32)는 상기 발광 소자(100)에서 발생한 빛을 반사시켜 광 효율을 증가시킬 수 있으며, 상기 발광 소자(100)에서 발생한 열을 외부로 배출시키는 역할을 할 수도 있다.
상기 발광 소자(100)는 상기 패키지 몸체(30) 상에 설치되거나 상기 제1 전극(31) 또는 상기 제2 전극(32) 상에 설치될 수 있다.
상기 발광 소자(100)는 상기 제1 도전부재(31) 및 상기 제2 도전부재(32)와 와이어 방식, 플립칩 방식 또는 다이 본딩 방식 중 어느 하나에 의해 전기적으로 연결될 수도 있다. 본 실시 예에서는, 상기 발광 소자(100)가 상기 제1 도전부재(31)와 상기 와이어(50)를 통해 전기적으로 연결되고 상기 제2 도전부재(32)와 직접 접촉하여 전기적으로 연결된 것이 예시되어 있다.
상기 몰딩 부재(40)는 상기 발광 소자(100)를 포위하여 상기 발광 소자(100)를 보호할 수 있다. 또한, 상기 몰딩 부재(40)에는 형광체가 포함되어 상기 발광 소자(100)에서 방출된 광의 파장을 변화시킬 수 있다.
본 발명의 실시 예에 따른 발광 소자 패키지는 복수 개가 기판상에 배열되며, 상기 발광 소자 패키지에서 방출되는 광의 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트, 형광 시트 등이 배치될 수 있다. 이러한 발광 소자 패키지, 기판, 광학 부재는 백라이트 유닛으로 기능을 하거나 조명 유닛으로 기능을 할 수 있으며, 예를 들어, 조명 시스템은 백라이트 유닛, 조명 유닛, 지시 장치, 램프, 가로등을 포함할 수 있다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
100: 발광 소자 110: 기판
115: 에어 갭 120: 제1 반도체층
130: n형 반도체층 140: 활성층
150: p형 반도체층 160: 투명 전극층
170: 제2 전극 180: 제1 전극
115: 에어 갭 120: 제1 반도체층
130: n형 반도체층 140: 활성층
150: p형 반도체층 160: 투명 전극층
170: 제2 전극 180: 제1 전극
Claims (13)
- 상면으로부터 아래로 형성된 복수의 패턴을 포함하는 기판;
상기 기판 위에 복수의 에어 갭을 포함하는 제1 반도체층;
상기 제1 반도체층 상에 n형 반도체층;
상기 n형 반도체층 상에 활성층; 및
상기 활성층 상에 p형 반도체층을 포함하는 발광 소자. - 상면에 음각 형태를 갖는 복수의 패턴을 포함하는 기판;
상기 기판 위에 복수의 에어 갭을 포함하는 n형 반도체층;
상기 n형 반도체층 상에 활성층; 및
상기 활성층 상에 p형 반도체층을 포함하는 발광 소자. - 제1항에 있어서,
상기 제1 반도체층은 버퍼층 및 언도프트 반도체층 중 적어도 하나의 층을 포함하는 발광 소자. - 제1항 또는 제2항에 있어서,
상기 p형 반도체층 상에 투명 전극층; 및
상기 n형 반도체층 상에 제1 전극과, 상기 투명 전극층 상에 제2 전극을 포함하는 발광 소자. - 제1항 또는 제2항에 있어서,
상기 복수의 에어 갭은 상기 복수의 패턴 상에 형성되는 발광 소자. - 제1항 또는 제2항에 있어서,
상기 복수의 에어 갭은 구, 반구, 다각 기둥, 다각 뿔 및 원뿔 형태 중 적어도 하나의 형태로 형성되는 발광 소자. - 제1항 또는 제2항에 있어서,
상기 복수의 패턴은 상기 기판 위에 일정한 간격 또는 랜덤한 간격으로 형성되는 발광 소자. - 제1항 또는 제2항에 있어서,
상기 복수의 패턴은 삼각형 형상, 다각 형상 또는 스트라이프(stripe) 형상으로 형성되는 발광 소자. - 기판 위에 음각 형태를 갖는 복수의 패턴을 형성하는 단계;
상기 기판 위에 제1 반도체층을 형성하는 단계;
상기 기판과 상기 제1 반도체층 사이에 복수의 에어 갭을 형성하는 단계; 및
상기 제1 반도체층 상에 n형 반도체층, 활성층, p형 반도체층이 순차적으로 적층된 발광 구조물을 형성하는 단계를 포함하는 발광소자 제조방법. - 제9항에 있어서, 상기 복수의 에어 갭을 형성하는 단계는,
상기 기판 위의 제1 높이까지 제1 반도체층을 성장하는 단계;
상기 복수의 패턴 상에 복수의 구 패턴을 형성하는 단계;
상기 제1 반도체층 및 상기 복수의 구 패턴 위의 제2 높이까지 상기 제1 반도체층을 형성하는 단계;
상기 복수의 구 패턴을 에칭하여 복수의 에어 갭을 형성하는 단계; 및
상기 제1 반도체층 및 상기 복수의 에어 갭 위의 제3 높이까지 상기 제1 반도체층을 형성하는 단계를 포함하는 발광소자 제조방법. - 제10항에 있어서,
상기 복수의 구 패턴은 Si02, SiOx, SiN, SiNx, SiOxNy, GaO, ZnO, ITO 및 W 중 적어도 하나로 형성되는 발광소자 제조방법. - 제10항에 있어서,
상기 복수의 구 패턴은 포토리소그래피(Photolithography) 공정, 전자 빔 리소그래피(E-beam Lithography), 레이저 홀로그램(Laser Hologram), 딥 유브이 스탭퍼(Deep UV Stepper) 중 적어도 하나의 리소그래피(Lithography) 공정, PECVE(Plasma Enhanced Chemical Vapor Deposition) 공정 또는 스퍼터링 공정에 의해 형성되는 발광소자 제조방법. - 제9항에 있어서,
상기 복수의 에어 갭은 서로 다른 압력 조건 및/또는 온도 조건하에서 상기 제1 반도체층의 성장 속도 차이에 의해 형성되는 발광소자 제조방법.
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| CN104241476A (zh) * | 2013-06-14 | 2014-12-24 | 晶元光电股份有限公司 | 发光装置及其制造方法 |
-
2011
- 2011-06-28 KR KR1020110062686A patent/KR20130006972A/ko not_active Application Discontinuation
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