KR20120100057A - 발광 소자 및 발광 소자 제조방법 - Google Patents

발광 소자 및 발광 소자 제조방법 Download PDF

Info

Publication number
KR20120100057A
KR20120100057A KR1020110018687A KR20110018687A KR20120100057A KR 20120100057 A KR20120100057 A KR 20120100057A KR 1020110018687 A KR1020110018687 A KR 1020110018687A KR 20110018687 A KR20110018687 A KR 20110018687A KR 20120100057 A KR20120100057 A KR 20120100057A
Authority
KR
South Korea
Prior art keywords
semiconductor layer
light emitting
layer
emitting device
crystal defect
Prior art date
Application number
KR1020110018687A
Other languages
English (en)
Inventor
이상현
Original Assignee
엘지이노텍 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지이노텍 주식회사 filed Critical 엘지이노텍 주식회사
Priority to KR1020110018687A priority Critical patent/KR20120100057A/ko
Publication of KR20120100057A publication Critical patent/KR20120100057A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0066—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
    • H01L33/007—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/16—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular crystal structure or orientation, e.g. polycrystalline, amorphous or porous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
    • H01L33/32—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table containing nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Led Devices (AREA)

Abstract

실시 예에 따른 발광 소자는, 기판 위에 결정결함 억제층을 포함하는 제1 반도체층; 상기 제1 반도체층 위에 배치된 제2 반도체층; 상기 제2 반도체층 위에 배치된 활성층; 상기 활성층 위에 배치된 제3 반도체층; 을 포함한다.

Description

발광 소자 및 발광 소자 제조방법{LIGHT EMITTING DEVICE AND METHOD FOR FABRICATING LIGHT EMITTING DEVICE}
실시 예는 발광 소자 및 발광 소자 제조방법에 관한 것이다.
발광 소자로서 발광 다이오드(LED: Light Emitting Diode)가 많이 사용되고 있다. 발광 다이오드는 화합물 반도체의 특성을 이용해 전기 신호를 적외선 또는 가시광선과 같은 빛의 형태로 변환한다.
최근, 발광 다이오드의 광 효율이 증가됨에 따라 디스플레이 기기, 조명기기를 비롯한 다양한 전자 전기 장치에 사용되고 있다.
실시 예는 새로운 구조를 갖는 발광 소자 및 발광 소자 제조방법을 제공한다.
실시 예는 결정 결함을 감소시키고 휘도를 향상시킬 수 있으며, ESD 특성을 개선할 수 있는 발광 소자 및 발광 소자 제조방법을 제공한다.
실시 예에 따른 발광 소자는, 기판 위에 결정결함 억제층을 포함하는 제1 반도체층; 상기 제1 반도체층 위에 배치된 제2 반도체층; 상기 제2 반도체층 위에 배치된 활성층; 상기 활성층 위에 배치된 제3 반도체층; 을 포함한다.
실시 예에 따른 발광 소자 제조방법은, 기판 위에 제1 피트를 포함하는 제1 반도체층을 형성하는 단계; 상기 제1 피트를 포함하는 제1 반도체층 위에 결정결함 억제층을 형성하는 단계; 상기 제1 피트에 대응하는 위치에 상기 결정결함 억제층이 존재하도록 식각공정을 수행하는 단계; 상기 결정결함 억제층 및 상기 제1 반도체층 위에 제2 반도체층을 형성하는 단계; 상기 제2 반도체층 위에 활성층을 형성하는 단계; 상기 활성층 위에 제3 반도체층을 형성하는 단계; 를 포함한다.
실시 예는 새로운 구조를 갖는 발광 소자 및 발광 소자 제조방법을 제공할 수 있다.
실시 예는 결정 결함을 감소시키고 휘도를 향상시킬 수 있으며, ESD 특성을 개선할 수 있는 발광 소자 및 발광 소자 제조방법을 제공할 수 있다.
도 1은 실시 예에 따른 발광 소자를 나타낸 도면이다.
도 2 내지 도 7은 도 1의 발광 소자 제조방법을 설명하는 도면이다.
도 8은 다른 실시 예에 따른 발광 소자를 나타낸 도면이다.
도 9 내지 도 13은 도 8의 발광 소자 제조방법을 설명하는 도면이다.
도 14는 실시 예들에 따른 발광 소자가 적용된 발광 소자 패키지를 설명하는 도면이다.
도 15는 실시 예들에 따른 발광 소자가 적용된 조명 장치를 설명하는 도면이다.
실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "하/아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "하/아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 하/아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
이하, 첨부된 도면을 참조하여 실시 예들에 따른 발광 소자, 발광 소자 패키지 및 발광 소자 제조방법에 대해 상세히 설명하도록 한다.
도 1은 실시 예에 따른 발광 소자를 나타낸 도면이다.
실시 예에 따른 발광 소자는, 도 1에 도시된 바와 같이, 기판(10), 제1 반도체층(11), 제2 반도체층(14), 활성층(15), 제3 반도체층(16)을 포함한다. 상기 제2 반도체층(14) 위에 제1 전극(17)이 배치될 수 있으며, 상기 제3 반도체층(16) 위에 제2 전극(18)이 배치될 수 있다.
상기 기판(10)은 예를 들어, 사파이어 기판(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge 중 적어도 하나로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 제1 반도체층(11)과 상기 기판(10) 사이에는 버퍼층이 더 배치될 수 있다.
상기 제2 반도체층(14), 상기 활성층(15), 상기 제3 반도체층(16)이 적층된 구조물을 발광구조물로 정의할 수 있다. 예로써, 상기 제2 반도체층(14)이 제1 도전형 도펀트로서 n형 도펀트가 첨가된 n형 반도체층으로 형성되고, 상기 제3 반도체층(16)이 제2 도전형 도펀트로서 p형 도펀트가 첨가된 p형 반도체층으로 형성될 수 있다. 또한 상기 제2 반도체층(14)이 p형 반도체층으로 형성되고, 상기 제3 반도체층(16)이 n형 반도체층으로 형성될 수 있다.
상기 제2 반도체층(14)은 예를 들어, n형 반도체층을 포함할 수 있다. 상기 제2 반도체층(14)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 InAlGaN, GaN, AlGaN, AlInN, InGaN, AlN, InN 등에서 선택될 수 있으며, Si, Ge, Sn 등의 n형 도펀트가 도핑될 수 있다.
상기 활성층(15)은 상기 제2 반도체층(14)을 통해서 주입되는 전자(또는 정공)와 상기 제3 반도체층(16)을 통해서 주입되는 정공(또는 전자)이 서로 만나서, 상기 활성층(15)의 형성 물질에 따른 에너지 밴드(Energy Band)의 밴드갭(Band Gap) 차이에 의해서 빛을 방출하는 층이다. 상기 활성층(15)은 단일 양자 우물 구조, 다중 양자 우물 구조(MQW : Multi Quantum Well), 양자점 구조 또는 양자선 구조 중 어느 하나로 형성될 수 있으나, 이에 한정되는 것은 아니다.
상기 활성층(15)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 활성층(15)이 상기 다중 양자 우물 구조로 형성된 경우, 상기 활성층(15)은 복수의 우물층과 복수의 장벽층이 적층되어 형성될 수 있으며, 예를 들어, InGaN 우물층/GaN 장벽층의 주기로 형성될 수 있다.
상기 제3 반도체층(16)은 예를 들어, p형 반도체층으로 구현될 수 있다. 상기 제3 반도체층(16)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 InAlGaN, GaN, AlGaN, InGaN, AlInN, AlN, InN 등에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다.
한편, 상기 제2 반도체층(14)이 p형 반도체층을 포함하고 상기 제3 반도체층(16)이 n형 반도체층을 포함할 수도 있다. 또한, 상기 제3 반도체층(16) 위에는 n형 또는 p형 반도체층을 포함하는 반도체층이 더 형성될 수도 있으며, 이에 따라, 상기 발광 구조층은 np, pn, npn, pnp 접합 구조 중 적어도 어느 하나를 가질 수 있다. 또한, 상기 제2 반도체층(14) 및 상기 제3 반도체층(16) 내의 불순물의 도핑 농도는 균일 또는 불균일하게 형성될 수 있다. 즉, 상기 발광 구조층의 구조는 다양하게 형성될 수 있으며, 이에 대해 한정하지는 않는다.
또한, 상기 제2 반도체층(14)과 상기 활성층(15) 사이에는 제1 도전형 InGaN/GaN 슈퍼래티스 구조 또는 InGaN/InGaN 슈퍼래티스 구조가 형성될 수도 있다. 또한, 상기 제3 반도체층(16)과 상기 활성층(15) 사이에는 제2 도전형의 AlGaN층이 형성될 수도 있다.
일반적으로 질화물 발광 소자는 성장 기판으로서 이종 기판을 사용하는데, 격자 부정합으로 인하여 상기 발광구조물 성장 시에 결정 결함이 발생될 수 있다. 예컨대 상기 발광구조물에 관통 전위(threading dislocation)가 포함될 수 있다. 관통 전위는 상기 기판(10)으로부터 상기 발광구조물의 최상층까지 이어질 수 있는 결정 결함이다. 이러한 관통 전위에 상기 활성층(15)에서 발광된 빛이 트랩될 수 있으며, 이로부터 열이 발생되는 것으로 알려져 있다. 이에 따라 관통 전위는 발광 소자의 광추출 효율을 떨어뜨리게 되는 요인으로 작용된다. 또한 이러한 관통 전위는 ESD 특성을 열화시키는 단점이 있다.
본 발명에서는 이러한 전위(12)가 발광구조물 성장에 부정적인 영향을 미치는 것을 방지하고 발광 소자의 휘도를 향상시킬 수 있는 방안을 제시한다. 이를 구현하기 위한 하나의 방안으로서, 실시 예에 따른 발광 소자는 상기 제1 반도체층(11)에 결정결함 억제층(13)이 포함될 수 있다. 상기 결정결함 억제층(13)은 필러(pillar) 형상을 포함할 수 있다. 상기 결정결함 억제층(13)은 상기 전위(12)가 발생된 영역에 예로서 역 육각뿔 형상으로 포함될 수 있으며, 이에 따라 상기 전위(12)가 상부 발광구조물로 전파되는 것을 방지할 수 있게 된다.
상기 결정결함 억제층(13)은 산화물 또는 질화물로 형성될 수 있다. 예로서, 상기 결정결함 억제층(13)은 SiO2, SiNx, ZnO 등에서 선택된 물질로 형성될 수 있다. 또한 하나의 예로서 상기 결정결함 억제층(13)은 200~500nm의 두께로 형성될 수 있다. 상기 결정결함 억제층(13)의 형성 방법에 대해서는 실시 예에 따른 발광 소자 제조방법을 설명하면서 상세히 설명하기로 한다.
실시 예에 따른 발광 소자에 의하면 상기 결정결함 억제층(13)에 의하여 상기 전위(12)가 상기 발광구조물에 전파되는 것을 차단할 수 있게 된다. 이에 따라 상기 결정결함 억제층(13)을 포함하는 상기 제1 반도체층(11) 위에 양질의 상기 제2 반도체층(14)이 성장될 수 있게 된다. 이에 따라 실시 예에 따른 발광 소자는 광추출 효율이 더욱 향상될 수 있게 되며, ESD 특성을 개선할 수 있게 된다. 상기 결정결함 억제층(13)은 상기 제2 반도체층(14)과 접할 수 있다. 상기 제2 반도체층(14)이 질화물 반도체층으로 형성되는 경우에 상기 제1 반도체층(11)은 질화물 반도체층으로 형성될 수 있다. 상기 제2 반도체층(14)이 n형 질화물 반도체층으로 형성되는 경우에 상기 제1 반도체층(11)은 n형 질화물 반도체층으로 형성될 수 있다.
상기 제2 반도체층(14) 위에 제1 전극(17)이 배치될 수 있으며, 상기 제3 반도체층(16) 위에 제2 전극(18)이 배치될 수 있다. 상기 제3 반도체층(16)과 상기 제2 전극(18) 사이에 투과성 전극이 더 배치될 수 있다. 상기 투과성 전극은 ITO, IZO(In-ZnO), GZO(Ga-ZnO), AZO(Al-ZnO), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 적어도 하나를 포함할 수 있으며, 이러한 재료로 한정하지는 않는다.
또한, 여기서는 상기 제2 반도체층(14) 위에 제1 전극(17)이 배치되고 상기 제3 반도체층(16) 위에 제2 전극(18)이 배치된 수평형 발광 소자를 기준으로 설명하였으나, 실시 예에 따른 발광 소자는 수직형 발광 소자로 구현될 수도 있다. 즉, 제1 전극이 상기 제2 반도체층(14)의 아래에 배치될 수도 있다. 수직형 발광 소자로 구현되는 경우, 상기 기판(10)은 제거될 수 있으며, 상기 제2 반도체층(14) 아래에 제1 전극 및 전도성 지지부재가 배치될 수 있다.
그러면 도 2 내지 도 7을 참조하여 실시 예에 따른 발광 소자 제조방법을 설명하기로 한다.
실시 예에 따른 발광 소자 제조방법에 의하면, 도 2에 도시된 바와 같이, 기판(10) 위에 제1 반도체층(11)을 형성한다. 상기 기판(10)은 예를 들어, 사파이어 기판(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge 중 적어도 하나로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 제1 반도체층(11)과 상기 기판(10) 사이에는 버퍼층이 더 형성될 수 있다.
상기 제1 반도체층(11)은 예로서 질화물 반도체층으로 형성될 수 있다. 상기 제1 반도체층(11)은 예로서 GaN층이 성장될 수 있으며 MOCVD 등의 방법으로 1~3㎛ 의 두께로 성장될 수 있다. 이때, 상기 제1 반도체층(11)에 전위(12)가 형성될 수 있다.
이어서 상기 제1 반도체층(11)에 대한 식각을 수행하면 도 3 및 도 4에 도시된 바와 같이 상기 전위(12)를 중심으로 하여 상기 제1 반도체층(11)에 제1 피트, 예로서 V 피트(12a)가 형성될 수 있다. 도 4는 상기 V 피트(12a)가 형성된 제1 반도체층(11)의 표면을 나타낸 것이다. 상기 V 피트(12a)는 그 단면이 V 형상이며 그 폭은 100~300nm 크기로 형성될 수 있다. 상기 V 피트(12a)는 공간적으로 역 육각뿔 형상으로 표현될 수 있다. 상기 식각은 예로서 습식 식각으로 처리될 수 있다.
다음으로, 도 5에 도시된 바와 같이, 상기 V 피트(12a)를 포함하는 상기 제1 반도체층(11) 위에 결정결함 억제층(13a)을 형성한다. 상기 결정결함 억제층(13a)은 산화물 또는 질화물로 형성될 수 있다. 예로서, 상기 결정결함 억제층(13a)은 SiO2, SiNx, ZnO 등에서 선택된 물질로 형성될 수 있다.
이어서, 도 6에 도시된 바와 같이, 상기 결정결함 억제층(13a)에 대한 식각을 수행하여 상기 V 피트(12a) 내부에만 결정결함 억제층(13)이 존재하도록 한다. 이에 따라 상기 결정결함 억제층(13)은 필러(pillar) 형상, 예로서 역 육각뿔 형상으로 구현될 수 있다.
상기 식각은 건식 식각 또는 습식 식각으로 처리될 수 있다. 예로서, 상기 건식 식각은 ICP(Inductively Coupled Plasma), RIE(Reactive Ion Etching), CCP(Capacitively Coupled Plasma), ECR(Electron Cyclotron Resonance) 등에서 선택된 방식으로 수행될 수 있다. 또한 습식 식각은 HF 계열(BOE 등)과 인산 등의 식각액을 이용하여 수행될 수 있다.
이후, 도 7에 도시된 바와 같이, 상기 결정결함 억제층(13) 및 상기 제1 반도체층(11) 위에 제2 반도체층(14)을 성장시키고, 그 위에 상기 활성층(15)과 상기 제3 반도체층(16)을 성장시킨다.
상기 제2 반도체층(14)은 상기 제1 반도체층(11) 위에서 선택적 에피텍셜 그로스(ELOG)와 같이 성장되며, 상기 기판(10)에서 진행된 전위(12)는 상기 결정결함 억제층(13)에 의하여 차단되므로, 상기 제2 반도체층(14)은 양질의 결정 특성을 확보할 수 있게 된다.
상기 제2 반도체층(14), 상기 활성층(15), 상기 제3 반도체층(16)은 발광구조물로 정의될 수 있다. 예로써, 상기 제2 반도체층(14)이 n형 반도체층으로 형성되고, 상기 제3 반도체층(16)이 p형 반도체층으로 형성될 수 있다. 또한 상기 제2 반도체층(14)이 p형 반도체층으로 형성되고, 상기 제3 반도체층(16)이 n형 반도체층으로 형성될 수 있다.
상기 제2 반도체층(14)의 일부는 메사 에칭을 통하여 노출될 수 있으며, 그 노출된 영역에 상기 제1 전극(17)이 형성되고, 상기 제3 반도체층(16) 위에 상기 제2 전극(18)이 형성될 수 있다.
또한, 상기 제3 도전형 반도체층(16)과 상기 제2 전극(18) 사이에 투과성 전극이 더 형성될 수 있다. 상기 투과성 전극은 ITO, IZO(In-ZnO), GZO(Ga-ZnO), AZO(Al-ZnO), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 적어도 하나를 포함할 수 있으며, 이러한 재료로 한정하지는 않는다.
실시 예에 따른 발광 소자에 의하면 상기 결정결함 억제층(13)에 의하여 상기 전위(12)가 상기 발광구조물에 전파되는 것을 차단할 수 있게 된다. 이에 따라 상기 결정결함 억제층(13)을 포함하는 상기 제1 반도체층(11) 위에 양질의 발광구조물이 성장될 수 있게 된다. 이에 따라 실시 예에 따른 발광 소자는 광추출 효율이 더욱 향상될 수 있게 되며, ESD 특성을 개선할 수 있게 된다.
도 8은 다른 실시 예에 따른 발광 소자를 나타낸 도면이다.
실시 예에 따른 발광 소자는, 도 8에 도시된 바와 같이, 기판(20), 제1 반도체층(21), 제2 반도체층(24), 활성층(25), 제3 반도체층(26)을 포함한다. 상기 제2 반도체층(24) 위에 제1 전극(27)이 배치될 수 있으며, 상기 제3 반도체층(26) 위에 제2 전극(28)이 배치될 수 있다.
상기 기판(20)은 예를 들어, 사파이어 기판(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge 중 적어도 하나로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 제1 반도체층(21)과 상기 기판(20) 사이에는 버퍼층이 더 배치될 수 있다.
상기 제2 반도체층(24), 상기 활성층(25), 상기 제3 반도체층(26)이 적층된 구조물을 발광구조물로 정의할 수 있다. 예로써, 상기 제2 반도체층(24)이 제1 도전형 도펀트로서 n형 도펀트가 첨가된 n형 반도체층으로 형성되고, 상기 제3 반도체층(26)이 제2 도전형 도펀트로서 p형 도펀트가 첨가된 p형 반도체층으로 형성될 수 있다. 또한 상기 제2 반도체층(24)이 p형 반도체층으로 형성되고, 상기 제3 반도체층(26)이 n형 반도체층으로 형성될 수 있다.
상기 제2 반도체층(24)은 예를 들어, n형 반도체층을 포함할 수 있다. 상기 제2 반도체층(24)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 InAlGaN, GaN, AlGaN, AlInN, InGaN, AlN, InN 등에서 선택될 수 있으며, Si, Ge, Sn 등의 n형 도펀트가 도핑될 수 있다.
상기 활성층(25)은 상기 제2 반도체층(24)을 통해서 주입되는 전자(또는 정공)와 상기 제3 반도체층(26)을 통해서 주입되는 정공(또는 전자)이 서로 만나서, 상기 활성층(25)의 형성 물질에 따른 에너지 밴드(Energy Band)의 밴드갭(Band Gap) 차이에 의해서 빛을 방출하는 층이다. 상기 활성층(25)은 단일 양자 우물 구조, 다중 양자 우물 구조(MQW : Multi Quantum Well), 양자점 구조 또는 양자선 구조 중 어느 하나로 형성될 수 있으나, 이에 한정되는 것은 아니다.
상기 활성층(25)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 활성층(25)이 상기 다중 양자 우물 구조로 형성된 경우, 상기 활성층(25)은 복수의 우물층과 복수의 장벽층이 적층되어 형성될 수 있으며, 예를 들어, InGaN 우물층/GaN 장벽층의 주기로 형성될 수 있다.
상기 제3 반도체층(26)은 예를 들어, p형 반도체층으로 구현될 수 있다. 상기 제3 반도체층(26)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 InAlGaN, GaN, AlGaN, InGaN, AlInN, AlN, InN 등에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다.
한편, 상기 제2 반도체층(24)이 p형 반도체층을 포함하고 상기 제3 반도체층(26)이 n형 반도체층을 포함할 수도 있다. 또한, 상기 제3 반도체층(26) 위에는 n형 또는 p형 반도체층을 포함하는 반도체층이 더 형성될 수도 있으며, 이에 따라, 상기 발광 구조층은 np, pn, npn, pnp 접합 구조 중 적어도 어느 하나를 가질 수 있다. 또한, 상기 제2 반도체층(24) 및 상기 제3 반도체층(26) 내의 불순물의 도핑 농도는 균일 또는 불균일하게 형성될 수 있다. 즉, 상기 발광 구조층의 구조는 다양하게 형성될 수 있으며, 이에 대해 한정하지는 않는다.
또한, 상기 제2 반도체층(24)과 상기 활성층(25) 사이에는 제1 도전형 InGaN/GaN 슈퍼래티스 구조 또는 InGaN/InGaN 슈퍼래티스 구조가 형성될 수도 있다. 또한, 상기 제3 반도체층(26)과 상기 활성층(25) 사이에는 제2 도전형의 AlGaN층이 형성될 수도 있다.
일반적으로 질화물 발광 소자는 성장 기판으로서 이종 기판을 사용하는데, 격자 부정합으로 인하여 상기 발광구조물 성장 시에 결정 결함이 발생될 수 있다. 예컨대 상기 발광구조물에 관통 전위(threading dislocation)가 포함될 수 있다. 관통 전위는 상기 기판(20)으로부터 상기 발광구조물의 최상층까지 이어질 수 있는 결정 결함이다. 이러한 관통 전위에 상기 활성층(25)에서 발광된 빛이 트랩될 수 있으며, 이로부터 열이 발생되는 것으로 알려져 있다. 이에 따라 관통 전위는 발광 소자의 광추출 효율을 떨어뜨리게 되는 요인으로 작용된다. 또한 이러한 관통 전위는 ESD 특성을 열화시키는 단점이 있다.
본 발명에서는 이러한 전위(22)가 발광구조물 성장에 부정적인 영향을 미치는 것을 방지하고 발광 소자의 휘도를 향상시킬 수 있는 방안을 제시한다. 이를 구현하기 위한 하나의 방안으로서, 실시 예에 따른 발광 소자는 상기 제1 반도체층(21)에 필러(pillar) 형상, 예컨대 결정결함 억제 기둥(23)이 포함될 수 있다. 상기 결정결함 억제 기둥(23)은 상기 전위(22)가 발생된 영역에 포함될 수 있으며, 이에 따라 상기 전위(22)가 상부 발광구조물로 전파되는 것을 방지할 수 있게 된다. 예컨대 상기 결정결함 억제 기둥(23)은 하부가 역 육각뿔 형상으로 구현될 수 있다.
상기 결정결함 억제 기둥(23)은 질화물로 형성될 수 있다. 예로서, 상기 결정결함 억제 기둥(23)은 AlN, SiNx, MgN 등에서 선택된 물질로 형성될 수 있다. 또한 하나의 예로서 상기 결정결함 억제 기둥(23)은 10~1000Å의 두께로 형성될 수 있다. 상기 결정결함 억제 기둥(23)의 형성 방법에 대해서는 실시 예에 따른 발광 소자 제조방법을 설명하면서 상세히 설명하기로 한다.
실시 예에 따른 발광 소자에 의하면 상기 결정결함 억제 기둥(23)에 의하여 상기 전위(22)가 상기 발광구조물에 전파되는 것을 차단할 수 있게 된다. 이에 따라 상기 결정결함 억제 기둥(23)을 포함하는 상기 제1 반도체층(21) 위에 양질의 상기 제2 반도체층(24)이 성장될 수 있게 된다. 이에 따라 실시 예에 따른 발광 소자는 광추출 효율이 더욱 향상될 수 있게 되며, ESD 특성을 개선할 수 있게 된다. 상기 제2 반도체층(24)이 질화물 반도체층으로 형성되는 경우에 상기 제1 반도체층(21)은 질화물 반도체층으로 형성될 수 있다.
상기 제2 반도체층(24) 위에 제1 전극(27)이 배치될 수 있으며, 상기 제3 반도체층(26) 위에 제2 전극(28)이 배치될 수 있다. 상기 제3 반도체층(26)과 상기 제2 전극(28) 사이에 투과성 전극이 더 배치될 수 있다. 상기 투과성 전극은 ITO, IZO(In-ZnO), GZO(Ga-ZnO), AZO(Al-ZnO), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 적어도 하나를 포함할 수 있으며, 이러한 재료로 한정하지는 않는다.
또한, 여기서는 상기 제2 반도체층(24) 위에 제1 전극(27)이 배치되고 상기 제3 반도체층(26) 위에 제2 전극(28)이 배치된 수평형 발광 소자를 기준으로 설명하였으나, 실시 예에 따른 발광 소자는 수직형 발광 소자로 구현될 수도 있다. 즉, 제1 전극이 상기 제2 반도체층(24)의 아래에 배치될 수도 있다.
그러면 도 9 내지 도 13을 참조하여 실시 예에 따른 발광 소자 제조방법을 설명하기로 한다.
실시 예에 따른 발광 소자 제조방법에 의하면, 도 9에 도시된 바와 같이, 기판(20) 위에 제1 반도체층(21)을 형성한다. 상기 기판(20)은 예를 들어, 사파이어 기판(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge 중 적어도 하나로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 제1 반도체층(21)과 상기 기판(20) 사이에는 버퍼층이 더 형성될 수 있다.
상기 제1 반도체층(21)은 예로서 질화물 반도체층으로 형성될 수 있다. 상기 제1 반도체층(21)은 예로서 GaN층이 성장될 수 있으며 MOCVD 등의 방법으로 제1 온도에서 3㎛ 의 두께로 성장될 수 있다. 예로서, 상기 제1 온도는 1000~1100℃일 수 있다. 이때, 상기 제1 반도체층(21)에 전위(22)가 형성될 수 있다.
이어서 상기 제1 온도에 비하여 낮은 제2 온도에서 상기 제1 반도체층(21)을 성장시킴으로써 도 9에 도시된 바와 같은 제1 피트, 예컨대 V 피트(22a)를 형성하며 상기 제1 반도체층(21)이 성장된다. 상기 제2 온도는 대략 상기 제1 온도에 비하여 200~300℃ 낮은 온도, 예컨대 700~900℃ 일 수 있다. 이때, 도 9에 도시된 바와 같이, 상기 전위(22)를 중심으로 하여 상기 제1 반도체층(21)에 V 피트(22a)가 형성된다.
다음으로, 도 10에 도시된 바와 같이, 상기 V 피트(22a)를 포함하는 상기 제1 반도체층(21) 위에 질화물층(23a)을 형성한다. 예로서, 상기 질화물층(23a)은 AlN, SiNx, MgN 등에서 선택된 물질로 형성될 수 있다.
이어서, 도 11에 도시된 바와 같이, 상기 질화물층(23a)에 대한 열처리를 수행하여 상기 V 피트(22a)가 형성된 영역에 결정결함 억제 기둥(23)이 존재하도록 한다. 예로서, 상기 열처리는 대략 1000~1100℃ 사이에서 수행될 수 있다. 이에 따라 상기 결정결함 억제 기둥(23)은 하부가 역 육각뿔 형상으로 구현될 수 있다. 예로서 상기 질화물층(23a)으로 AlN이 적용되는 경우에 상기 결정결함 억제 기둥(23)은 Al을 포함하는 필라(pillar)로 형성될 수 있다. 도 12는 상기 V 피트(22a) 영역에 상기 결정결함 억제 기둥(23)이 형성된 제1 반도체층(21)의 표면을 나타낸 것이다. 상기 V 피트(22a)는 그 단면이 V 형상이며, 공간적으로는 역 육각뿔 형상으로 표현될 수 있다.
이후, 도 13에 도시된 바와 같이, 상기 결정결함 억제 기둥(23) 및 상기 제1 반도체층(21) 위에 제2 반도체층(24)을 성장시키고, 그 위에 상기 활성층(25)과 상기 제3 반도체층(26)을 성장시킨다.
상기 제2 반도체층(24)은 상기 제1 반도체층(21) 위에서 선택적 에피텍셜 그로스(ELOG)와 같이 성장되며, 상기 기판(20)에서 진행된 전위(22)는 상기 결정결함 억제 기둥(23)에 의하여 차단되므로, 상기 제2 반도체층(24)은 양질의 결정 특성을 확보할 수 있게 된다.
상기 제2 반도체층(24), 상기 활성층(25), 상기 제3 반도체층(26)은 발광구조물로 정의될 수 있다. 예로써, 상기 제2 반도체층(24)이 n형 반도체층으로 형성되고, 상기 제3 반도체층(26)이 p형 반도체층으로 형성될 수 있다. 또한 상기 제2 반도체층(24)이 p형 반도체층으로 형성되고, 상기 제3 반도체층(26)이 n형 반도체층으로 형성될 수 있다.
상기 제2 반도체층(24)의 일부는 메사 에칭을 통하여 노출될 수 있으며, 그 노출된 영역에 상기 제1 전극(27)이 형성되고, 상기 제3 반도체층(26) 위에 상기 제2 전극(28)이 형성될 수 있다.
또한, 상기 제3 도전형 반도체층(26)과 상기 제2 전극(28) 사이에 투과성 전극이 더 형성될 수 있다. 상기 투과성 전극은 ITO, IZO(In-ZnO), GZO(Ga-ZnO), AZO(Al-ZnO), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 적어도 하나를 포함할 수 있으며, 이러한 재료로 한정하지는 않는다.
실시 예에 따른 발광 소자에 의하면 상기 결정결함 억제 기둥(23)에 의하여 상기 전위(22)가 상기 발광구조물에 전파되는 것을 차단할 수 있게 된다. 이에 따라 상기 결정결함 억제 기둥(23)을 포함하는 상기 제1 반도체층(21) 위에 양질의 발광구조물이 성장될 수 있게 된다. 이에 따라 실시 예에 따른 발광 소자는 광추출 효율이 더욱 향상될 수 있게 되며, ESD 특성을 개선할 수 있게 된다.
도 14는 실시 예들에 따른 발광 소자가 적용된 발광 소자 패키지를 설명하는 도면이다.
도 14를 참조하면, 실시 예에 따른 발광 소자 패키지는 몸체부(200)와, 상기 몸체부(200)에 배치된 제1 전극층(210) 및 제2 전극층(220)과, 상기 몸체부(200)에 배치되어 상기 제1 전극층(210) 및 제2 전극층(220)과 전기적으로 연결되는 발광 소자(100)와, 상기 발광 소자(100)를 포위하는 몰딩부재(400)가 포함된다.
상기 몸체부(200)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있으며, 상기 발광 소자(100)의 주위에 경사면이 형성될 수 있다.
상기 제1 전극층(210) 및 제2 전극층(220)은 서로 전기적으로 분리되며, 상기 발광 소자(100)에 전원을 제공하는 역할을 한다. 또한, 상기 제1 전극층(210) 및 제2 전극층(220)은 상기 발광 소자(100)에서 발생된 빛을 반사시켜 광 효율을 증가시키는 역할을 할 수 있으며, 상기 발광 소자(100)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다.
상기 발광 소자(100)는 앞에서 설명된 실시 예에 따른 발광 소자들이 적용될 수 있으며, 상기 발광 소자(100)는 상기 몸체부(200) 위에 설치되거나 상기 제1 전극층(210) 또는 제2 전극층(220) 위에 설치될 수 있다.
상기 발광 소자(100)는 와이어(300)를 통해 상기 제1 전극층(210) 및/또는 제2 전극층(220)과 전기적으로 연결될 수 있으며, 실시 예에서는 수직형 타입의 발광 소자(100)가 예시되어 있기 때문에, 하나의 와이어(300)가 사용된 것이 예시되어 있다. 다른 예로서, 상기 발광 소자(100)가 수평형 타입의 발광 소자인 경우 두개의 와이어(300)가 사용될 수 있으며, 상기 발광 소자(100)가 플립칩 방식의 발광 소자의 경우 와이어(300)가 사용되지 않을 수도 있다.
상기 몰딩부재(400)는 상기 발광 소자(100)를 포위하여 상기 발광 소자(100)를 보호할 수 있다. 또한, 상기 몰딩부재(400)에는 형광체가 포함되어 상기 발광 소자(100)에서 방출된 광의 파장을 변화시킬 수 있다.
도 15는 실시 예들에 따른 발광 소자가 적용된 조명 장치를 설명하는 도면이다. 다만, 도 15의 조명 유닛(1200)은 조명 시스템의 한 예이며, 이에 대해 한정하지는 않는다.
도 15를 참조하면, 상기 조명 유닛(1200)은 케이스 몸체(1210)와, 상기 케이스 몸체(1210)에 설치된 발광 모듈(1230)과, 상기 케이스 몸체(1210)에 설치되며 외부 전원으로부터 전원을 제공받는 연결 단자(1220)를 포함할 수 있다.
상기 케이스 몸체(1210)는 방열 특성이 양호한 재질로 형성되는 것이 바람직하며, 예를 들어 금속 재질 또는 수지 재질로 형성될 수 있다.
상기 발광 모듈(1230)은 기판(1233)과, 상기 기판(1233)에 탑재되는 적어도 하나의 실시 예에 따른 발광 소자(1231)를 포함할 수 있다.
상기 기판(1233)은 절연체에 회로 패턴이 인쇄된 것일 수 있으며, 예를 들어, 일반 인쇄회로기판(PCB: Printed Circuit Board), 메탈 코아(Metal Core) PCB, 연성(Flexible) PCB, 세라믹 PCB 등을 포함할 수 있다.
또한, 상기 기판(1233)은 빛을 효율적으로 반사하는 재질로 형성되거나, 표면이 빛이 효율적으로 반사되는 컬러, 예를 들어 백색, 은색 등으로 형성될 수 있다.
상기 기판(1233) 상에는 상기 적어도 하나의 실시 예에 따른 발광 소자(1231)가 탑재될 수 있다. 상기 발광 소자(1231)는 각각 적어도 하나의 발광 다이오드(LED: Light Emitting Diode)를 포함할 수 있다. 상기 발광 다이오드는 적색, 녹색, 청색 또는 백색의 유색 빛을 각각 발광하는 유색 발광 다이오드 및 자외선(UV, UltraViolet)을 발광하는 UV 발광 다이오드를 포함할 수 있다.
상기 발광 모듈(1230)은 색감 및 휘도를 얻기 위해 다양한 발광 다이오드의 조합을 가지도록 배치될 수 있다. 예를 들어, 고 연색성(CRI)을 확보하기 위해 백색 발광 다이오드, 적색 발광 다이오드 및 녹색 발광 다이오드를 조합하여 배치할 수 있다. 또한, 상기 발광 모듈(1230)에서 방출되는 광의 진행 경로 상에는 형광 시트가 더 배치될 수 있으며, 상기 형광 시트는 상기 발광 모듈(1230)에서 방출되는 광의 파장을 변화시킨다. 예를 들어, 상기 발광 모듈(1230)에서 방출되는 광이 청색 파장대를 갖는 경우 상기 형광 시트에는 황색 형광체가 포함될 수 있으며, 상기 발광 모듈(1230)에서 방출된 광은 상기 형광 시트를 지나 최종적으로 백색광으로 보여지게 된다.
상기 연결 단자(1220)는 상기 발광 모듈(1230)와 전기적으로 연결되어 전원을 공급할 수 있다. 도 15에 도시된 것에 따르면, 상기 연결 단자(1220)는 소켓 방식으로 외부 전원에 돌려 끼워져 결합되지만, 이에 대해 한정하지는 않는다. 예를 들어, 상기 연결 단자(1220)는 핀(pin) 형태로 형성되어 외부 전원에 삽입되거나, 배선에 의해 외부 전원에 연결될 수도 있는 것이다.
상술한 바와 같은 조명 시스템은 상기 발광 모듈에서 방출되는 광의 진행 경로 상에 광가이드 부재, 확산 시트, 집광 시트, 휘도상승 시트 및 형광 시트 중 적어도 어느 하나가 배치되어, 원하는 광학적 효과를 얻을 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
10, 20... 기판
12, 22... 전위
11, 21... 제1 반도체층
13... 결정결함 억제층
14, 24... 제2 반도체층
15, 25... 활성층
16, 26... 제3 반도체층
17, 27... 제1 전극
18, 28... 제2 전극
23... 결정결함 억제 기둥

Claims (14)

  1. 기판 위에 결정결함 억제층을 포함하는 제1 반도체층;
    상기 제1 반도체층 위에 배치된 제2 반도체층;
    상기 제2 반도체층 위에 배치된 활성층;
    상기 활성층 위에 배치된 제3 반도체층;
    을 포함하는 발광 소자.
  2. 제1항에 있어서, 상기 결정결함 억제층은 상기 제2 반도체층과 접하는 발광소자.
  3. 제1항에 있어서, 상기 결정결함 억제층은 산화물 또는 질화물을 포함하는 발광 소자.
  4. 제1항에 있어서, 상기 결정결함 억제층은 SiO2, SiNx, ZnO 중에서 선택된 물질을 포함하는 발광 소자.
  5. 제1항에 있어서, 상기 결정결함 억제층은 200~500nm의 두께인 발광 소자.
  6. 제1항에 있어서, 상기 제2 반도체층은 제1 도전형 도펀트가 첨가된 질화물 반도체층이고, 상기 제3 반도체층은 제2 도전형 도펀트가 첨가된 질화물 반도체층인 발광 소자.
  7. 제1항에 있어서, 상기 결정결함 억제층은 필러 형상을 포함하는 발광 소자.
  8. 제1항에 있어서, 상기 결정결함 억제층은 AlN, SiNx, MgN 중에서 선택된 물질을 포함하는 발광 소자.
  9. 제7항에 있어서, 상기 필러 형상은 10~1000Å의 두께인 발광 소자.
  10. 제9항에 있어서, 상기 필러 형상은 하부가 역 육각뿔 형상을 포함하는 발광 소자.
  11. 제1항에 있어서, 상기 제1 반도체층은 질화물계 반도체층을 포함하는 발광 소자.
  12. 기판 위에 제1 피트를 포함하는 제1 반도체층을 형성하는 단계;
    상기 제1 피트를 포함하는 제1 반도체층 위에 결정결함 억제층을 형성하는 단계;
    상기 제1 피트에 대응하는 위치에 상기 결정결함 억제층이 존재하도록 식각공정을 수행하는 단계;
    상기 결정결함 억제층 및 상기 제1 반도체층 위에 제2 반도체층을 형성하는 단계;
    상기 제2 반도체층 위에 활성층을 형성하는 단계;
    상기 활성층 위에 제3 반도체층을 형성하는 단계;
    를 포함하는 발광 소자 제조방법.
  13. 제12항에 있어서, 상기 제1 피트를 포함하는 제1 반도체층을 형성하는 단계는,
    제1 온도에서 화합물 반도체층을 성장하는 단계;
    상기 제1 온도에 비하여 낮은 제2 온도에서 상기 화합물 반도체층을 성장하는 단계; 를 포함하는 발광 소자 제조방법.
  14. 제13항에 있어서, 상기 제1 온도는 1000℃~1100℃ 이고, 상기 제2 온도는 700℃~900℃ 인 발광 소자 제조방법.
KR1020110018687A 2011-03-02 2011-03-02 발광 소자 및 발광 소자 제조방법 KR20120100057A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020110018687A KR20120100057A (ko) 2011-03-02 2011-03-02 발광 소자 및 발광 소자 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110018687A KR20120100057A (ko) 2011-03-02 2011-03-02 발광 소자 및 발광 소자 제조방법

Publications (1)

Publication Number Publication Date
KR20120100057A true KR20120100057A (ko) 2012-09-12

Family

ID=47109858

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110018687A KR20120100057A (ko) 2011-03-02 2011-03-02 발광 소자 및 발광 소자 제조방법

Country Status (1)

Country Link
KR (1) KR20120100057A (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140080819A (ko) * 2012-12-18 2014-07-01 주식회사 엘지실트론 반도체 기판 및 그 제조 방법
KR20140131702A (ko) * 2013-05-06 2014-11-14 엘지이노텍 주식회사 발광 소자 및 발광 소자 패키지
KR20140144540A (ko) * 2013-06-11 2014-12-19 엘지이노텍 주식회사 발광 소자

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140080819A (ko) * 2012-12-18 2014-07-01 주식회사 엘지실트론 반도체 기판 및 그 제조 방법
KR20140131702A (ko) * 2013-05-06 2014-11-14 엘지이노텍 주식회사 발광 소자 및 발광 소자 패키지
KR20140144540A (ko) * 2013-06-11 2014-12-19 엘지이노텍 주식회사 발광 소자

Similar Documents

Publication Publication Date Title
KR101778161B1 (ko) 발광소자
EP2341559B1 (en) Light emitting device, light emitting device package
KR101894025B1 (ko) 발광소자
EP2405497A2 (en) Light emitting device having an roughened surface and method of manufacturing the same
KR101734558B1 (ko) 발광 소자
KR20120111364A (ko) 발광 소자 및 발광 소자 패키지
EP2383806B1 (en) Light emitting device, light emitting device package, and lighting system
KR20120100056A (ko) 발광 소자
KR20160076785A (ko) 적색 발광소자 및 조명장치
KR20160013553A (ko) 발광소자 및 조명시스템
KR20170109899A (ko) 발광소자 및 조명장치
KR20120100057A (ko) 발광 소자 및 발광 소자 제조방법
KR101803570B1 (ko) 발광 소자 및 그 제조방법
JP6087142B2 (ja) 発光素子
KR100999695B1 (ko) 반도체 발광소자 및 그 제조방법
KR20120086449A (ko) 발광 소자, 발광 소자 패키지 및 발광 소자 제조방법
KR20130007682A (ko) 발광 소자 및 그 제조방법
KR20120037709A (ko) 발광 소자
KR101500029B1 (ko) 발광소자
KR102224164B1 (ko) 발광소자 및 이를 구비하는 조명 시스템
KR102261957B1 (ko) 발광소자 및 조명시스템
KR102199997B1 (ko) 발광소자 및 발광 소자 패키지
KR102250512B1 (ko) 발광소자 및 조명시스템
KR102212781B1 (ko) 발광소자 및 조명시스템
KR20120063953A (ko) 발광 소자 및 발광 소자 패키지

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E601 Decision to refuse application