KR20120100056A - 발광 소자 - Google Patents

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KR20120100056A
KR20120100056A KR1020110018686A KR20110018686A KR20120100056A KR 20120100056 A KR20120100056 A KR 20120100056A KR 1020110018686 A KR1020110018686 A KR 1020110018686A KR 20110018686 A KR20110018686 A KR 20110018686A KR 20120100056 A KR20120100056 A KR 20120100056A
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윤호상
심상균
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엘지이노텍 주식회사
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Abstract

실시 예에 따른 발광 소자는, 기판; 상기 기판 위에 n형 반도체층; 상기 n형 반도체층 위에 배치된 활성층; 상기 활성층 위에 배치된 전자 장벽층; 상기 전자 장벽층 위에 배치되며, 제1 도펀트 농도의 제1 반도체층, 제2 도펀트 농도의 제2 반도체층, 제3 도펀트 농도의 제3 반도체층, 제4 도펀트 농도의 제4 반도체층이 적층된 p형 반도체층; 을 포함하고, 상기 제2 도펀트 농도는 상기 제1 도펀트 농도 및 제3 도펀트 농도에 비하여 작은 값을 갖고, 상기 제4 도펀트 농도는 상기 제3 도펀트 농도에 비하여 더 큰 2×1020/㎤ 이하의 값을 갖는다.

Description

발광 소자{LIGHT EMITTING DEVICE}
실시 예는 발광 소자, 발광 소자 패키지 및 조명 장치에 관한 것이다.
발광 소자로서 발광 다이오드(LED: Light Emitting Diode)가 많이 사용되고 있다. 발광 다이오드는 화합물 반도체의 특성을 이용해 전기 신호를 적외선 또는 가시광선과 같은 빛의 형태로 변환한다.
최근, 발광 다이오드의 광 효율이 증가됨에 따라 디스플레이 기기, 조명기기를 비롯한 다양한 전자 전기 장치에 사용되고 있다.
실시 예는 새로운 구조를 갖는 발광 소자, 발광 소자 패키지 및 조명 장치를 제공한다.
실시 예는 결정 결함을 감소시키고 휘도를 향상시킬 수 있으며, 구동 특성을 향상시킬 수 있는 발광 소자, 발광 소자 패키지 및 조명 장치를 제공한다.
실시 예에 따른 발광 소자는, 기판; 상기 기판 위에 n형 반도체층; 상기 n형 반도체층 위에 배치된 활성층; 상기 활성층 위에 배치된 전자 장벽층; 상기 전자 장벽층 위에 배치되며, 제1 도펀트 농도의 제1 반도체층, 제2 도펀트 농도의 제2 반도체층, 제3 도펀트 농도의 제3 반도체층, 제4 도펀트 농도의 제4 반도체층이 적층된 p형 반도체층; 을 포함하고, 상기 제2 도펀트 농도는 상기 제1 도펀트 농도 및 제3 도펀트 농도에 비하여 작은 값을 갖고, 상기 제4 도펀트 농도는 상기 제3 도펀트 농도에 비하여 더 큰 2×1020/㎤ 이하의 값을 갖는다.
실시 예는 새로운 구조를 갖는 발광 소자, 발광 소자 패키지 및 조명 장치를 제공할 수 있다.
실시 예는 결정 결함을 감소시키고 휘도를 향상시킬 수 있으며, 구동 특성이 향상된 발광 소자, 발광 소자 패키지 및 조명 장치를 제공할 수 있다.
도 1은 실시 예에 따른 발광 소자를 나타낸 단면도이다.
도 2는 실시 예에 따른 발광 소자의 p형 반도체층의 에너지 밴드를 나타낸 도면이다.
도 3은 실시 예에 따른 발광 소자의 전류-전압 곡선을 나타낸 도면이다.
도 4는 실시 예에 따른 발광 소자의 동작 회로를 나타낸 도면이다.
도 5는 다른 실시 예에 따른 발광 소자의 p형 반도체층의 에너지 밴드를 나타낸 도면이다.
도 6은 다른 실시 예에 따른 발광 소자의 전류-전압 곡선을 나타낸 도면이다.
도 7은 다른 실시 예에 따른 발광 소자의 동작 회로를 나타낸 도면이다.
도 8은 다른 실시 예에 따른 발광 소자에 있어서 도핑 농도 변화에 따른 안정화 전압 편차를 나타낸 도면이다.
도 9는 실시 예에 따른 발광 소자가 적용된 발광 소자 패키지를 설명하는 도면이다.
도 10은 실시 예에 따른 발광 소자가 적용된 조명 장치를 설명하는 도면이다.
실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "하/아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "하/아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 하/아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
이하, 첨부된 도면을 참조하여 실시 예들에 따른 발광 소자 및 발광 소자 패키지에 대해 상세히 설명하도록 한다.
도 1은 실시 예에 따른 발광 소자를 나타낸 단면도이다.
실시 예에 따른 발광 소자는 기판(10), 버퍼층(11), 언도프드 반도체층(12), 결정제어층(13), n형 반도체층(14), n형 접촉층(15), 활성층(16), 전자 장벽층(17), p형 반도체층(20)을 포함한다. 상기 p형 반도체층(20)은 제1 반도체층(21), 제2 반도체층(22), 제3 반도체층(23), 제4 반도체층(24)을 포함할 수 있다. 상기 n형 접촉층(15) 위에 제1 전극(18)이 배치될 수 있으며, 상기 p형 반도체층(20) 위에 제2 전극(19)이 배치될 수 있다.
상기 기판(10)은 예로서 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge 중 적어도 하나를 이용할 수 있다. 상기 기판(10)의 상부 면에는 요철 패턴이 형성될 수 있다. 상기 기판(10) 위에는 버퍼층(11)이 형성될 수 있으며, 예로서 상기 버퍼층(11)은 3족-5족 원소의 화합물 반도체로 구현될 수 있다. 상기 버퍼층(11) 위에는 언도프드 반도체층(12)이 형성될 수 있다. 예컨대, 상기 언도프드 반도체층(12)은 undoped GaN계 반도체층으로 구현될 수 있다.
상기 언도프드 반도체층(12) 위에는 결정 제어층(13)이 형성될 수 있다. 상기 결정 제어층(13)은 AlGaN/GaN 적층 구조 또는 초격자 구조로 형성될 수 있다. 상기 결정 제어층(13)은 상기 기판(10)과 GaN계 반도체층의 격자 부정합에 의한 결정 결함 발생을 억제시켜 줄 수 있다. 즉, 성장 방향으로 진행하는 전위의 발생을 억제할 수 있다. 한편, 상기 언도프드 반도체층(12) 대신에 인듐(In)이 도핑된 반도체층이 배치될 수 있으며, 이에 대해 한정하지는 않는다. 상기 언도프드 반도체층(12) 또는/및 상기 결정 제어층(13)은 형성하지 않을 수도 있으며, 이러한 특징은 실시 예의 기술적 범위 내에서 다양하게 변경될 수 있다.
상기 결정 제어층(13) 위에는 n형 반도체층(14)이 형성되며, 상기 n형 반도체층(14) 위에는 n형 접촉층(15)이 형성될 수 있다. 상기 n형 반도체층(14) 및 상기 n형 접촉층(15)은 n형 도펀트가 도핑된 3족-5족 화합물 반도체로 구현될 수 있다. 예컨대, 상기 n형 반도체층(14) 및 상기 n형 접촉층(15)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 등 중에서 적어도 하나를 포함할 수 있다. 상기 n형 반도체층(14) 및 상기 n형 접촉층(15)은 도펀트로서 인듐을 포함할 수 있다.
상기 n형 접촉층(15)의 제1 영역 위에는 상기 활성층(16)이 배치되고, 상기 n형 접촉층(15)의 제2 영역에는 상기 제1 전극(18)이 배치될 수 있다. 상기 활성층(16)은 단일 양자 우물 구조 또는 다중 양자 우물 구조로 형성될 수 있다. 상기 활성층(16)은 3족-5족 원소의 화합물 반도체 재료를 이용하여 우물층과 장벽층의 주기, 예를 들면 InxAlyGa(1-x-y)N 우물층/InaAlbGa(1-a-b)N 장벽층의 주기로 형성될 수 있다(0<x≤1, 0≤y≤1, 0≤x+y≤1, 0≤a≤1, 0≤b≤1, 0≤a+b≤1).
상기 활성층(16)의 성장 방법은 소정의 성장 온도에서 질소 또는/및 수소를 캐리어 가스로 공급하고 NH3, TMGa(또는 TEGa), 및 TMln, TMAl을 선택적으로 공급하여 우물층과 장벽층을 교대로 성장시켜 줄 수 있다. 상기 우물층과 상기 장벽층의 성장 온도는 서로 동일하거나, 상기 장벽층의 성장 온도가 더 높을 수 있다.
이때 상기 우물층의 성장 속도는 0.2Å/sec 이하의 낮은 속도로 성장하고, 그 우물층의 두께는 28~32Å 수준으로 두껍게 성장시켜 줄 수 있다. 상기 우물층 내의 인듐 조성은 10% 이상으로 하여 성장시키고, 상기 우물층 위에 단일 또는 다중 장벽층을 형성시켜 줄 수 있다. 상기 우물층/장벽층의 쌍을 단일 또는 다중으로 성장할 수 있다.
상기 활성층(16) 위에 상기 전자 장벽층(17)이 배치될 수 있다. 상기 전자 장벽층(17)은 상기 활성층(16) 위에 배치되며, 예를 들어, Mg와 같은 p형 불순물을 포함하는 AlGaN층 또는 AlInN층으로 형성될 수 있다. 상기 전자 장벽층(17)은 상기 활성층(16)의 바로 위에 배치될 수도 있으며, 다른 반도체층을 사이에 두고 상기 활성층(16) 위에 배치하는 것도 가능하다. 예컨대, 상기 활성층(16)과 상기 전자 장벽층(17) 사이에 p형 버퍼층이 더 배치될 수 있다. 상기 p형 버퍼층은 p형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체 예컨대, InAlGaN 또는 AlGaN 등으로 형성될 수 있다. 상기 p형 버퍼층은 형성하지 않을 수 있으며, 이에 대해 한정하지는 않는다.
상기 전자 장벽층(17) 위에 p형 반도체층(20)이 배치된다. 상기 p형 반도체층(20)은 3족-5족 화합물 반도체 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 등을 이용하여 단층 또는 다층으로 형성될 수 있다. 상기 p형 반도체층(20)은 도펀트로서 Mg 등과 같은 p형 도펀트를 포함할 수 있다.
실시 예에 따른 발광 소자에서는 내부 양자 효율을 향상시키기 위해 상기 활성층(16)과 상기 p형 반도체층(20) 사이에 상기 전자 장벽층(17)을 형성한다.
발광 소자의 빛을 방출하는 성능을 향상시키기 위해서는 상기 활성층(16)에 전자와 정공을 최대한 효율적으로 주입하고, 상기 전자와 정공이 다른 곳으로 누설되지 않고 모두 재결합되도록 하여 빛으로 전환시키는 것이 중요하다.
상기 활성층(16)에 주입된 전자와 정공 중에서 전자는 이동 속도가 정공에 비해 매우 빠르고 상기 활성층(16)에서 발생되는 열에너지에 의한 열전자 이탈에 의해 상기 활성층(16)을 통과하여 상기 p형 반도체층(20)으로 누설될 확률이 높은데, 상기 전자가 상기 p형 반도체층(20)으로 누설되는 것을 방지하기 위해 상기 활성층(16) 보다 밴드 갭(Band gap)이 큰 상기 전자 장벽층(17)을 형성하여 상기 전자의 장벽으로 활용할 수 있다.
실시 예에 따른 발광 소자에 있어서, 상기 p형 반도체층(20)은 제1 반도체층(21), 제2 반도체층(22), 제3 반도체층(23), 제4 반도체층(24)을 포함할 수 있다. 상기 제1 반도체층(21)은 제1 도펀트 농도를 포함하고, 상기 제2 반도체층(22)은 제2 도펀트 농도를 포함하고, 상기 제3 반도체층(23)은 제3 도펀트 농도를 포함하고, 상기 제4 반도체층(24)은 제4 도펀트 농도를 포함할 수 있다.
상기 제2 도펀트 농도는 상기 제1 도펀트 농도 및 상기 제3 도펀트 농도에 비하여 작은 값을 가질 수 있으며, 상기 제4 도펀트 농도는 상기 제3 도펀트 농도에 비하여 더 큰 값을 가질 수 있다.
한편, 실시 예에서는 성장 기판의 크기에 따라 상기 p형 반도체층(20)을 이루는 각 반도체층에 포함되는 도펀트의 농도를 다르게 제어하는 방안을 제시한다.
예컨대, 2 인치 크기의 성장 기판을 이용하는 경우에는 ESD (Electro Static Discharge) 내성을 확보하기 위하여, 상기 제1 반도체층(21)은 p형 도펀트 농도가 1×1020/㎤ ~ 2×1020/㎤ 의 값을 갖도록 구현되고, 상기 제2 반도체층(22)은 p형 도펀트 농도가 1×1019/㎤ 이하의 값을 갖도록 구현될 수 있다. 또한, 상기 제3 반도체층(23)은 p형 도펀트 농도가 1×1020/㎤ ~ 2×1020/㎤ 의 값을 갖도록 구현되고, 상기 제4 반도체층(24)은 저항을 낮추기 위하여 p형 도펀트 농도가 2×1020/㎤ 이상의 값을 갖도록 구현될 수 있다. 이와 같이 상기 p형 반도체층(20)에 도핑된 p형 도펀트의 농도는 [P+/P0/P+/P++] 형태의 모습을 가지게 되며, 발광 소자에서 요구되는 전기, 광학 특성을 충족시킬 수 있게 된다.
2 인치 크기의 성장 기판을 이용하는 경우, 화합물 반도체층의 성장과 더불어 발생하는 스트레인(strain)이 적절히 완화(relaxed) 되면서 성장이 진행된다. 이에 따라 도 2 및 도 3에 도시된 바와 같이 상기 p형 반도체층(20)의 상기 제4 반도체층(24)에서 홀이 모이는 Ev의 깊이가 깊지 않아 비교적 홀이 쉽게 터널링(tunneling) 될 수 있다. 결과적으로 발광 소자의 전류-전압 곡선은 도 3에 도시된 바와 같이 옴의 법칙에 따라 연속적으로 이루어 지게 된다. 도 2는 2 인치 성장 기판을 이용하는 경우의 p형 반도체층의 에너지 밴드를 나타낸 도면이고, 도 3은 2 인치 성장 기판을 이용하는 경우의 발광 소자의 전류-전압 곡선을 나타낸 도면이다. 또한, 이러한 발광 소자는 회로적으로 도 4에 도시된 바와 같이 해석될 수 있다. 도 4는 2 인치 성장 기판을 이용하는 경우의 발광 소자의 동작 회로를 나타낸 도면이다.
그러나, 생산성의 향상 등을 위하여 3 인치 이상의 대구경 기판을 적용하는 경우에는 성장 중 웨이퍼의 휨이 2 인치 기판을 이용하는 경우에 비하여 더 심하게 발생될 수 있다. 이로 인하여 성장 조건의 불균일이 발생하여 위치에 따라 성장 중 발생되는 스트레인(strain)의 완화(relaxation)가 일어나지 못하고 도 5에 도시된 바와 같이 상기 p형 반도체층(20)의 상기 제4 반도체층(24)에서 Ev의 깊이가 매우 깊게 형성될 수 있다.
도 5는 3 인치 성장 기판을 이용하는 경우의 p형 반도체층의 에너지 밴드를 나타낸 도면이고, 도 6은 3 인치 성장 기판을 이용하는 경우의 전류-전압 곡선을 나타낸 도면이고, 도 7은 3 인치 성장 기판을 이용하는 경우의 동작 회로를 나타낸 도면이다.
이와 같이, Ev가 깊어지게 되면 전극으로부터 주입되는 홀이 전극과 반도체층의 접촉 영역에서 터널링(tunneling) 하지 못하고 모이게 되어 일종의 캐패시터(capacitor) 현상이 일어나게 된다. 이에 따라 회로적으로 도 7에 도시된 바와 같은 해석이 가능하게 된다. 결과적으로 도 6에 도시된 바와 같이 옴의 법칙을 따르지 않는 불연속적인 전류-전압 곡선을 형성하게 된다. 이와 같이 옴의 법칙을 따르지 않는 불연속적인 전류-전압 특성이 나타나는 발광 소자가 초기 동작 특성이 중요한 노트북 등의 제품에 적용되는 경우 동작 불량이 발생하게 된다.
이와 같이, 3 인치 이상의 대구경 성장 기판을 이용하는 경우에는 통상 발생하는 스트레인(strain) 보다 큰 스트레인이 화합물 반도체층을 성장할 때 발생된다. 이에 따라 상기 p형 반도체층(20)의 최상층인 상기 제4 반도체층(24)이 위에서 제시된 바와 같이 높은 도펀트 농도를 가지게 되는 경우에는 Ev가 지나치게 깊어지기 때문에 2 인치 성장 기판을 이용하는 경우에 비하여 상기 제4 반도체층(24)이 상대적으로 낮은 도펀트 농도를 갖도록 제어하여야 한다.
상기 제2 전극(19)과 접촉되는 영역의 Ev는 함유된 도핑 농도의 영향을 받고, 농도가 높을수록 Ev는 더 깊어지게 된다. 따라서, 3 인치 이상의 대구경 기판을 이용하는 경우에는 상기 제4 반도체층(24)의 농도를 제어함으로써 Ev가 지나치게 깊어지는 것을 방지하고 상기 제2 전극(19)과 상기 제4 반도체층(24)의 접촉 영역에서 홀의 터널링을 보다 용이하게 구현할 수 있게 된다.
도 8은 3 인치 성장 기판을 이용하여 성장된 발광 소자에 있어서 상기 제4 반도체층(24)의 도핑 농도 변화에 따른 안정화 전압 편차를 나타낸 도면이다. 여기서 y축에 도시된 Delta_VF는 구동 초기 높게 올라간 VF 대비 안정화된 VF 간의 차이를 나타낸 것이다. 즉, 상기 제4 반도체층(24)의 도핑 농도가 높은 경우에는 도 6에 도시된 바와 같이 전류-전압 곡선이 옴의 법칙을 따르지 않는 영역이 발생될 수 있는데, Delta-VF는 옴의 법칙을 벗어난 곡선의 구간과 옴의 법칙을 따르는 곡선의 전압 편차 정도를 나타낸다.
도 8에 도시된 바와 같이 p형 도펀트 농도가 2×1020/㎤ 이하의 값을 갖는 경우에는 Delta_VF의 값이 현저하게 작아지게 됨을 볼 수 있다. 이러한 데이터를 기반으로 상기 p형 반도체층(20)을 이루는 각 반도체층의 도핑 농도를 제어함으로써, 전류-전압 곡선이 옴의 법칙을 따르는 발광 소자를 구현할 수 있게 된다.
예컨대, 3인치 이상의 대구경 성장 기판을 이용하는 경우에는 ESD 내성을 확보하기 위하여, 상기 제1 반도체층(21)은 p형 도펀트 농도가 5×1019/㎤ ~ 1×1020/㎤ 의 값을 갖도록 제어되고, 상기 제2 반도체층(22)은 p형 도펀트 농도가 1×1019/㎤ 이하의 값을 갖도록 제어될 수 있다. 또한, 상기 제3 반도체층(23)은 p형 도펀트 농도가 5×1019/㎤ ~ 1×1020/㎤ 의 값을 갖도록 제어되고, 상기 제4 반도체층(24)은 p형 도펀트 농도가 상기 제3 반도체층(23)의 도펀트 농도에 비해서는 큰 값을 가지며 2×1020/㎤ 이하의 값을 갖도록 제어될 수 있다.
이와 같이 성장 기판의 크기에 따라 상기 p형 반도체층(20)을 이루는 제1 내지 제4 반도체층(21, 22, 23, 24)에 첨가되는 p형 도펀트의 농도를 제어함으로써, 전류-전압 곡선이 옴의 법칙을 따르는 발광 소자를 구현할 수 있게 된다. 이에 따라, 실시 예에 따른 발광 소자가 초기 동작 특성이 중요한 노트북 등의 제품에 적용되는 경우에도 동작 불량이 발생되는 것을 방지할 수 있게 된다.
상기 p형 반도체층(20)과 상기 제2 전극(19) 사이에는 투과성 전극이 더 배치될 수 있다. 상기 투과성 전극은 ITO, IZO(In-ZnO), GZO(Ga-ZnO), AZO(Al-ZnO), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 적어도 하나를 포함할 수 있으며, 이러한 재료로 한정하지는 않는다.
도 9는 실시 예에 따른 발광 소자가 적용된 발광 소자 패키지를 설명하는 도면이다.
도 9를 참조하면, 실시 예에 따른 발광 소자 패키지는 몸체부(200)와, 상기 몸체부(200)에 배치된 제1 전극층(210) 및 제2 전극층(220)과, 상기 몸체부(200)에 배치되어 상기 제1 전극층(210) 및 제2 전극층(220)과 전기적으로 연결되는 발광 소자(100)와, 상기 발광 소자(100)를 포위하는 몰딩부재(400)가 포함된다.
상기 몸체부(200)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있으며, 상기 발광 소자(100)의 주위에 경사면이 형성될 수 있다.
상기 제1 전극층(210) 및 제2 전극층(220)은 서로 전기적으로 분리되며, 상기 발광 소자(100)에 전원을 제공하는 역할을 한다. 또한, 상기 제1 전극층(210) 및 제2 전극층(220)은 상기 발광 소자(100)에서 발생된 빛을 반사시켜 광 효율을 증가시키는 역할을 할 수 있으며, 상기 발광 소자(100)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다.
상기 발광 소자(100)는 앞에서 설명된 실시 예에 따른 발광 소자들이 적용될 수 있으며, 상기 발광 소자(100)는 상기 몸체부(200) 위에 설치되거나 상기 제1 전극층(210) 또는 제2 전극층(220) 위에 설치될 수 있다.
상기 발광 소자(100)는 와이어(300)를 통해 상기 제1 전극층(210) 및/또는 제2 전극층(220)과 전기적으로 연결될 수 있으며, 실시 예에서는 수직형 타입의 발광 소자(100)가 예시되어 있기 때문에, 하나의 와이어(300)가 사용된 것이 예시되어 있다. 다른 예로서, 상기 발광 소자(100)가 수평형 타입의 발광 소자인 경우 두개의 와이어(300)가 사용될 수 있으며, 상기 발광 소자(100)가 플립칩 방식의 발광 소자의 경우 와이어(300)가 사용되지 않을 수도 있다.
상기 몰딩부재(400)는 상기 발광 소자(100)를 포위하여 상기 발광 소자(100)를 보호할 수 있다. 또한, 상기 몰딩부재(400)에는 형광체가 포함되어 상기 발광 소자(100)에서 방출된 광의 파장을 변화시킬 수 있다.
도 10은 실시 예들에 따른 발광 소자가 적용된 조명 장치를 설명하는 도면이다. 다만, 도 10의 조명 장치(1200)는 조명 시스템의 한 예이며, 이에 대해 한정하지는 않는다.
도 10을 참조하면, 상기 조명 장치(1200)는 케이스 몸체(1210)와, 상기 케이스 몸체(1210)에 배치된 발광 모듈(1230)과, 상기 케이스 몸체(1210)에 배치되며 외부 전원으로부터 전원을 제공받는 연결 단자(1220)를 포함할 수 있다.
상기 케이스 몸체(1210)는 방열 특성이 양호한 재질로 형성되는 것이 바람직하며, 예를 들어 금속 재질 또는 수지 재질로 형성될 수 있다.
상기 발광 모듈(1230)은 기판(1233)과, 상기 기판(1233)에 탑재되는 적어도 하나의 실시 예에 따른 발광 소자(1231)를 포함할 수 있다.
상기 기판(1233)은 절연체에 회로 패턴이 인쇄된 것일 수 있으며, 예를 들어, 일반 인쇄회로기판(PCB: Printed Circuit Board), 메탈 코아(Metal Core) PCB, 연성(Flexible) PCB, 세라믹 PCB 등을 포함할 수 있다.
또한, 상기 기판(1233)은 빛을 효율적으로 반사하는 재질로 형성되거나, 표면이 빛이 효율적으로 반사되는 컬러, 예를 들어 백색, 은색 등으로 형성될 수 있다.
상기 기판(1233) 위에는 상기 적어도 하나의 실시 예에 따른 발광 소자(1231)가 배치될 수 있다. 상기 발광 소자(1231)는 각각 적어도 하나의 발광 다이오드(LED: Light Emitting Diode)를 포함할 수 있다. 상기 발광 다이오드는 적색, 녹색, 청색 또는 백색의 유색 빛을 각각 발광하는 유색 발광 다이오드 및 자외선(UV, UltraViolet)을 발광하는 UV 발광 다이오드를 포함할 수 있다.
상기 발광 모듈(1230)은 색감 및 휘도를 얻기 위해 다양한 발광 다이오드의 조합을 가지도록 배치될 수 있다. 예를 들어, 고 연색성(CRI)을 확보하기 위해 백색 발광 다이오드, 적색 발광 다이오드 및 녹색 발광 다이오드를 조합하여 배치할 수 있다. 또한, 상기 발광 모듈(1230)에서 방출되는 광의 진행 경로 상에는 형광 시트가 더 배치될 수 있으며, 상기 형광 시트는 상기 발광 모듈(1230)에서 방출되는 광의 파장을 변화시킨다. 예를 들어, 상기 발광 모듈(1230)에서 방출되는 광이 청색 파장대를 갖는 경우 상기 형광 시트에는 황색 형광체가 포함될 수 있으며, 상기 발광 모듈(1230)에서 방출된 광은 상기 형광 시트를 지나 최종적으로 백색광으로 보여지게 된다.
상기 연결 단자(1220)는 상기 발광 모듈(1230)과 전기적으로 연결되어 전원을 공급할 수 있다. 도 15에 도시된 것에 따르면, 상기 연결 단자(1220)는 소켓 방식으로 외부 전원에 돌려 끼워져 결합되지만, 이에 대해 한정하지는 않는다. 예를 들어, 상기 연결 단자(1220)는 핀(pin) 형태로 형성되어 외부 전원에 삽입되거나, 배선에 의해 외부 전원에 연결될 수도 있는 것이다.
상술한 바와 같은 조명 장치는 상기 발광 모듈에서 방출되는 광의 진행 경로 상에 광가이드 부재, 확산 시트, 집광 시트, 휘도상승 시트 및 형광 시트 중 적어도 어느 하나가 배치되어, 원하는 광학적 효과를 얻을 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
10... 기판
11... 버퍼층
12... 언도프드 반도체층
13... 결정제어층
14... n형 반도체층
15... n형 접촉층
16... 활성층
17... 전류차단층
18... 제1 전극
19... 제2 전극
20... p형 반도체층
21... 제1 반도체층
22... 제2 반도체층
23... 제3 반도체층
24... 제4 반도체층

Claims (7)

  1. 기판:
    상기 기판 위에 n형 반도체층;
    상기 n형 반도체층 위에 배치된 활성층;
    상기 활성층 위에 배치된 전자 장벽층;
    상기 전자 장벽층 위에 배치되며, 제1 도펀트 농도의 제1 반도체층, 제2 도펀트 농도의 제2 반도체층, 제3 도펀트 농도의 제3 반도체층, 제4 도펀트 농도의 제4 반도체층이 적층된 p형 반도체층; 을 포함하고,
    상기 제2 도펀트 농도는 상기 제1 도펀트 농도 및 제3 도펀트 농도에 비하여 작은 값을 갖고, 상기 제4 도펀트 농도는 상기 제3 도펀트 농도에 비하여 더 큰 2×1020/㎤ 이하의 값을 갖는 발광 소자.
  2. 제1항에 있어서, 상기 제1 도펀트 농도 및 제3 도펀트 농도는 5×1019/㎤ ~ 1×1020/㎤ 의 값을 갖는 발광 소자.
  3. 제1항에 있어서, 상기 제2 도펀트 농도는 1×1019/㎤ 이하의 값을 갖는 발광 소자.
  4. 제1항에 있어서, 상기 p형 반도체층에 도핑된 도펀트는 Mg를 포함하는 발광 소자.
  5. 제1항에 있어서, 상기 전자 장벽층은 AlGaN층 또는 AlInN층을 포함하는 발광 소자.
  6. 제1항에 있어서, 상기 n형 반도체층과 상기 활성층 사이에 배치된 n형 접촉층; 상기 n형 접촉층 위에 배치된 제1 전극; 상기 p형 반도체층 위에 배치된 제2 전극을 더 포함하는 발광 소자.
  7. 제1항에 있어서, 상기 결정제어층은 AlGaN/GaN인 발광 소자.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140058815A (ko) * 2012-11-07 2014-05-15 엘지이노텍 주식회사 발광소자
CN110246938A (zh) * 2013-05-22 2019-09-17 首尔伟傲世有限公司 发光器件

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009060750A1 (de) * 2009-12-30 2011-07-07 OSRAM Opto Semiconductors GmbH, 93055 Optoelektronischer Halbleiterchip und Verfahren zu dessen Herstellung
JP5781032B2 (ja) * 2012-07-30 2015-09-16 株式会社東芝 半導体発光素子
DE102013104272A1 (de) * 2013-04-26 2014-10-30 Osram Opto Semiconductors Gmbh Optoelektronisches Bauelement und Verfahren zu seiner Herstellung
US10686091B2 (en) * 2016-02-12 2020-06-16 Lg Innotek Co., Ltd. Semiconductor device

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3656456B2 (ja) * 1999-04-21 2005-06-08 日亜化学工業株式会社 窒化物半導体素子
KR100497890B1 (ko) * 2002-08-19 2005-06-29 엘지이노텍 주식회사 질화물 반도체 발광소자 및 그 제조방법
CN101689586B (zh) * 2007-06-15 2012-09-26 罗姆股份有限公司 氮化物半导体发光元件和氮化物半导体的制造方法
KR101017396B1 (ko) * 2008-08-20 2011-02-28 서울옵토디바이스주식회사 변조도핑층을 갖는 발광 다이오드
JP5325506B2 (ja) * 2008-09-03 2013-10-23 株式会社東芝 半導体発光素子及びその製造方法
WO2012078849A2 (en) * 2010-12-08 2012-06-14 Sensor Electronic Technology, Inc. Light emitting device with varying barriers

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140058815A (ko) * 2012-11-07 2014-05-15 엘지이노텍 주식회사 발광소자
CN110246938A (zh) * 2013-05-22 2019-09-17 首尔伟傲世有限公司 发光器件
CN110246938B (zh) * 2013-05-22 2022-06-28 首尔伟傲世有限公司 发光器件

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