KR102315594B1 - 발광소자 및 조명시스템 - Google Patents

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KR102315594B1
KR102315594B1 KR1020140098438A KR20140098438A KR102315594B1 KR 102315594 B1 KR102315594 B1 KR 102315594B1 KR 1020140098438 A KR1020140098438 A KR 1020140098438A KR 20140098438 A KR20140098438 A KR 20140098438A KR 102315594 B1 KR102315594 B1 KR 102315594B1
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한대섭
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쑤저우 레킨 세미컨덕터 컴퍼니 리미티드
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Abstract

실시예는 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명시스템에 관한 것이다.
실시예에 따른 발광소자는 제1 농도의 제1 도전형 제1 반도체층; 상기 제1 반도체층 상에 제2 농도의 제1 도전형 제2 반도체층; 상기 제2 반도체층 상에 피트를 포함하는 제3 반도체층; 상기 제3 반도체층 상에 활성층; 및 상기 활성층 상에 제2 도전형 반도체층;을 포함할 수 있다.

Description

발광소자 및 조명시스템{LIGHT EMITTING DEVICE AND LIGHTING SYSTEM}
실시예는 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명시스템에 관한 것이다.
발광소자(Light Emitting Device)는 전기에너지가 빛 에너지로 변환되는 특성의 p-n 접합 다이오드로서, 주기율표상에서 Ⅲ족과 Ⅴ족의 원소가 화합되어 형성될 수 있다. LED는 화합물 반도체의 조성비를 조절함으로써 다양한 색상구현이 가능하다.
발광소자는 순방향전압 인가 시 n층의 전자와 p층의 정공(hole)이 결합하여 전도대(Conduction band)와 가전대(Valance band)의 에너지 갭에 해당하는 만큼의 에너지를 발산하는데, 이 에너지는 주로 열이나 빛의 형태로 방출되며, 빛의 형태로 발산되면 발광소자가 되는 것이다.
예를 들어, 질화물 반도체는 높은 열적 안정성과 폭넓은 밴드갭 에너지에 의해 광소자 및 고출력 전자소자 개발 분야에서 큰 관심을 받고 있다. 특히, 질화물 반도체를 이용한 청색(Blue) 발광소자, 녹색(Green) 발광소자, 자외선(UV) 발광소자 등은 상용화되어 널리 사용되고 있다.
한편, 종래기술에 의한 발광소자는 성장기판, 예를 들어 사파이어 기판과 질화물 반도체인 GaN층 사이의 격자상수(lattice constant) 차이가 있고, 열팽창 계수(thermal expansion coefficient) 차이에 의해 결정내 많은 전위(dislocation) 등의 결함(defect)이 존재하며, 이러한 많은 전위들은 리키지 전류(leakage current)를 발생시켜 ESD(Electric static discharge) 내성을 악화 시킨다.
한편, 종래기술에서 ESD 내성을 향상시키기 위해 피트(pit) 구조를 도입하고 있으나, 일반적으로 피트 영역에 형성되는 활성층의 결정품질이 저하되므로 실질적으로 발광에 기여하는 발광영역을 감소시켜 광도가 저하되는 문제가 있다.
실시예는 ESD 내성을 향상시킴과 아울러 광도를 저하시키지 않거나 향상시킬 수 있는 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명시스템을 제공하고자 한다.
실시예에 따른 발광소자는 제1 농도의 제1 도전형 제1 반도체층(112); 상기 제1 반도체층(112) 상에 제2 농도의 제1 도전형 제2 반도체층(122); 상기 제2 반도체층(122) 상에 피트(P2)를 포함하는 제3 반도체층(123); 상기 제3 반도체층(123) 상에 활성층(114); 및 상기 활성층(114) 상에 제2 도전형 반도체층(116);을 포함할 수 있다.
또는 실시예에 따른 발광소자는 제1 농도의 제1 도전형 제1 반도체층(112); 상기 제1 반도체층(112) 상에 피트(P3)를 포함하는 제3 반도체층(123); 상기 제3 반도체층(123) 상에 제2 농도의 제1 도전형 제2 반도체층(122); 상기 제2 반도체층(122) 상에 활성층(114); 및 상기 활성층(114) 상에 제2 도전형 반도체층(116);을 포함할 수 있다.
또는 실시예에 따른 조명시스템은 상기 발광소자를 구비하는 발광유닛을 포함할 수 있다.
실시예에 따른 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명시스템에 의하면, ESD 내성을 향상시킴과 아울러 광도를 저하시키지 않거나 향상시킬 수 있다.
도 1은 제1 실시예에 따른 발광소자의 단면도.
도 2는 종래기술에 따른 발광소자의 부분 확대도.
도 3은 제1 실시예에 따른 발광소자의 제1 부분 확대도.
도 4는 실시예에 따른 발광소자의 ESD 수율 향상 비교표.
도 5는 종래기술에 의한 발광소자의 Vf1 데이터.
도 6은 실시예에 따른 발광소자의 Vf1 데이터.
도 7은 제1 실시예에 따른 발광소자의 제2 부분 확대도.
도 8은 제2 실시예에 따른 발광소자의 단면도.
도 9는 제2 실시예에 따른 발광소자의 제3 부분 확대도.
도 10은 제2 실시예에 따른 발광소자의 제4 부분 확대도.
도 11 내지 도 15는 실시예에 따른 발광소자의 제조공정도.
실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on/over)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on/over)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
(실시예)
도 1은 제1 실시예에 따른 발광소자(100)의 단면도이다.
실시예에 따른 발광소자(100)는 제1 농도의 제1 도전형 제1 반도체층(112)과, 상기 제1 반도체층(112) 상에 제2 농도의 제1 도전형 제2 반도체층(122)과, 상기 제2 반도체층(122) 상에 피트(P2)를 포함하는 제3 반도체층(123)과, 상기 제3 반도체층(123) 상에 활성층(114) 및 상기 활성층(114) 상에 제2 도전형 반도체층(116)을 포함할 수 있다. 상기 제3 반도체층(123)은 제1 도전형 반도체층일 수 있다. 상기 제1 농도 또는 상기 제2 농도는 상기 제1 반도체층(112) 또는 상기 제2 반도체층(122)에 도핑되는 제1 도전형 원소의 농도를 의미한다. 상기 활성층(114)는 각각 양자우물과 양자벽을 구비한 복수의 활성층을 포함할 수 있다. 예를 들어, 도 3과 같이, 상기 활성층(114)은 제1 활성층(114a), 제2 활성층(114b), 제3 활성층(114c)를 포함할 수 있으나 이에 한정되는 것은 아니다.
실시예에 따른 발광소자는 수평형 발광소자에 적용될 있다. 예를 들어 도 1같이, 실시예는 기판(105) 상에 제1 도전형 제1 반도체층(112), 활성층(114) 및 제2 도전형 반도체층(116)으로 이루어지는 발광구조물(110)을 포함할 수 있다. 상기 활성층(114)과 제2 도전형 반도체층(116) 사이에는 알류미늄 갈륨계열 질화물반도체층(140)이 배치될 수 있다.
실시예는 상기 기판(105)과 발광구조물(110) 사이에 버퍼층(106)을 포함할 수 있고, 상기 제2 도전형 반도체층(116) 상에 오믹층(142), 오믹층(142) 상에 제2 전극(152), 노출된 제1 반도체층(112) 상에 제1 전극(151)을 포함할 수 있다.
한편, 실시예는 수평형 발광소자에만 적용가능한 것은 아니며 수직형 발광소자 등에도 적용이 가능하다.
도 2는 종래기술에 따른 발광소자(R)의 부분 확대도이다.
종래기술에 의하면, 제1 도전형 반도체층(12) 상에 ESD 내성을 향상시키기 위해 피트(P1)를 도입하고, 제1 도전형 반도체층(12) 상에 활성층(14)이 형성되며, 피트(P1)를 메우는 제2 도전형 반도체층(18) 구조를 포함한다.
종래기술에서 ESD 내성을 개선시키기 위해서는 피트(P1) 밀도가 확보되어야하고, 피트(P1) 밀도 확보를 위해 피트(P1)의 사이즈(S1)가 120nm 이상되어야하는 제한이 있었다. 피트(P1)의 사이즈(S1)는 피트(P1)의 최대 수평폭을 의미할 수 있다.
한편, 피트(P1) 영역에서의 결정성장이 저하되기 때문에, 피트(P1)에 형성되는 활성층(14)의 제1 두께(t1)는 피트(P1) 이외의 영역에 형성되는 활성층(14)의 제2 두께(t2)에 비해 작게 형성된다.
이에 따라 피트(P1)에 형성되는 활성층(14)의 결정품질이 저하되므로 실질적인 발광영역은 피트(P1) 이외의 영역에 형성된 활성층 영역(A1)이 되어, 실질적인 발광 영역을 감소시켜 광도를 저하시키는 문제가 있다.
종래기술에 의하면, ESD 내성을 개선시키기 위해서 피트(P1) 사이즈(S1)가 약 120nm를 초과해야하는데, 이러한 피트(P1) 사이즈 제한은 실질적인 발광영역(A1)의 감소문제를 유발하는 기술적인 모순이 있다.
이에 실시예는 ESD 내성을 향상시킴과 동시에 광도를 저하시키지 않거나 향상시킬 수 있는 발광소자를 제공하고자 한다.
이를 위해 도 3과 같이, 실시예에 따른 발광소자는 제1 농도의 제1 도전형 제1 반도체층(112) 상에 제2 농도의 제1 도전형 제2 반도체층(122)과, 상기 제2 반도체층(122) 상에 피트(P2)를 포함하는 제3 반도체층(123)과, 상기 제3 반도체층(123) 상에 활성층(114)의 유기적인 결합관계를 포함할 수 있다.
상기 활성층(114)은 복수의 활성층, 예를 들어 제1 활성층(114a), 제2 활성층(114b), 제3 활성층(114c)를 포함할 수 있다. 상기 각 제1 활성층(114a), 제2 활성층(114b), 제3 활성층(114c)들은 각각 양자우물(미도시)과 양자벽(미도시)을 포함할 수 있다.
실시예에서 제3 반도체층(123)은 상면으로부터 오목하게 리세스된 피트(P2)를 포함할 수 있다. 이에 따라 제3 반도체층(123) 상에 형성되는 제1 활성층(114a), 제2 활성층(114b), 제3 활성층(114c)들에도 피트(P2)가 형성될 수 있다.
상기 각 피트(P2)의 측 단면이 V형상으로 형성될 수 있으며, 평면 형상이 육각 형상으로 형성될 수 있다. 또한, 피트(P)는 육각 뿔 기둥 형상으로 형성될 수 있으나 이에 한정되는 것은 아니다. 상기 각 피트(P2)에는 전파되는 하나 또는 복수의 전위들(미도시)이 연결될 수 있다.
상기 제3 반도체층(123)이 약 500℃ 내지 1000℃ 범위에서 성장될 경우, 피트들(P2)이 형성될 수 있다. 또는, 상기 제3 반도체층(123)을 소정의 두께로 형성한 다음 마스크 패턴을 이용하여 성장할 경우 피트들(P2)이 형성될 수 있다. 상기 제3 반도체층(123)의 두께는 상기 피트(P2)의 깊이보다 두껍게 형성될 수 있다.
실시예에 의하면 발광영역을 감소시키는 피트(P2) 사이즈(S2)를 최소화하여 광도를 유지시키며, 동시에 ESD 내성을 강화시키고자 피트(P2)를 포함하는 제3 반도체층(123) 하부에 제2 농도의 제1 도전형 제2 반도체층(122)을 배치함으로써 피트(P2)의 밀도(pit density) 및 내부 커패시턴스(internal capacitance)를 증가시킴으로써 ESD 내성을 향상시킬 수 있다.
구체적으로, 제3 농도의 제3 반도체층(123) 하부에, 제3 농도보나 도핑농도가 높은 제2 농도의 제1 도전형 제2 반도체층(122)이 배치되고, 제1 도전형 제2 반도체층(122)의 제1 도전형 제2 농도가 제3 반도체층(123)의 제3 농도보다 높으므로, 높은 농도의 불순물 주입에 따라 제3 반도체층(123)에서의 피트(P2)의 밀도가 증가하고, 이러한 피트(P2)의 밀도 증가는 내부 커패시턴스(internal capacitance)의 증가를 가져오며, 내부 커패시턴스가 증가될 수록 ESD 내성이 향상될 수 있다.
예를 들어, 실시예에서 제3 반도체층(123)에 형성되는 피트(P2)의 사이즈(S2)는 약 100nm 이하, 예를 들어 약 50 nm 내지 약 100nm로 형성될 수 있다. 실시예에 따라 제3 반도체층(123)에 형성되는 피트(P2)의 사이즈(S2)가 약 50nm 내지 100nm 범위로 형성됨에 따라 피트(P2)의 사이즈(S2)가 최소화, 최적화됨으로써 실질적으로 발광에 기여하는 고품질의 활성층 영역(A2)이 현저히 증대될 수 있다.
즉 피트(P2)에 형성되는 활성층(114) 중 어느 하나, 예를 들어 제3 활성층(114c)의 제3 두께(t3)는 피트(P2) 이외의 영역에 형성되는 제3 활성층(114c)의 제4 두께(t4)에 비해 작게 형성되는데, 제4 두께(t4)를 구비한 고품질 활성층 영역(A2)이 종래기술에 비해 현저히 증대될 수 있다.
실시예에서 제2 농도의 제1 도전형 제2 반도체층(122)은 제1 농도의 제1 도전형 제1 반도체층(112) 보다 고농도의 도핑이 됨으로써 피트(P2)의 밀도가 증가하여 ESD 내성이 향상됨과 아울러, 제1 도전형 원소가 높은 농도로 도핑됨 따라 전자 주입효율을 높혀서 내부 발광효율을 증대시킬 수 있다.
예를 들어, 제2 반도체층(122)의 제1 도전형 원소의 제2 농도는 약 7×1018 내지 9×1018 (atoms/cm3) 범위일 수 있다. 제2 반도체층(122)의 제2 농도가 7×1018 미만인 경우 도펀트의 양이 적어 ESD 내성 향상에의 기여가 미비할 수 있으며, 제2 반도체층(122)의 제2 농도가 9×1018 를 초과하는 경우 전자의 오버플로우를 유발하여 전체적인 광도가 저하될 수 있다.
실시예에서 상기 제2 반도체층(122)은 제2 농도의 n형 GaN 반도체층을 포함할 수 있으며, 상기 제3 반도체층(123)은 제3 농도의 n형 GaN 반도체층을 포함할 수 있다. 상기 제3 반도체층(123)의 제3 농도는 제2 반도체층(122)의 제2 농도보다 낮을 수 있다.
종래기술에서 통상 InGaN/GaN 구조에 피트를 형성함으로써 GaN 반도체층에 결정구조가 큰 In이 도입되어 격자결합이 유발되는 문제가 있는데, 실시예에서는 GaN 반도체층에 피트를 형성함으로써 격자결함의 유발을 최소화하여 고품질의 박막을 형성하여 발광효율에 기여할 수 있다.
도 4는 실시예에 따른 발광소자의 ESD 수율 향상 비교표이다. 실시예에 따른 실험예에 의하면 제2 농도의 제1 도전형 제2 반도체층(122) 상에 피트(P2)를 포함하는 제3 반도체층(123)과, 상기 제3 반도체층(123) 상에 활성층(114)의 유기적인 결합관계를 포함하여 ESD 수율이 비교예의 52.7%에 비해 80.3%로 현저히 증가하였다.
도 5는 종래기술에 의한 발광소자의 Vf1 데이터이며, 도 6은 실시예에 따른 발광소자의 Vf1 데이터이다.
Vf1 데이터는 발광소자 칩에 순방향으로 동작전압(Vf3) 미만의 저전류를 가했을때 발광소자 칩에 걸리는 순방향 전압을 의미한다.
도 5와 같이, 종래기술에 의한 피트 구조를 도입한 발광소자는 피트 영역에서의 저품질의 활성층의 다수 분포에 따라 저전류 특성(Vf1)이 고르지 못하고 초록색 데이터(약 2.34) 외에 검은색 데이터(2.00)가 상당 부분을 차지한다.
반면, 실시예에 의하면 도 6과 같이, 제2 농도의 제1 도전형 제2 반도체층(122) 상에 피트(P2)를 포함하는 제3 반도체층(123)과, 상기 제3 반도체층(123) 상에 활성층(114)의 유기적인 결합관계를 포함하여 피트(P2)의 사이즈(S2)가 최소화, 최적화됨으로써, ESD 수율이 향상됨과 아울러 고품질의 활성층 영역이 현저히 증대되어 저전류 특성(Vf1)이 우수한 것을 알 수 있다.
도 7는 제1 실시예에 대한 변형 실시예의 발광소자의 제2 부분(E2) 확대도이다.
도 7에 의하면, 실시예에서 제2 농도의 제2 반도체층(122a)은 상기 피트(P2)와 중첩되는 영역에 형성됨으로써, 피트(P2)의 사이즈(S2)의 최소화, 최적화하여, ESD 수율이 향상 및 발광효율을 증대시킬 수 있다.
실시예에서 제2 농도의 제2 반도체층(122a)은 피트(P2)의 사이즈(S2) 이상의 크기로 형성될 수 있다.
실시예에 의하면, 피트(P2)와 중첩되는 영역에 제2 농도의 제2 반도체층(122a)을 배치함으로써, 피트(P2) 밀도를 증대시킴으로써 ESD 내성을 향상시킬 수 있다.
다음으로, 도 8은 제2 실시예에 따른 발광소자(102)의 단면도이며, 도 9는 제2 실시예에 따른 발광소자의 제3 부분(E3) 확대도이다.
제2 실시예에 따른 발광소자(102)는 제1 농도의 제1 도전형 제1 반도체층(112)과, 상기 제1 반도체층(112) 상에 피트(P3)를 포함하는 제3 반도체층(123)과, 상기 제3 반도체층(123) 상에 제2 농도의 제1 도전형 제2 반도체층(122)과, 상기 제2 반도체층(122) 상에 활성층(114) 및 상기 활성층(114) 상에 제2 도전형 반도체층(116)을 포함할 수 있다.
제2 실시예는 제1 실시예의 기술적인 특징을 채용할 수 있다.
도 9와 같이, 제2 실시예에 따른 발광소자(102)는 피트(P3)를 포함하는 제3 반도체층(123)과, 상기 제3 반도체층(123) 상에 제2 농도의 제1 도전형 제2 반도체층(122) 및 상기 제2 반도체층(122) 상에 활성층(114)의 유기적인 결합관계를 포함할 수 있다.
실시예에서 제3 반도체층(123)은 상면으로부터 오목하게 리세스된 복수의 피트(P3)를 포함할 수 있다. 예를 들어, 제3 반도체층(123)의 상부에는 제1 피트 형성층(123a), 제2 피트 형성층(123b)을 포함할 수 있고, 상기 제1 피트 형성층(123a), 제2 피트 형성층(123b)에 복수의 피트(P3)가 형성될 수 있다.
상기 제1 피트 형성층(123a), 제2 피트 형성층(123b)은 제3 반도체층(123)과 같은 물질이되, 제3 반도체층(123)에 비해 성장 온도가 상대적으로 낮은 온도에서 성장됨으로써 피트(P3)가 형성될 수 있다.
제2 실시예에 의하면, 발광영역을 감소시키는 피트(P3) 사이즈(S2)를 최소화하여 광도를 유지시키며, 동시에 ESD 내성을 강화시키고자 피트(P3)를 포함하는 제3 반도체층(123) 상부에 제2 농도의 제1 도전형 제2 반도체층(122)을 배치함으로써 피트(P3)의 밀도 및 내부 커패시턴스의 증가 시킴으로써 ESD 내성을 향상시킬 수 있다.
제2 실시예에 의하면 피트(P3)를 포함하는 제3 반도체층(123) 상에 제2 농도의 제1 도전형 제2 반도체층(122)을 배치함으로써 피트(P3)가 활성층(114)에 확장되지 않음으로써 발광에 기여하는 고품질의 활성층(114) 영역이 극대화될 수 있다.
한편, 도 9에서 활성층(114)에는 피트(P3)가 없는 것처럼 도시되었으나 제3 반도체층에 형성된 피트(P3)보다 작은 사이즈의 피트가 구비될 수도 있다.
제2 실시예에서 제2 농도의 제1 도전형 제2 반도체층(122)은 제1 농도의 제1 도전형 제1 반도체층(112) 보다 고농도의 도핑이 됨으로써 ESD 내성이 향상됨과 아울러 전자 주입효율을 높혀서 내부 발광효율을 증대시킬 수 있다.
실시예에서 상기 제2 반도체층(122)은 제2 농도의 n형 GaN 반도체층을 포함할 수 있으며, 피트(P3)가 형성된 제3 반도체층(123)은 제3 농도의 n형 GaN 반도체층을 포함할 수 있다. 상기 제3 반도체층(123)의 제3 농도는 제2 반도체층(122)의 제2 농도보다 낮을 수 있다.
도 10은 제2 실시예에 따른 발광소자(102)의 제4 부분(E4) 확대도이다.
도 10에서와 같이, 제2 실시예에서의 상기 제2 반도체층(122)은 제2 농도의 n-GaN(122a)/u-GaN1(122b) 초격자 구조를 포함할 수 있다. 예를 들어, 상기 제2 반도체층(122)은 제2 농도의 n형 GaN반도체층(n-GaN)(122a)과 언도프트 GaN 반도체층(u-GaN1(122b)의 초격자 구조를 포함할 수 있다.
종래기술에서 InGaN/GaN 구조에 피트를 형성함으로써 GaN 반도체층에 결정구조가 큰 In이 도입되어 격자결합이 유발되는 문제가 있는데, 제2 실시예에서는 n-GaN(122a)/u-GaN1(122b) 초격자 구조에 피트(P4)를 형성함으로써 격자결함의 유발을 최소화하여 고품질의 박막을 형성하여 ESD 내성 향상과 더불어 발광효율을 현저히 증대시킬 수 있다.
실시예에 따른 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명시스템에 의하면, ESD 내성을 향상시킴과 아울러 광도를 저하시키지 않거나 향상시킬 수 있다.
이하, 도 11 내지 도 15를 참조하여 실시예에 따른 발광소자의 제조방법을 설명하면서 실시예의 기술적인 특징을 상술하기로 한다. 한편, 도 11 내지 도 15는 제1 실시예를 기준으로 설명하나 제조방법이 이에 한정되는 것은 아니다.
먼저, 도 11과 같이 기판(105)을 준비한다. 상기 기판(105)은 열전도성이 뛰어난 물질로 형성될 수 있으며, 전도성 기판 또는 절연성 기판일수 있다.
예를 들어, 상기 기판(105)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, and Ga203 중 적어도 하나를 사용할 수 있다. 상기 기판(105) 위에는 요철 구조가 형성될 수 있으며, 이에 대해 한정하지는 않는다.
이후, 상기 기판(105) 위에는 버퍼층(106)이 형성될 수 있다. 상기 버퍼층(106)은 이후 형성되는 발광구조물(110)의 재료와 기판(105)의 격자 부정합을 완화시켜 줄 수 있으며, 버퍼층의 재료는 3족-5족 화합물 반도체 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나로 형성될 수 있다.
다음으로, 상기 기판(105) 또는 버퍼층(106) 상에 제1 농도의 제1 도전형 제1 반도체층(112)이 형성될 수 있다.
상기 제1 도전형 제1 반도체층(112)은 반도체 화합물로 형성될 수 있다. 3족-5족, 2족-6족 등의 화합물 반도체로 구현될 수 있으며, 제1 도전형 도펀트가 도핑될 수 있다. 상기 제1 도전형 제1 반도체층(112)이 n형 반도체층인 경우, 상기 제1도전형 도펀트는 n형 도펀트로서, Si, Ge, Sn, Se, Te를 포함할 수 있으나 이에 한정되지 않는다.
상기 제1 도전형 제1 반도체층(112)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다.
상기 제1 도전형 제1 반도체층(112)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN,AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상으로 형성될 수 있다.
다음으로 도 12 및 도 3과 같이, 제1 농도의 제1 도전형 제1 반도체층(112) 상에 제2 농도의 제1 도전형 제2 반도체층(122)과, 상기 제2 반도체층(122) 상에 피트(P2)를 포함하는 제3 반도체층(123) 및 상기 제3 반도체층(123) 상에 활성층(114)이 형성될 수 있다.
상기 활성층(114)은 단일 양자 우물 구조, 다중 양자 우물 구조(MQW: Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 어느 하나로 형성될 수 있다. 예를 들어, 상기 활성층(114)은 트리메틸 갈륨 가스(TMGa), 암모니아 가스(NH3), 질소 가스(N2), 및 트리메틸 인듐 가스(TMIn)가 주입되어 다중 양자우물구조가 형성될 수 있으나 이에 한정되는 것은 아니다.
상기 활성층(114)의 양자우물/양장벽은 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InGaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs)/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다.
실시예에서 상기 활성층(114)은 복수의 활성층, 예를 들어 제1 활성층(114a), 제2 활성층(114b), 제3 활성층(114c)를 포함할 수 있다. 상기 각 제1 활성층(114a), 제2 활성층(114b), 제3 활성층(114c)들은 각각 양자우물(미도시)과 양자벽(미도시)을 포함할 수 있다.
실시예에서 제3 반도체층(123)은 상면으로부터 오목하게 리세스된 피트(P2)를 포함할 수 있다. 이에 따라 제3 반도체층(123) 상에 형성되는 제1 활성층(114a), 제2 활성층(114b), 제3 활성층(114c)들에도 피트(P2)가 형성될 수 있다.
상기 각 피트(P2)의 측 단면이 V형상으로 형성될 수 있으며, 평면 형상이 육각 형상으로 형성될 수 있다. 또한, 피트(P)는 육각 뿔 기둥 형상으로 형성될 수 있으나 이에 한정되는 것은 아니다.
상기 각 피트(P2)에는 전파되는 하나 또는 복수의 전위들(미도시)이 연결될 수 있다.
상기 제3 반도체층(123)이 약 500℃ 내지 1000℃ 범위에서 성장될 경우, V 형상을 갖는 피트들(P2)이 형성될 수 있다. 다른 예로서, 상기 제3 반도체층(123)을 소정의 두께로 형성한 다음 마스크 패턴을 이용하여 성장할 경우 V 형상의 피트들(P2)이 형성될 수 있다. 상기 제3 반도체층(123)의 두께는 상기 피트(P2)의 깊이보다 두껍게 형성될 수 있다.
실시예에서 상기 제2 반도체층(122)은 약 7×1018 내지 9×1018 (atoms/cm3) 범위인 제2 농도의 n형 GaN 반도체층으로 형성될 수 있다. 제2 반도체층(122)의 제2 농도가 7×1018 미만인 경우 도펀트의 양이 적어 ESD 내성 향상에의 기여가 미비할 수 있으며, 제2 반도체층(122)의 제2 농도가 9×1018 를 초과하는 경우 전자의 오버플로우를 유발하여 전체적인 광도가 저하될 수 있다.
실시예에서 제2 농도의 제1 도전형 제2 반도체층(122)은 제1 농도의 제1 도전형 제1 반도체층(112) 보다 고농도의 도핑이 됨으로써 피트(P2)의 밀도가 증가 등에 의해 ESD 내성이 향상됨과 아울러 전자 주입효율을 높혀서 내부 발광효율을 증대시킬 수 있다.
또한, 실시예에서 제3 반도체층(123)에 형성되는 피트(P2)의 사이즈(S2)는 약 100nm 이하, 예를 들어 약 50 nm 내지 약 100nm로 형성될 수 있다. 실시예에 따라 제3 반도체층(123)에 형성되는 피트(P2)의 사이즈(S2)가 약 50nm 내지 100nm 범위로 형성됨에 따라 피트(P2)의 사이즈(S2)가 최소화, 최적화됨으로써 실질적으로 발광에 기여하는 고품질의 활성층 영역(A2)이 현저히 증대될 수 있다.
이에 따라 실시예에 의하면, 발광영역을 감소시키는 피트(P2) 사이즈(S2)를 최소화하여 광도를 유지시키며, 동시에 ESD 내성을 강화시키고자 피트(P2)를 포함하는 제3 반도체층(123) 하부에 제2 농도의 제1 도전형 제2 반도체층(122)을 배치함으로써 피트(P2)의 밀도 및 내부 커패시턴스를 증가 시킴으로써 ESD 내성을 향상시킬 수 있다.
실시예에서 상기 제2 반도체층(122)은 제2 농도의 n형 GaN 반도체층을 포함할 수 있으며, 상기 제3 반도체층(123)은 제3 농도의 n형 GaN 반도체층을 포함할 수 있다. 상기 제3 반도체층(123)의 제3 농도는 제2 반도체층(122)의 제2 농도보다 낮을 수 있다.
종래기술에서 통상 InGaN/GaN 구조에 피트를 형성함으로써 GaN 반도체층에 결정구조가 큰 In이 도입되어 격자결합이 유발되는 문제가 있는데, 실시예에서는 GaN 반도체층에 피트를 형성함으로써 격자결함의 유발을 최소화하여 고품질의 박막을 형성하여 발광효율에 기여할 수 있다.
또는 제1 실시예는 도 7과 같이, 상기 제2 농도의 제2 반도체층(122a)은 피트(P2)와 중첩되는 영역에 형성됨으로써, 피트(P2)의 사이즈(S2)의 최소화, 최적화하여, ESD 수율이 향상 및 발광효율을 증대시킬 수 있다. 실시예에서 제2 농도의 제2 반도체층(122a)은 피트(P2)의 사이즈(S2) 이상의 크기로 형성될 수 있다.
또는 도 8, 도 9와 같이, 제2 실시예에 따른 발광소자(102)는 피트(P3)를 포함하는 제3 반도체층(123)과, 상기 제3 반도체층(123) 상에 제2 농도의 제1 도전형 제2 반도체층(122) 및 상기 제2 반도체층(122) 상에 활성층(114)의 유기적인 결합관계를 포함할 수 있다.
제2 실시예에 의하면, 발광영역을 감소시키는 피트(P3) 사이즈(S2)를 최소화하여 광도를 유지시키며, 동시에 ESD 내성을 강화시키고자 피트(P3)를 포함하는 제3 반도체층(123) 상부에 제2 농도의 제1 도전형 제2 반도체층(122)을 배치함으로써 피트(P2)의 밀도(pit density) 및 내부 커패시턴스(internal capacitance)를 증가 시킴으로써 ESD 내성을 향상시킬 수 있다.
제2 실시예에 의하면 피트(P3)를 포함하는 제3 반도체층(123) 상에 제2 농도의 제1 도전형 제2 반도체층(122)을 배치함으로써 피트(P3)가 활성층(114)에 확장되지 않음으로써 발광에 기여하는 고품질의 활성층(114) 영역이 극대화될 수 있다.
또는 도 10에서와 같이, 제2 실시예에서의 상기 제2 반도체층(122)은 제2 농도의 n-GaN(122a)/u-GaN1(122b) 초격자 구조를 포함할 수 있다. 예를 들어, 상기 제2 반도체층(122)은 제2 농도의 n형 GaN반도체층(n-GaN)(122a)과 언도프트 GaN 반도체층(u-GaN1(122b)의 초격자 구조를 포함할 수 있다.
종래기술에서 InGaN/GaN 구조에 피트를 형성함으로써 GaN 반도체층에 결정구조가 큰 In이 도입되어 격자결합이 유발되는 문제가 있는데, 제2 실시예에서는 n-GaN(122a)/u-GaN1(122b) 초격자 구조에 피트(P4)를 형성함으로써 격자결함의 유발을 최소화하여 고품질의 박막을 형성하여 ESD 내성 향상과 더불어 발광효율을 현저히 증대시킬 수 있다.
다음으로 도 13과 같이, 상기 활성층(114) 상에 알류미늄 갈륨계열 질화물반도체층(140)이 형성되어, 전자 차단(electron blocking) 및 활성층의 클래딩(MQW cladding) 역할을 해줌으로써 발광효율을 개선될 수 있다.
예를 들어, 상기 알류미늄 갈륨계열 질화물반도체층(140)은 AlxInyGa(1-x-y)N(0≤x≤1,0≤y≤1)계 반도체로 형성될 수 있으며, 상기 활성층(114)의 에너지 밴드 갭보다는 높은 에너지 밴드 갭을 가질 수 있다.
이후, 상기 제2 도전형 반도체층(116)이 알류미늄 갈륨계열 질화물반도체층(140) 상에 반도체 화합물로 형성될 수 있다.
상기 제2 도전형 반도체층(116)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 상기 제2 도전형 반도체층(116)이 p형 반도체층인 경우, 상기 제2도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
실시예에서 상기 제1 도전형 제1 반도체층(112)은 n형 반도체층, 상기 제2 도전형 반도체층(116)은 p형 반도체층으로 구현할 수 있으나 이에 한정되지 않는다.
또한 상기 제2 도전형 반도체층(116) 위에는 상기 제2 도전형과 반대의 극성을 갖는 반도체 예컨대 n형 반도체층(미도시)을 형성할 수 있다. 이에 따라 발광구조물(110)은 n-p 접합 구조, p-n 접합 구조, n-p-n 접합 구조, p-n-p 접합 구조 중 어느 한 구조로 구현할 수 있다.
이후, 상기 제2 도전형 반도체층(116) 상에 오믹층(142)이 형성된다.
예를 들어, 상기 오믹층(142)은 정공주입을 효율적으로 할 수 있도록 단일 금속 혹은 금속합금, 금속산화물 등을 다중으로 적층하여 형성할 수 있다.
예를 들어, 상기 오믹층(142)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으며, 이러한 재료에 한정되는 않는다.
다음으로, 도 14와 같이, 제1 도전형 제1 반도체층(112)이 노출되도록 오믹층극(142), 제2 도전형 반도체층(116), 알류미늄 갈륨계열 질화물반도체층(140), 활성층(114), 제3 반도체층(123), 제2 반도체층(122)의 일부를 제거할 수 있다.
다음으로, 도 15와 같이 상기 오믹층(142) 상에 제2 전극(152), 노출된 제1 도전형 제1 반도체층(112) 상에 제1 전극(151)을 각각 형성하여 실시예에 따른 발광소자를 형성할 수 있다.
실시예에 따른 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명시스템에 의하면, ESD 내성을 향상시킴과 아울러 광도를 저하시키지 않거나 향상시킬 수 있다.
실시예에 따른 발광소자는 패키지 형태로 복수개가 기판 상에 어레이될 수 있으며, 발광소자 패키지에서 방출되는 광의 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트, 형광 시트 등이 배치될 수 있다.
실시예에 따른 발광소자는 백라이트 유닛, 조명 유닛, 디스플레이 장치, 지시 장치, 램프, 가로등, 차량용 조명장치, 차량용 표시장치, 스마트 시계 등에 적용될 수 있으나 이에 한정되는 것은 아니다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
제1 농도의 제1 도전형 제1 반도체층(112),
제2 농도의 제1 도전형 제2 반도체층(122),
피트(P2), 제3 반도체층(123),
활성층(114), 제2 도전형 반도체층(116)

Claims (8)

  1. 제1 농도를 갖는 제1 도전형의 제1 반도체층;
    상기 제1 반도체층 상에 제2 농도를 갖는 상기 제1 도전형의 제2 반도체층;
    상기 제2 반도체층 상에 제1 피트를 포함하는 제3 반도체층;
    상기 제3 반도체층 상에 활성층; 및
    상기 활성층 상에 제2 도전형 반도체층;을 포함하고,
    상기 제1 농도는 상기 제1 반도체층에 도핑된 상기 제1 도전형의 도펀트 농도이고,
    상기 제2 농도는 상기 제2 반도체층에 도핑된 상기 제1 도전형의 도펀트 농도이고, 상기 제1 농도에 비해 큰 값을 갖고,
    상기 제3 반도체층은 상기 제1 도전형의 도펀트가 제3 농도로 도핑된 제1 도전형의 반도체층이고, 상기 제1 피트는 상면으로부터 오목하게 리세스되고,
    상기 제3 농도는 상기 제2 농도에 비해 작은 값을 갖고,
    상기 제2 농도는 7 ×1018 atoms/cm3 내지 9 ×1018 atoms/cm3의 범위로 제공되고,
    상기 활성층은 상면으로부터 오목하게 리세스된 제2 피트를 포함하고,
    상기 제3 반도체층의 두께는 상기 제1 피트의 깊이보다 두껍게 제공되고,
    상기 제1 도전형의 상기 제1 반도체층의 폭이 상기 제1 도전형의 상기 제2 반도체층의 폭 및 상기 제1 도전형의 상기 제3 반도체층의 폭에 비해 크고,
    상기 제1 도전형의 상기 제1 반도체층에 접촉된 전극을 포함하는 발광소자.
  2. 제1 농도를 갖는 제1 도전형의 제1 반도체층;
    상기 제1 반도체층 상에 제1 피트를 포함하는 제3 반도체층;
    상기 제3 반도체층 상에 제2 농도를 갖는 상기 제1 도전형의 제2 반도체층;
    상기 제2 반도체층 상에 활성층; 및
    상기 활성층 상에 제2 도전형 반도체층;을 포함하고,
    상기 제1 농도는 상기 제1 반도체층에 도핑된 상기 제1 도전형의 도펀트 농도이고,
    상기 제2 농도는 상기 제2 반도체층에 도핑된 상기 제1 도전형의 도펀트 농도이고, 상기 제1 농도에 비해 큰 값을 갖고
    상기 제3 반도체층은 상기 제1 도전형의 도펀트가 제3 농도로 도핑된 제1 도전형의 반도체층이고, 상기 제1 피트는 상면으로부터 오목하게 리세스되고,
    상기 제3 농도는 상기 제2 농도에 비해 작은 값을 갖고,
    상기 제2 농도는 7 ×1018 atoms/cm3 내지 9 ×1018 atoms/cm3의 범위로 제공되고,
    상기 활성층은 상면이 평평하게 제공되고,
    상기 제3 반도체층의 두께는 상기 제1 피트의 깊이보다 두껍게 제공되고,
    상기 제1 도전형의 상기 제1 반도체층의 폭이 상기 제1 도전형의 상기 제2 반도체층의 폭 및 상기 제1 도전형의 상기 제3 반도체층의 폭에 비해 크고,
    상기 제1 도전형의 상기 제1 반도체층에 접촉된 전극을 포함하는 발광소자.
  3. 삭제
  4. 제1 항 또는 제2 항에 있어서,
    상기 제3 반도체층에 형성된 피트의 크기는
    50nm 내지 100nm인 발광소자.
  5. 제1 항에 있어서,
    상기 제2 반도체층은
    상기 피트와 중첩되는 영역에 형성되는 발광소자.
  6. 삭제
  7. 제2 항에 있어서,
    상기 제2 반도체층은
    n-GaN/u-GaN 초격자 구조를 포함하는 발광소자.
  8. 삭제
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