JP2013183126A - 窒化物半導体発光素子および窒化物半導体発光素子の製造方法 - Google Patents

Abstract

【課題】順方向バイアス電圧印加時のリーク電流の増大およびピットによる発光面積の低下を抑え、かつ高いＥＳＤ耐圧を有する窒化物半導体発光素子および窒化物半導体発光素子の製造方法を提供する。
【解決手段】ｎ型窒化物半導体層と発光層との間にｎ型ＧａＮ層とｎ型ＧａＮ層よりもｎ型不純物濃度の低いＧａＮ層とが交互に積層された積層構造を有する第１のＥＳＤ対策層およびアンドープ超格子構造を含む超格子構造を有する第２のＥＳＤ対策層の少なくとも一方を有する窒化物半導体発光素子および窒化物半導体発光素子の製造方法である。
【選択図】図１

Description

本発明は、窒化物半導体発光素子および窒化物半導体発光素子の製造方法に関する。

窒化半導体発光素子において、静電耐圧（ＥＳＤ（Electro Static Discharge）耐圧）の向上が期待されている。そのため、窒化半導体発光素子とＥＳＤ対策素子（ツェナーダイオード等）とが集積化された装置が提案されている。

一方、装置の小型化および低コスト化のためには、窒化物半導体発光素子（代表としてＬＥＤ（Light Emitting Diode））自体にＥＳＤ耐圧を持たせることが望ましい。

たとえば特許文献１（特開２００７−１８０４９５号公報）には、ＥＳＤ破壊の原因となる高い逆バイアス電圧が印加された際の発光層への電荷蓄積を抑制するために、意図的にピットを導入することによって、逆バイアス電圧印加時の電流リーク経路を形成し、発光層への電流集中を抑制した発光素子が提案されている。

特開２００７−１８０４９５号公報

しかしながら、特許文献１に記載の発光素子においては、順方向バイアス電圧を印加して発光素子を動作させた時にリーク電流が増大することや、意図的に導入されたピットによって発光面積が低下することなどの懸念が指摘されている。

上記の事情に鑑みて、本発明の目的は、順方向バイアス電圧印加時のリーク電流の増大およびピットによる発光面積の低下を抑え、かつ高いＥＳＤ耐圧を有する窒化物半導体発光素子および窒化物半導体発光素子の製造方法を提供することにある。

本発明は、ｎ型窒化物半導体層と、ｎ型窒化物半導体層上に設けられたＥＳＤ対策層と、ＥＳＤ対策層上に設けられた発光層と、発光層上に設けられたｐ型窒化物半導体層と、を備え、ＥＳＤ対策層は、ｎ型ＧａＮ層とｎ型ＧａＮ層よりもｎ型不純物濃度の低いＧａＮ層とが交互に積層された積層構造を有する第１のＥＳＤ対策層、およびアンドープ超格子構造を含む超格子構造を有する第２のＥＳＤ対策層の少なくとも一方を有する窒化物半導体発光素子である。

ここで、本発明の窒化物半導体発光素子において、第２のＥＳＤ対策層は、アンドープＧａＮ層とアンドープＩｎＧａＮ層とが交互に積層されたアンドープ超格子構造と、ｎ型ＧａＮ層とｎ型ＩｎＧａＮ層とが交互に積層されたｎ型超格子構造と、を有することが好ましい。

また、本発明の窒化物半導体発光素子において、ＥＳＤ対策層は、第１のＥＳＤ対策層および第２のＥＳＤ対策層の双方を有し、第１のＥＳＤ対策層はｎ型窒化物半導体層上に設けられており、第２のＥＳＤ対策層は第１のＥＳＤ対策層上に設けられていることが好ましい。

さらに、本発明は、ｎ型窒化物半導体層上にＥＳＤ対策層を積層する工程と、ＥＳＤ対策層上に発光層を積層する工程と、発光層上にｐ型窒化物半導体層を積層する工程と、を含み、ＥＳＤ対策層は、ｎ型ＧａＮ層とｎ型ＧａＮ層よりもｎ型不純物濃度の低いＧａＮ層とが交互に積層された積層構造を有する第１のＥＳＤ対策層、およびアンドープ超格子構造を含む超格子構造を有する第２のＥＳＤ対策層の少なくとも一方を有する、窒化物半導体発光素子の製造方法である。

ここで、本発明の窒化物半導体発光素子の製造方法において、第２のＥＳＤ対策層は、アンドープＧａＮ層とアンドープＩｎＧａＮ層とが交互に積層されたアンドープ超格子構造と、ｎ型ＧａＮ層とｎ型ＩｎＧａＮ層とが交互に積層されたｎ型超格子構造と、を有することが好ましい。

また、本発明の窒化物半導体発光素子の製造方法において、ＥＳＤ対策層を積層する工程は、ｎ型窒化物半導体層上に第１のＥＳＤ対策層を積層する工程と、第１のＥＳＤ対策層上に第２のＥＳＤ対策層を積層する工程と、を含むことが好ましい。

本発明によれば、順方向バイアス電圧印加時のリーク電流の増大およびピットによる発光面積の低下を抑え、かつ高いＥＳＤ耐圧を有する窒化物半導体発光素子および窒化物半導体発光素子の製造方法を提供することができる。

本発明の窒化物半導体発光素子の一例の模式的な断面図である。 図１に示す窒化物半導体発光素子の製造方法の一例の製造工程の一部を図解する模式的な断面図である。 図１に示す窒化物半導体発光素子の製造方法の一例の製造工程の他の一部を図解する模式的な断面図である。 図１に示す窒化物半導体発光素子の製造方法の一例の製造工程の他の一部を図解する模式的な断面図である。 図１に示す窒化物半導体発光素子の製造方法の一例の製造工程の他の一部を図解する模式的な断面図である。 図１に示す窒化物半導体発光素子の製造方法の一例の製造工程の他の一部を図解する模式的な断面図である。 実施例１のＬＥＤチップの製造方法の製造工程の一部を図解する模式的な断面図である。 実施例１のＬＥＤチップの製造方法の製造工程の他の一部を図解する模式的な断面図である。 実施例１のＬＥＤチップの製造方法の製造工程の他の一部を図解する模式的な断面図である。 実施例１のＬＥＤチップの製造方法の製造工程の他の一部を図解する模式的な断面図である。 実施例１のＬＥＤチップの製造方法の製造工程の他の一部を図解する模式的な断面図である。 実施例１のＬＥＤチップの製造方法の製造工程の他の一部を図解する模式的な断面図である。 実施例１と比較例１のＬＥＤチップのＥＳＤ印加試験の結果を示す図である。 実施例１および比較例１のそれぞれのＬＥＤチップの素子内部の電界強度分布の一次元デバイスシミュレーション結果を示す図である。 実施例１および比較例１のそれぞれのＬＥＤチップの逆バイアス電圧を印加した時に発光層に加えられる電界強度と、印加される逆バイアス電圧との関係を示す図である。

以下、本発明の実施の形態について説明する。なお、本発明の図面において、同一の参照符号は、同一部分または相当部分を表わすものとする。

図１に、本発明の窒化物半導体発光素子の一例の模式的な断面図を示す。図１に示すように、基板１と、基板１上に設けられた窒化物半導体バッファ層２と、窒化物半導体バッファ層２上に設けられたｎ型窒化物半導体層３と、ｎ型窒化物半導体層３上に設けられた第１のＥＳＤ対策層２１と、第１のＥＳＤ対策層２１上に設けられた第２のＥＳＤ対策層２２と、第２のＥＳＤ対策層２２上に設けられた発光層１３と、発光層１３上に設けられたｐ型窒化物半導体層１４と、を備えている。

ｎ型窒化物半導体層３の表面上にはｎ電極１５が形成されており、ｐ型窒化物半導体層１４の表面上にはｐ電極１６が形成されている。

第１のＥＳＤ対策層２１は、ｎ型ＧａＮ層２１ａと、ｎ型ＧａＮ層２１ａよりもｎ型不純物濃度の低いＧａＮ層２１ｂとが交互に積層された積層構造体からなる。

第２のＥＳＤ対策層２２は、アンドープＧａＮ層２２ａとアンドープＩｎＧａＮ層２２ｂとが交互に積層されたアンドープ超格子構造２２Ａと、ｎ型ＧａＮ層２２ｃとｎ型ＩｎＧａＮ層２２ｄとが交互に積層されたｎ型超格子構造２２Ｂとからなる。

図１に示す窒化物半導体発光素子は、たとえば以下のようにして製造することができる。まず、図２の模式的断面図に示すように、基板１上に、窒化物半導体バッファ層２およびｎ型窒化物半導体層３をこの順序で、たとえばＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法などにより積層する。

ここで、基板１としては、たとえば、サファイア（Ａｌ₂Ｏ₃）基板などを用いることができる。

また、窒化物半導体バッファ層２としては、たとえば、Ａｌ_x1Ｇａ_y1Ｉｎ_z1Ｎ（０≦ｘ１≦１、０≦ｙ１≦１、０≦ｚ１≦１、ｘ１＋ｙ１＋ｚ１≠０）からなる窒化物半導体層の１層以上を用いることができる。

また、ｎ型窒化物半導体層３としては、たとえば、Ａｌ_x2Ｇａ_y2Ｉｎ_z2Ｎ（０≦ｘ２≦１、０≦ｙ２≦１、０≦ｚ２≦１、ｘ２＋ｙ２＋ｚ２≠０）からなる窒化物半導体層にｎ型不純物をドープした層の１層以上を用いることができる。ｎ型不純物としては、たとえばリンなどを用いることができる。

次に、図３の模式的断面図に示すように、ｎ型窒化物半導体層３上に第１のＥＳＤ対策層２１をたとえばＭＯＣＶＤ法などにより積層する。ここで、第１のＥＳＤ対策層２１は、ｎ型ＧａＮ層２１ａと、ｎ型ＧａＮ層２１ａよりもｎ型不純物濃度の低いＧａＮ層２１ｂとを交互に積層し、最後にｎ型ＧａＮ層２１ａを積層することによって形成することができる。

ｎ型ＧａＮ層２１ａのｎ型不純物濃度（ｎ型不純物ドープ濃度）は、たとえば１×１０¹⁹個／ｃｍ³以上とすることができる。ｎ型不純物としては、たとえばシリコンなどを用いることができる。

ＧａＮ層２１ｂとしては、ｎ型ＧａＮ層２１ａよりもｎ型不純物濃度が低いＧａＮ層を用いることができ、なかでもアンドープＧａＮ層を用いることが好ましい。ｎ型不純物としては、たとえばリンなどを用いることができる。

なお、ｎ型ＧａＮ層２１ａとＧａＮ層２１ｂとの積層数は特に限定されない。たとえば、ｎ型ＧａＮ層２１ａとＧａＮ層２１ｂとのペアを３ペア積層した後、最後にｎ型ＧａＮ層２１ａを積層してもよい。また、ｎ型ＧａＮ層２１ａとＧａＮ層２１ｂとのペアを２ペア積層した後、最後にｎ型ＧａＮ層２１ａを積層してもよい。

ｎ型ＧａＮ層２１ａのそれぞれの厚さは、たとえば５ｎｍ以上５００ｎｍ以下とすることができる。また、ＧａＮ層２１ｂのそれぞれの厚さは、たとえば５ｎｍ以上５００ｎｍ以下とすることができる。

次に、図４の模式的断面図に示すように、第１のＥＳＤ対策層２１上に第２のＥＳＤ対策層２２をたとえばＭＯＣＶＤ法などにより積層する。ここで、第２のＥＳＤ対策層２２は、たとえば、アンドープＧａＮ層２２ａとアンドープＩｎＧａＮ層２２ｂとが交互に積層されたアンドープ超格子構造２２Ａと、ｎ型ＧａＮ層２２ｃとｎ型ＩｎＧａＮ層２２ｄとが交互に積層されたｎ型超格子構造２２Ｂとを有するように積層することによって形成することができる。

アンドープＧａＮ層２２ａとしては、たとえば、ＧａＮからなる窒化物半導体層にｎ型不純物およびｐ型不純物のいずれもドープしていない層を用いることができる。

アンドープＩｎＧａＮ層２２ｂとしては、たとえば、Ｉｎ_y3Ｇａ_z3Ｎ（０＜ｙ３＜１、０＜ｚ３＜１、ｙ３＋ｚ３＝１）からなる窒化物半導体層にｎ型不純物およびｐ型不純物のいずれもドープしていない層を用いることができる。

ｎ型ＧａＮ層２２ｃとしては、たとえば、ＧａＮからなる窒化物半導体層にｎ型不純物をドープした層を用いることができる。ｎ型ＧａＮ層２２ｃのｎ型不純物濃度は、たとえば１×１０¹⁹個／ｃｍ³以上とすることができる。ｎ型不純物としては、たとえばリンなどを用いることができる。

ｎ型ＩｎＧａＮ層２２ｄとしては、たとえば、Ｉｎ_y4Ｇａ_z4Ｎ（０＜ｙ４＜１、０＜ｚ４＜１、ｙ４＋ｚ４＝１）からなる窒化物半導体層にｎ型不純物をドープした層を用いることができる。ｎ型ＩｎＧａＮ層２２ｄのｎ型不純物濃度は、たとえば１×１０¹⁹個／ｃｍ³以上とすることができる。ｎ型不純物としては、たとえばリンなどを用いることができる。

第２のＥＳＤ対策層２２は、アンドープ超格子構造２２Ａとｎ型超格子構造２２Ｂとを有していれば、その他の構造は特に限定されない。たとえば、第１のＥＳＤ対策層２１上にアンドープＧａＮ層２２ａとアンドープＩｎＧａＮ層２２ｂとのペアを１５ペア積層してアンドープ超格子構造２２Ａを形成した後に、ｎ型ＧａＮ層２２ｃとｎ型ＩｎＧａＮ層２２ｄとのペアを５ペア積層してｎ型超格子構造２２Ｂを形成して、第２のＥＳＤ対策層２２としてもよい。

また、たとえば、第１のＥＳＤ対策層２１上にアンドープＧａＮ層２２ａとアンドープＩｎＧａＮ層２２ｂとのペアを１７ペア積層してアンドープ超格子構造２２Ａを形成した後に、ｎ型ＧａＮ層２２ｃとｎ型ＩｎＧａＮ層２２ｄとのペアを３ペア積層してｎ型超格子構造２２Ｂを形成して、第２のＥＳＤ対策層２２としてもよい。

また、たとえば、第１のＥＳＤ対策層２１上にｎ型ＧａＮ層２２ｃとｎ型ＩｎＧａＮ層２２ｄとのペアを５ペア積層してｎ型超格子構造２２Ｂを形成した後、アンドープＧａＮ層２２ａとアンドープＩｎＧａＮ層２２ｂとのペアを１０ペア積層してアンドープ超格子構造２２Ａを形成し、その後、ｎ型ＧａＮ層２２ｃとｎ型ＩｎＧａＮ層２２ｄとのペアを５ペア積層してｎ型超格子構造２２Ｂを形成して、第２のＥＳＤ対策層２２としてもよい。

なお、アンドープＧａＮ層２２ａのそれぞれの厚さは、たとえば１ｎｍ以上３ｎｍ以下とすることができ、アンドープＩｎＧａＮ層２２ｂのそれぞれの厚さは、たとえば１ｎｍ以上３ｎｍ以下とすることができる。

また、ｎ型ＧａＮ層２２ｃのそれぞれの厚さは、たとえば１ｎｍ以上３ｎｍ以下とすることができ、ｎ型ＩｎＧａＮ層２２ｄのそれぞれの厚さは、たとえば１ｎｍ以上３ｎｍ以下とすることができる。

次に、図５の模式的断面図に示すように、第２のＥＳＤ対策層２２上に発光層１３をたとえばＭＯＣＶＤ法などにより積層する。

発光層１３としては、たとえば、量子井戸層と量子障壁層との交互積層体を用いることができる。量子井戸層としては、たとえば、Ａｌ_x5Ｇａ_y5Ｉｎ_z5Ｎ（０≦ｘ５≦１、０≦ｙ５≦１、０≦ｚ５≦１、ｘ５＋ｙ５＋ｚ５≠０）からなる窒化物半導体層を用いることができる。また、量子障壁層としては、たとえば、Ａｌ_x6Ｇａ_y6Ｉｎ_z6Ｎ（０≦ｘ６≦１、０≦ｙ６≦１、０≦ｚ６≦１、ｘ６＋ｙ６＋ｚ６≠０）からなり、量子井戸層よりもバンドギャップの広い窒化物半導体層を用いることができる。

なお、発光層１３は、たとえば、量子井戸層を１つ有するＳＱＷ（Single Quantum Well）構造、または量子井戸層を２つ以上有するＭＱＷ（Multiple Quantum Well）構造のいずれであってもよい。

次に、図６の模式的断面図に示すように、発光層１３上にｐ型窒化物半導体層１４をたとえばＭＯＣＶＤ法などにより積層する。

ｐ型窒化物半導体層１４としては、たとえば、Ａｌ_x7Ｇａ_y7Ｉｎ_z7Ｎ（０≦ｘ７≦１、０≦ｙ７≦１、０≦ｚ７≦１、ｘ７＋ｙ７＋ｚ７≠０）からなる窒化物半導体層にｐ型不純物をドープした層の１層以上を用いることができる。ｐ型不純物としては、たとえばマグネシウムなどを用いることができる。

その後、ｐ型窒化物半導体層１４の積層後のウエハの一部をエッチングして、ｎ型窒化物半導体層３の表面の一部を露出させ、ｎ型窒化物半導体層３の露出表面にｎ電極１５を形成し、ｐ型窒化物半導体層１４の表面にｐ電極１６を形成し、その後、個々の素子に分割することによって、図１に示す窒化物半導体発光素子が得られる。

以上のようにして作製された図１に示す窒化物半導体発光素子は、ｎ型窒化物半導体層３と発光層１３との間に、ｎ型窒化物半導体層３側から第１のＥＳＤ対策層２１および第２のＥＳＤ対策層２２の順に積層された構造が挿入されている。

これにより、ｎ電極１５とｐ電極１６との間にＥＳＤ破壊の原因となる逆バイアス方向の高電圧が印加された場合であっても、空乏層が第１のＥＳＤ対策層２１および第２のＥＳＤ対策層２２側に伸長することから、発光層１３に印加される逆バイアス電圧（電界）を低減することができる。

そのため、ｎ電極１５とｐ電極１６との間に逆バイアス方向の高電圧が印加された場合でも、発光層１３に印加される電界が緩和され、結果として、ＥＳＤ破壊が生じる閾値電圧、すなわちＥＳＤ耐圧を高くすることができる。

また、図１に示す窒化物半導体発光素子においては、意図的にピットを導入する必要がないことから、順方向バイアス電圧印加時のリーク電流の増大およびピットによる発光面積の低下を抑えることができる。それゆえ、図１に示す窒化物半導体発光素子においては、上記の問題による発光特性の低下を有効に防止することができる。

また、上記においては、ＥＳＤ対策層として、第１のＥＳＤ対策層２１および第２のＥＳＤ対策層２２の双方を用いた場合について説明したが、第１のＥＳＤ対策層２１または第２のＥＳＤ対策層２２のいずれか一方のみを用いてもよい。ただし、第１のＥＳＤ対策層２１および第２のＥＳＤ対策層２２の双方を用いた場合には、ＥＳＤ耐圧をより高くすることができるとともに、順方向バイアス電圧印加時のリーク電流の増大およびピットによる発光面積の低下をより効果的に抑えることができる。

＜実施例１＞
まず、図７の模式的断面図に示すように、凹凸パターン（図示せず）を形成したサファイア基板１０１の表面上に、ＡｌＮバッファ層１０２ａを積層した後、アンドープＧａＮ層およびＳｉドープｎ型ＧａＮ層の積層体からなる下地層１０２ｂを積層して、テンプレートウエハ２０１を形成した。

次に、図８の模式的断面図に示すように、上記のテンプレートウエハ２０１をＭＯＣＶＤ装置内に設置し、テンプレートウエハ２０１の温度を１０５０℃に加熱して、下地層１０２ｂ上に、Ｓｉドープｎ型ＧａＮ層１０３をＭＯＣＶＤ法により１．５μｍの厚さに結晶成長させた。

次に、図９の模式的断面図に示すように、テンプレートウエハ２０１の温度を１０５０℃に保持した状態で、ｎ型ＧａＮ層１０３上に、厚さ２５ｎｍのＳｉドープｎ型ＧａＮ層（Ｓｉドープ濃度：１×１０¹⁹個／ｃｍ³）、厚さ８７ｎｍのアンドープＧａＮ層、厚さ５０ｎｍのＳｉドープｎ型ＧａＮ層（Ｓｉドープ濃度：１×１０¹⁹個／ｃｍ³）、厚さ８７ｎｍのアンドープＧａＮ層、厚さ５０ｎｍのＳｉドープｎ型ＧａＮ層（Ｓｉドープ濃度：１×１０¹⁹個／ｃｍ³）、厚さ８３ｎｍのアンドープＧａＮ層、および厚さ２５ｎｍのＳｉドープｎ型ＧａＮ層（Ｓｉドープ濃度：１×１０¹⁹個／ｃｍ³）をこの順にＭＯＣＶＤ法により結晶成長させて、第１のＥＳＤ対策層１２１を積層した。

次に、図１０の模式的断面図に示すように、テンプレートウエハ２０１の温度を８８０℃に低下させた状態で、第１のＥＳＤ対策層１２１上に、厚さ１．７５ｎｍのアンドープＧａＮからなるワイドバンドギャップ層と厚さ１．７５ｎｍのアンドープＩｎ_0.04Ｇａ_0.96Ｎからなるナローバンドギャップ層とを交互に１５周期結晶成長させ、続いて、厚さ１．７５ｎｍのＳｉドープｎ型ＧａＮ（Ｓｉドープ濃度：１×１０¹⁹個／ｃｍ³）からなるワイドバンドギャップ層と厚さ１．７５ｎｍのＳｉドープｎ型Ｉｎ_0.04Ｇａ_0.96Ｎ（Ｓｉドープ濃度：１×１０¹⁹個／ｃｍ³）からなるナローバンドギャップ層とを交互に５周期結晶成長させて、第２のＥＳＤ対策層１２２を積層した。

次に、図１１の模式的断面図に示すように、ＩｎＧａＮ／ＧａＮ多重量子井戸発光層１１３（厚さ２．７ｎｍのｎ型Ｉｎ_0.2Ｇａ_0.8Ｎ量子井戸層と厚さ４．２ｎｍのＧａＮ量子障壁層とを交互に１層ずつ８周期積層した積層体、量子井戸層の成長速度２０ｎｍ／ｈｒ、量子障壁層の成長速度９０ｎｍ／ｈｒ、ＰＬ波長４４１ｎｍ、ｎ型Ｉｎ_0.2Ｇａ_0.8Ｎ量子井戸層のＳｉドープ濃度４．３×１０¹⁸個／ｃｍ³）およびｐ型ＧａＮ層１１４をＭＯＣＶＤ法により結晶成長させた。

次に、図１２の模式的断面図に示すように、ｎ型ＧａＮ層１０３の表面の一部が露出するまでエッチングを行ない、ｎ型ＧａＮ層１０３の表面上にｎ電極１１５を形成するとともに、ｐ型ＧａＮ層１１４の表面上にｐ電極１１６を形成した。

その後、上記のテンプレートウエハ２０１を個々の素子に分割することによって、実施例１のＬＥＤチップを作製した。

＜実施例２＞
ｎ型ＧａＮ層１０３上に、厚さ２５ｎｍのＳｉドープｎ型ＧａＮ層（Ｓｉドープ濃度：１×１０¹⁹個／ｃｍ³）、厚さ８７ｎｍのアンドープＧａＮ層、厚さ５０ｎｍのＳｉドープｎ型ＧａＮ層（Ｓｉドープ濃度：１×１０¹⁹個／ｃｍ³）、厚さ８７ｎｍのアンドープＧａＮ層、および厚さ２５ｎｍのＳｉドープｎ型ＧａＮ層（Ｓｉドープ濃度：１×１０¹⁹個／ｃｍ³）をこの順にＭＯＣＶＤ法により結晶成長させて、第１のＥＳＤ対策層１２１を積層したこと以外は実施例１と同様にして、実施例２のＬＥＤチップを作製した。

＜実施例３＞
第１のＥＳＤ対策層１２１上に、厚さ１．７５ｎｍのアンドープＧａＮからなるワイドバンドギャップ層と厚さ１．７５ｎｍのアンドープＩｎ_0.04Ｇａ_0.96Ｎからなるナローバンドギャップ層とを交互に１７周期結晶成長させ、続いて、厚さ１．７５ｎｍのＳｉドープｎ型ＧａＮ（Ｓｉドープ濃度：１×１０¹⁹個／ｃｍ³）からなるワイドバンドギャップ層と厚さ１．７５ｎｍのＳｉドープｎ型Ｉｎ_0.04Ｇａ_0.96Ｎ（Ｓｉドープ濃度：１×１０¹⁹個／ｃｍ³）からなるナローバンドギャップ層とを交互に３周期結晶成長させて、第２のＥＳＤ対策層１２２を積層したこと以外は実施例１と同様にして、実施例３のＬＥＤチップを作製した。

＜実施例４＞
第１のＥＳＤ対策層１２１上に、厚さ１．７５ｎｍのＳｉドープｎ型ＧａＮ（Ｓｉドープ濃度：１×１０¹⁹個／ｃｍ³）からなるワイドバンドギャップ層と厚さ１．７５ｎｍのＳｉドープｎ型Ｉｎ_0.04Ｇａ_0.96Ｎ（Ｓｉドープ濃度：１×１０¹⁹個／ｃｍ³）からなるナローバンドギャップ層とを交互に５周期結晶成長させ、続いて、厚さ１．７５ｎｍのアンドープＧａＮからなるワイドバンドギャップ層と厚さ１．７５ｎｍのアンドープＩｎ_0.04Ｇａ_0.96Ｎからなるナローバンドギャップ層とを交互に１０周期結晶成長させ、その後、厚さ１．７５ｎｍのＳｉドープｎ型ＧａＮ（Ｓｉドープ濃度：１×１０¹⁹個／ｃｍ³）からなるワイドバンドギャップ層と厚さ１．７５ｎｍのＳｉドープｎ型Ｉｎ_0.04Ｇａ_0.96Ｎ（Ｓｉドープ濃度：１×１０¹⁹個／ｃｍ³）からなるナローバンドギャップ層とを交互に５周期結晶成長させて、第２のＥＳＤ対策層１２２を積層したこと以外は実施例１と同様にして、実施例４のＬＥＤチップを作製した。

＜比較例１＞
第１のＥＳＤ対策層１２１に代えて厚さ４０７ｎｍのＳｉドープｎ型ＧａＮ層（Ｓｉドープ濃度：１×１０¹⁹個／ｃｍ³）を積層し、第２のＥＳＤ対策層１２２に代えて厚さ１．７５ｎｍのＳｉドープｎ型ＧａＮ（Ｓｉドープ濃度：１×１０¹⁹個／ｃｍ³）からなるワイドバンドギャップ層と厚さ１．７５ｎｍのＳｉドープｎ型Ｉｎ_0.04Ｇａ_0.96Ｎからなるナローバンドギャップ層とを交互に２０周期結晶成長させたこと以外は実施例１と同様にして、比較例１のＬＥＤチップを作製した。

＜ＥＳＤ耐圧評価＞
実施例１と比較例１とについて、個々の素子に分割する前のウエハの状態で、ｐ電極とｎ電極との間に−６００Ｖの電圧を印加するＥＳＤ印加試験を行ない、同程度のＥＳＤ不良率（１５〜１８％）を示すウエハを抽出した。

次に、これらのウエハの裏面を研削した後に個々の素子に分割して、実施例１および比較例１のそれぞれのＬＥＤチップを１５個抜き取り、ＴＯ−１８ステム上にマウントしてＥＳＤ印加試験（０Ｖ〜−８０００Ｖ）を実施した。図１３にその結果を示す。

図１３に示すように、比較例１のＬＥＤチップにおいては、ＥＳＤ耐圧が０Ｖ〜−８０００Ｖの間でばらついたのに対し、実施例１のＬＥＤチップにおいては、すべてのＬＥＤチップにおいて、−８０００ＶまでのＥＳＤ耐圧が確認された。

ここで、ＥＳＤ耐圧の「−」は逆バイアス方向を意味することから、実施例１のＬＥＤチップにおいては、比較例１のＬＥＤチップと比べて、非常に高いＥＳＤ耐圧を有することが確認された。

＜シミュレーション＞
図１４に、実施例１および比較例１のそれぞれのＬＥＤチップの素子内部の電界強度分布の一次元デバイスシミュレーション結果を示す。なお、実施例１および比較例２におけるＳｉドープ濃度と、シミュレーションによるキャリア濃度とは、活性化率などの観点から必ずしも値は一致していない。

たとえば、実施例１の第２のＥＳＤ対策層１２２のｎ型ＧａＮからなるワイドバンドギャップ層とｎ型Ｉｎ_0.04Ｇａ_0.96Ｎからなるナローバンドギャップ層との５層ペアのＳｉドープ濃度はそれぞれ１×１０¹⁹個／ｃｍ³であるが、シミュレーションのキャリア濃度ではそれぞれ４×１０¹⁸個／ｃｍ³とした。

また、実施例１の第２のＥＳＤ対策層１２２のアンドープＧａＮからなるワイドバンドギャップ層と厚さ１．７５ｎｍのアンドープＩｎ_0.04Ｇａ_0.96Ｎからなるナローバンドギャップ層との１５層ペアのシミュレーションのキャリア濃度は約３．５×１０¹⁶個／ｃｍ³と読み取れるが、これは、シミュレーションの便宜上、極低濃度の値を設定しているためであり、実施例１と同じくアンドープと見て問題はない。

図１４に示すように、実施例１のＬＥＤチップにおいては、ＥＳＤ破壊の原因となる逆バイアス方向の高電圧が印加された際に、空乏層が第１のＥＳＤ対策層１２１および第２のＥＳＤ対策層１２２に伸長し、ＩｎＧａＮ／ＧａＮ多重量子井戸発光層１１３に印加される逆方向電圧（電界）が低減されることがわかった。

窒化物半導体発光素子においては、発光層は、その他の層に対して低い温度で結晶成長されるため、結晶欠陥や組成の不均一性が大きく、ＥＳＤ破壊が発生しやすいとされている。しかしながら、実施例１のＬＥＤチップにおいては、発光層に印加される逆バイアス電圧を低減することができるため、発光層のＥＳＤ破壊が生じる閾値電圧、すなわちＥＳＤ耐圧が向上するものと考えられる。

図１５に、実施例１および比較例１のそれぞれのＬＥＤチップの逆バイアス電圧を印加した時に発光層に加えられる電界強度と、印加される逆バイアス電圧との関係を示す。印加される逆バイアス電圧が低い場合には、実施例１および比較例１のいずれにおいても発光層に印加される電界強度は等しいことがわかった。

一方、印加される逆バイアス電圧が高い場合には、比較例１と比べて、実施例１のＬＥＤチップの発光層の電界強度を低減できることが確認された。これは、実施例１のＬＥＤチップが、−８０００Ｖという高いＥＳＤ耐圧を示したことと対応している。したがって、実施例１のＬＥＤチップの第１のＥＳＤ対策層１２１および第２のＥＳＤ対策層１２２は、ＥＳＤ耐圧の向上のために有効な構造であると言える。

また、実施例１のＬＥＤチップにおいては、意図的にピットを導入する必要がないことから、順方向バイアス電圧印加時のリーク電流の増大およびピットによる発光面積の低下の問題の発生を抑えることができる。

また、実施例２〜４のＬＥＤチップについても、実施例１のＬＥＤチップと同様の高いＥＳＤ耐圧が得られることが確認された。また、実施例２〜４のＬＥＤチップにおいても、意図的にピットを導入する必要がないことから、順方向バイアス電圧印加時のリーク電流の増大およびピットによる発光面積の低下の問題の発生を抑えることができる。

以上のように本発明の実施の形態および実施例について説明を行なったが、上述の実施の形態および各実施例の構成を適宜組み合わせることも当初から予定している。

今回開示された実施の形態および実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明は、窒化物半導体発光素子および窒化物半導体発光素子の製造方法に利用することができる。

１ 基板、２ 窒化物半導体バッファ層、３ ｎ型窒化物半導体層、２１ 第１のＥＳＤ対策層、２２ 第２のＥＳＤ対策層、１３ 発光層、１４ ｐ型窒化物半導体層、１５ ｎ電極、１６ ｐ電極、２１ａ ｎ型ＧａＮ層、２１ｂ ＧａＮ層、２２Ａ アンドープ超格子構造、２２ａ アンドープＧａＮ層、２２ｂ アンドープＩｎＧａＮ層、２２Ｂ ｎ型超格子構造、２２ｃ ｎ型ＧａＮ層、２２ｄ ｎ型ＩｎＧａＮ層、１０１ サファイア基板、１０２ａ ＡｌＮバッファ層、１０２ｂ 下地層、１０３ ｎ型ＧａＮ層、１２１ 第１のＥＳＤ対策層、１２２ 第２のＥＳＤ対策層、１１３ 発光層、１１４ ｐ型ＧａＮ層、１１５ ｎ電極、１１６ ｐ電極、２０１ テンプレートウエハ。

Claims (6)

1. ｎ型窒化物半導体層と、
   前記ｎ型窒化物半導体層上に設けられたＥＳＤ対策層と、
   前記ＥＳＤ対策層上に設けられた発光層と、
   前記発光層上に設けられたｐ型窒化物半導体層と、を備え、
   前記ＥＳＤ対策層は、ｎ型ＧａＮ層と前記ｎ型ＧａＮ層よりもｎ型不純物濃度の低いＧａＮ層とが交互に積層された積層構造を有する第１のＥＳＤ対策層、およびアンドープ超格子構造を含む超格子構造を有する第２のＥＳＤ対策層の少なくとも一方を有する、窒化物半導体発光素子。
2. 前記第２のＥＳＤ対策層は、アンドープＧａＮ層とアンドープＩｎＧａＮ層とが交互に積層されたアンドープ超格子構造と、ｎ型ＧａＮ層とｎ型ＩｎＧａＮ層とが交互に積層されたｎ型超格子構造と、を有する、請求項１に記載の窒化物半導体発光素子。
3. 前記ＥＳＤ対策層は、前記第１のＥＳＤ対策層および前記第２のＥＳＤ対策層の双方を有し、
   前記第１のＥＳＤ対策層は、前記ｎ型窒化物半導体層上に設けられており、
   前記第２のＥＳＤ対策層は、前記第１のＥＳＤ対策層上に設けられている、請求項１または２に記載の窒化物半導体発光素子。
4. ｎ型窒化物半導体層上にＥＳＤ対策層を積層する工程と、
   前記ＥＳＤ対策層上に発光層を積層する工程と、
   前記発光層上にｐ型窒化物半導体層を積層する工程と、を含み、
   前記ＥＳＤ対策層は、ｎ型ＧａＮ層と前記ｎ型ＧａＮ層よりもｎ型不純物濃度の低いＧａＮ層とが交互に積層された積層構造を有する第１のＥＳＤ対策層、およびアンドープ超格子構造を含む超格子構造を有する第２のＥＳＤ対策層の少なくとも一方を有する、窒化物半導体発光素子の製造方法。
5. 前記第２のＥＳＤ対策層は、アンドープＧａＮ層とアンドープＩｎＧａＮ層とが交互に積層されたアンドープ超格子構造と、ｎ型ＧａＮ層とｎ型ＩｎＧａＮ層とが交互に積層されたｎ型超格子構造と、を有する、請求項４に記載の窒化物半導体発光素子の製造方法。
6. 前記ＥＳＤ対策層を積層する工程は、前記ｎ型窒化物半導体層上に前記第１のＥＳＤ対策層を積層する工程と、前記第１のＥＳＤ対策層上に前記第２のＥＳＤ対策層を積層する工程と、を含む、請求項４または５に記載の窒化物半導体発光素子の製造方法。

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