KR20090107403A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 층을 이루는 반도체 장치를 제조하는 방법 및 그것에 의해 제조된 반도체 장치에 관한 것이다.
본 발명에 따른 층을 이루는 반도체 장치의 제조 방법은 (a) 다수의 반도체 나노-구조들을 구비하는 베이스를 준비하는 단계; (b) 에피택셜 성장 프로세스를 이용하여 상기 나노-구조들 위에 반도체 물질을 성장시키는 단계; 및 (c) 에피택셜 성장 프로세스를 이용하여 상기 반도체 물질 위에 상기 반도체 장치의 층을 성장시키는 단계를 포함하며, 상기 다수의 반도체 나노-구조들이 서브스트레이트 위에 위치하며, 상기 서브스트레이트가 노출될 때까지 상기 서브스트레이트 위에 반도체 템플레이트를 식각함으로써 상기 나노-구조들을 제조하는 초기 단계를 포함하는 것을 특징으로 한다.
반도체 물질, 나노-구조, 나노-컬럼, 서브스트레이트, 템플레이트

Description

반도체 장치 및 그 제조 방법{Production of Semiconductor Devices}
본 발명은 층을 이루는 반도체 장치를 제조하는 방법 및 그것에 의해 제조된 반도체 장치에 관한 것이다.
와이드 밴드-갭 GaN 및 연관된 물질들은, 다양한 장치들에서의 사용을 위해 가장 흥미있는 합성물 반도체들로 인식되고 있다. 그들은 가시광선에서 자외선의 와이드 스펙트럼의 범위와 고온/고전원 어플리케이션들 영역에서 동작하는 광전자 및 마이크로전자 장치들에 적합하다. 다른 와이드-밴드-갭 반도체들과 비교하여 질화물 반도체들의 주요 이점은 광전자 및 마이크로전자 장치들용으로 사용될 때 고온 및 고전원에서 낮은 저항 경향을 가진다. 한편, 낮은-치수의 양자 구속 효과들(즉, 양자 와이어들과 도트들)은 광학 장치 수행을 향상시키기 위한 주요한 기술들의 하나가 되는 것으로 기대된다. III-V족 질화물들에서 다양한 낮은-치수의 구조들의 제조는 선택된 영역에서 식각, 재-성장, 과성장, 경사진 서브스트레이트들에서 성장, 자기-조직화 프로세스 등등의 방법들을 이용하여 착수된다.
최근의 기술적인 이점들에도 불구하고, GaN 장치들에서 추가적인 연구를 막는 주된 장애물들 중의 하나가 높은 질과 상업적으로 이용가능한 저-비용의 결여, 및 독립적인(free-standing) GaN 템플레이트들(templates)이다. 또한, 사파이어와 SiC와 같은 서브스트레이트들은 통상적으로 질화물계(nitride-based) 장치들에 사용된다. 격자 미스매치(mismatch)와, 증착된 필름과 서브스트레이트(헤테로에피택시) 사이에서 열팽창계수에서의 큰 차이들의 결과로서, 매우 높은 관통 전위의 밀도(109 to 1010 cm-2)와, 원하지 않는 잔여물 변형에 의해 야기된 심각한 웨이퍼 벤딩/크래킹은 성장된 질화물층들에 생긴다. 이러한 요소들은 질화물계 광전자 및 마이크로전자 장치들의 수행 및 수명에 중요한 영향을 줄 수 있다.
에피택셜 측면 성장 기술(epitaxial lateral overgrowth technique)(소위 ELOG와, 그것의 변형: facet initiated epitaxial lateral overgrowth (FIELO) 및 Pendeo (걸거가 걸려지는 이라는 라틴어))은 벤딩을 억제하기 위해 채용된 가장 널리 사용된 접근법(approach)이며, 물질에서 관통 전위의 중요한 일부이다. 초기-성장된 GaN 막들에 증착된 측면으로 과성장한 산화물(또는 금속) 스트라이프들(stripes)은 전위 밀도에서 대략 두개의 차수 크기의 절감, 즉 107 cm-2 로 절감의 성취를 보여줬다. 그러나, 낮은 결함-밀도 물질은 합체 전면에 위치한 날개 영역에 발생할 뿐이고, 전체 웨이퍼 표면 영역의 대략 1/5 만을 나타낸다. 큰 합체 전면 경사와 장력 스트레스 모두가 과성장 영역에 존재한다. 사각 마스크들로 인한 비대칭 스트레스는 또한 비대칭 굽힘 형태를 생기게 한다.
낮은 결함-밀도의 독립적인 GaN은, 현재 광전자 및 마이크로전자 장치들에 원하는 가공품을 실현시키기 위해 선택되는 물질들의 하나이다. 30mW 출력 레벨에서 CW-동작하에 기록된 15,000시간의 질화물 레이저 수명은 HVPE-성장된 서브스트 레이트를 사용하여 최근에 Nichia Chemicals inc.,에 의해 증명되었다. 그러나, 독립적인 GaN 서브스트레이드들은 매우 비싸며, 결함 밀도가 Si, GaAs 및 InP 웨이퍼들만큼 낮지 않다.
GaN 물질들을 성장시키는데 적합한 다양한 기상 증착 방법들은 US 6,413,627, US 5,980,632, US 6,673,149, US 6,616,757, US 4,574,093, US 6,657,232 및 US 2005/0199886에 기술되었다. 이러한 방법들과 관련된 다른 공개문서는:
1. Elsevier Science 1994에서, D.T.J.Hurle 에 의해 편집된 Vol 3, 결정 성장의 핸드북
2. MRS Internet J. Nitride Semicond. REs. 6, 14, 1(2001)에서, R.F. Davis 및 그외의 ' 6H-SiC(0001) 와 Si(111) 기판 위에 GaN과 AlGaN 합금 박막의 펜데오-에피택셜 성장 및 특징의 리뷰'
3. Jpn. J. Appl. Phys., 36, L359 (1997)에서, Yoshiawa, A. Kikuchi, M. Mori, N. Fujita 및 anK. Kishino의 'RF-라디컬 소스 분자 빔 에피택시에 의해 Al2O3 (0001)에서 자가 조직화된 GaN 나노구조들의 성장'
4. J. Crystl. Growth., 237-239, 988 (2002)에서, K. Kusakabe, A. Kikuchi, 및 K. Kishino의 'RF-분자 빔 에피택시에 의해 GaN 나노-컬럼들 상에 GaN 층의 과성장'
5. Appl. Phys.Lett., 86, 13105 (2005)에서, J. Su 및 그 외의 '금속유기 화학 증기 증착에 의해 그룹 III족-질화물 나노와이어들 및 나노구조들의 촉매 성 장'
6. Appl. Phys.Lett., 86, 33104 (2005)에서, G. Kipshidze 및 그외의 '펄스 금속유기 화학 증기 증착에 의해 제어된 GaN 나노와이어들의 성장'
7. Appl. Phys. Lett., 81, 2193 (2002)에서, H.M. Kim 및 그외의 '수소화물 증기 상 에피택시에 의해 단-결정 GaN 나노로드들(nanorods)의 성장 및 특징'
8. J. Cryst. Growth., 222, 144 (2001)에서, C.C. Mitchell 및 그 외의 '갈륨 질화물의 에피택셜 측면 과성장에서 대량 수송'
9. J. Phys: Condens, Matter., 13, 6961 (2001)에서, K. Hiramatsu의 '그룹 III족 질화물 에피택시에서 사용되는 에피택셜 측면 과성장 기술들'
10. PhD Thesis, California Institute of Technology, P.92 (2003)에서, R.P. Strittmatter의 'GaN 에서 마이크로-전자메케니컬 시스템의 연구' 를 포함한다.
"나노-구조들", 즉 브리티쉬 특허 명세서 번호 0605838.2에서와 같이 나노미터의 치수에서 크기별 분리 구조의 상부에 두꺼운 화합물 반도체들을 성장시키는 것이 제안되었다. 이러한 반도체 물질의 대량 생산은 브리티쉬 특허 명세서 번호 0701069.7에서 제안되었다. 본 발명은 풀(full) 반도체 장치들이 성장되게 할 수 있도록 위의 명세서들에서 제안된 방법론을 확장시킨다.
본 발명에서, '두꺼운(thick)' 반도체는 실질적으로 자기-지지(sefl-supporting)하는 것의 하나로, 전형적으로 약 50㎛보다 큰 두께이다.
본 발명의 목적은 낮은 스트레스와 낮은 결함-밀도를 나타내는 높은-질의 장치들을 성장상키는 방법을 제공하는 것이다. 이것은 격자 미스매치와 서브스트레이트와 위의 장치들 사이에 열팽창계수의 차이를 완화시킨 나노-구조 컴플라이언트(compliant) 층들을 이용하여 실현된다.
본 발명의 제 1 실시예에 따르면, 수반되는 청구항에 설명된 층을 이루는 반도체 장치를 제조하는 방법을 제공한다.
본 발명의 제 2 실시예에 따르면, 수반되는 청구항에 설명된 반도체 장치를 제공한다.
서브스트레이트는 다수의 나노-구조가 위치할 수 있게 제공되며, 서브스트레이트 물질은 바람직하게는 사파이어 실리콘, 실리콘 카바이드, 다이아몬드, 금속들, 금속 산화물, 화합물 반도체, 유리, 석영 및 복합 물질로 구성된 그룹으로부터 선택된다. c-플레인 GaN와 같은 노멀(normal) 극성 물질들의 성장을 위해서는, 서브스트레이트의 결정 배향이 c-플레인 사파이가 될 수 있다. a-플레인 또는 m-플레인 GaN과 같은 비극성 물질들의 성장을 위해서, 서브스트레이트의 결정 배향이 γ-플레인 사파이어 또는 m-플레인 4H-SiC 또는 6H-SiC 각각이 될 수 있다.
서브스트레이트 물질은 또한 도전성 서브스트레이들, 절연성 서브스트레이트들 및 반-도전성 서브스트레이트들로 구성된 그룹으로부터 선택될 수 있다.
나노-구조들은, 분자 빔 에피택시(molecular beam epitaxy; MBE), 금속유기 화학 증기 증착(metalorganic chemical vapour deposition; MOCVD)(예를 들어, 금속유기 증기 상 에피택시(metalorganic vapour phase epitaxy ; MOVPE)), 스퍼터링(sputtering), 수소화물 증기 상 에피택시(hydride vapour phase epitaxy; HVPE) 또는 또다른 반도체 성장 방법들에 의해 서브스트레이트 위에 성장될 수 있는 반도체층을 갖는 템플레이트를 식각함으로써 제조된다. 상기 템플레이트는 단일층, 복합층, 헤테로구조, AlN, AlxGa1-xN(1 > x > 0), GaN, InxGa1-xN(1 > x > 0)과 같은 n-타입 및 p- 타입 도핑된 반도체와 도핑되지 않은 반도체들로 구성된 초격자구조에 의해 형성될 수 있다. 성장된 반도체층들의 총 두께는 바람직하게 3㎛보다 적다. 이러한 템플레이트들의 예들은: 서브스트레이트 / 아몰퍼스 AlN (~200 내지 500 nm) / GaN (50-100 nm), 서브스트레이트 / AlN (~20 nm) / GaN (1-3 ㎛); 서브스트레이트 / AlN (~20 nm) / AlGaN (1-3 ㎛) / GaN (10-100 nm); 서브스트레이트 / AlN (~20 nm) / AlGaN (1-3 ㎛) / InGaN (10-100 nm) / GaN (10-100 nm); 서브스트레이트 / GaN / (AlGaN 2.5-10 nm / GaN 2.5-10 nm 초격자구조); 서브스트레이트/ GaN / (AlGaN 2.5-10 nm / AlN 2.5-10 nm 초격자구조) / GaN (10-100 nm); 서브스트레이트 / GaN / (InGaN 2.5-10 nm / GaN 2.5-10 nm 초격자구조) / GaN (10-100 nm); 서브스트레이트 / Si3N4 / AlN (~20 nm) / GaN (1-3 ㎛) / p-GaN (10-100 nm)일 수 있다.
이러한 식각 프로세스는 템플레이트 위에 마스크(또는 관련된 치수로 인해 "나노-마스크"라 함)를 형성시켜 나노-구조의 치수가 제조되도록 제어하는 것을 포함한다. 마스크는 금속 어닐링(예를 들어, 니켈(Ni)) 방법, 양극의(anodic) 다공성 알루미나 방법, 간섭측정, 홀로그래피, e-빔 리소그래피, 포토리소그래피, 나노-인쇄(nano-imprint) 또는 다른 적절한 방법에 의해 제조될 수 있다.
형성된 나노-구조들의 패턴은 원하는 물리적 또는 화학적 성질을 실현시키기 위해 채용된 프로세스에 따라 램덤하거나 미리 결정될 수 있다. 예를 들어, 어닐링 방법은 나노-구조들의 랜덤 패턴을 제조할 수 있다. 양극의 알루미나 방법은 예를 들어 미리-톱니 모양 마스크가 사용됐던 안됐던 간에 사용된 프로세스들의 스트레스에 따라 랜덤 및 결정된 육각형 패턴들 모두를 제조할 수 있다. 포토리소그래피, 간섭측정 및 나노-인쇄는 맞춤형 패턴들을 모두 제조할 수 있다. 나노-인쇄는 만약 사용된 마스크들이 니켈(Ni)와 같은 어닐링된 금속들에 기초한다면 또한 랜덤 패턴을 제조할 수 있다.
금속 어닐링 나노-마스크 제조 프로세스들은:
(a) 반도체층 템플레이트 위에 유전체 물질들을 증착하는 단계;
(b) 상기 유전체층 위에 얇은 금속 물질들을 증착하는 단계;
(c) 제어된 가스 환경 온도하에서 상기 금속을 어닐링하여 고밀도 나노-마스크들을 형성하는 단계;
(d) 금속 나노-마스크들을 사용하여 상기 유전체 물질들을 건식 및 습식 식각하는 단계;
(e) 상기 금속 및 유전체 나노-마스크들을 이용하여 상기 반도체 물질들을 건식 및 습식 식각하여 고밀도 나노구조들을 형성하는 단계를 포함한다.
양극의 다공성 알루미나 나노-마스크 제조 프로세스들은:
(a) 반도체층 템플레이트 위에 유전체 물질들을 증착하는 단계;
(b) 상기 유전체층 위에 얇은 알루미늄(Al)을 증착하는 단계;
(c) 제어된 전해액, 온도 및 전압하에서 상기 알루미늄(Al)을 애노다이징하여 고밀도 양극의 다공성 알루미나 나노-마스크들을 형성하는 단계;
(d) 상기 알루미나 나노-마스크들 위에 금속 물질들을 증착하는 단계;
(e) 상기 알루미나 나노-마스크들을 제거하도록 습식 식각하는 단계;
(f) 상기 금속 및 유전체 나노-마스크들을 이용하여 상기 반도체 물질들을 건식 및 습식 식각하여 고밀도 나노구조들을 형성하는 단계를 포함한다.
나노-인쇄 나노 마스크 제조 프로세스들은:
(a) 반도체층 템플레이트 위에 유전체 물질들을 증착하는 단계;
(b) 상기 유전체 물질 위에 나노-홀들 마스크들을 나노-프린팅하고 현상하는 단계;
(c) 상기 나노-홀들 마스크들 위에 얇은 금속을 증착하는 단계;
(d) 상기 나노-프린트된 마스크들을 제거하여 주기적으로 얼라인된(aligned) 금속 양자 도트들 나노-마스크들을 형성하는 단계;
(e) 금속 나노-마스크들을 이용하여 상기 유전체 물질들을 건식 및 습식 식각하는 단계;
(f) 상기 금속 및 유전체 나노-마스크들을 이용하여 상기 반도체 물질들을 건식 및 습식 식각하여 고밀도 나노구조들을 형성하는 단계를 포함한다.
몇몇 경우들에서, 상기 템플레이트는 서브스트레이트로만, 즉 서브스트레이트의 상부에 성장된 어떤 반도체층 없이, 구성될 수 있다. 이러한 경우들에서, 상기 마스크는 서브스트레이트 위에 직접적으로 제조된다.
나노-프린트 나노-마스크 제조 기술에서, "마스터(master)" 마스크는 간섭측정, E-빔 리소그래피, 서브-마이크로미터 포토리소그래피, 또는 X-레이 리소그래피와 같은 방법들에 의해 제조될 수 있다. 상기 마스크 패턴은 광(photonic) 결정 구조, 높은 비대칭 광 준결정, 격자구조들, 및 원하는 광학 효과를 위한 다른 패턴들을 구성하도록 맞춤-디자인될 수 있다.
스퍼터링, e-빔 증발 또는 플라즈마 강화 화학 증기 증착(plasma-enhanced chemical vapour deposition; PECVD)에 의해 증착될 수 있는 SiO2 또는 Si3N4 와 같은 유전체 물질은, 상기 언급된 기술들에 의해 제조되는 나노-마스크들로부터 반복되는 패턴(replicated pattern)을 갖는 마스크로서 역할을 할 수 있다. 상기 유전체층의 두께는 식각될 유전체 물질들과 반도체층들 사이의 식각 선택에 따라 달라진다.
그러므로, 제조되는 나노-구조들은 그것보다 큰 종횡비(aspect ratio)(즉, 높이 대 폭)를 갖는다. 반도체층들의 건식 습각은 Ar, Cl2, BCl3 또는 H2 가스 혼합물을 사용하는 반응이온식각(reactive ion etching; RIE) 또는 유도결합플라즈마식각(inductively coupled plasma etching ; ICP)에 의해 수행될 수 있다. 상기 식각 프로세스는 상기 서브스트레이트가 완전히 노출될 때까지 상기 반도체층들을 식각한다. 상기 층구조는 바람직하게는 제조되는 나노-구조들의 바닥과 중간 부분들의 측면 성장 비율이 상부 부분의 측면 성장 비율보다 크게되는 방식으로 성장한다. 나노-구조들의 층구조의 일예는 서브스트레이트 / AlN (~20 nm) / n-Al0.03GaN0.97 (2 ㎛) / p-GaN (80 nm)와 같은 층들을 구성한다. AlN 및 n-Al0.03GaN0.97 의 표면을 따라 GaN의 측면 성장 비율은 AlGaN에서 Al의 느린 확산계수 및 트레이스(trace) 알루미늄 산화물의 존재 가능성 때문에 p-GaN 의 측면 성장 비율보다 더 느리다.
나노-구조들의 크기는 다른 산들(acids) 및 염기들(bases)을 사용하는 추가적인 습식 식각에 의해 변형될 수 있다. 이러한 처리는, 최적화된 측면 과성장용 나노-구조들의 직경을 미세하게 조정하능하게 하며, 서브스트레이트로부터 성장된 두꺼운 독립적인 화합물 물질들의 분리를 준비한다.
나노-구조물들의 인-시츄(in-situ) 또는 엑스-시츄(ex-situ) 질화(nitridation)는 측면 과성장 동안 루트(root)에서 나노-구조들의 합체를 줄이도록 수행될 수 있으며, 따라서 나노-구조들의 디커플링 메케니즘을 최대화 하여 상부 측면-성장된 두꺼운층들의 결함 밀도 및 크랙들을 줄인다.
나노-구조들의 층 구조의 일 예는 (111)Si / 아몰퍼스 AlN (~200 nm) / n-Al0.06GaN0.94 (~100 nm) / p-GaN (80 nm)와 같은 층들로 구성된다. 그리고, 나노-구조들은 약 500㎚ Si를 노출시키게 아래로 식각함으로써 제조된다. Si를 Si3N4 로 변환되게 NH3를 이용한 질화 프로세스는 나노-구조들의 바닥에서 GaN의 측면 과성장을 방지하도록 돕는다. 나노-구조들 사이의 공간들의 인테그리티(integrity)는 순차적인 측면 에피택셜 성장 동안 낮은 스트레스 및 낮은 결함 밀도를 갖는 상부층들의 형성을 용이하게 한다.
제조되는 III족-질화물들 나노-구조 템플레이트들은 MBE, MOCVD 또는 HVPE를 이용하여 초기 얇은 연속적인 GaN 에피택셜 측면 과성장(epitaxial lateral overgrowth; ELOG)을 위해 로딩될 수 있다. 그리고, 준비되는 템플레이트들은 MOCVD, MBE 또는 HVPE를 이용하여 풀(full) 장치 에피택셜 성장을 위해 로딩될 수 있다.
단-결정 반도체 물질은 나노-구조들과 다른 물질을 포함할 수 있다.
반도체 물질은 도핑되지 않거나, n-타입 또는 p-타입으로 도핑될 수 있다.
상기 방법에 의해 제조되는 화합물 반도체 장치들은 에피택셜적으로 성장된다. 이 성장은 다양한 방법들, HVPE, MOCVD (MOVPE), CVD, 스퍼터링, 승화, MBE 방법, 또는 HVPE와, MOCVD와 (MOVPE)와, CVD와, 스퍼터링과, 승화와 MBE 방법들을 선택적으로 결합시킨 방법에 의해 수행될 수 있다.
에피택셜적으로-성장된 장치들은 도핑되지 않은 물질, n-탑입 또는 p-타입 도핑된 물질로 구성될 수 있다.
에피택셜 성장은 펄스 성장 방법(pulsed growth method)을 이용하여 부분적으로 수행(conducted)될 수 있다.
유리하게도, 상기 장치들의 성장은 서브스트레이트를 회전하는 동안 수행된다.
상기 성장된 화합물 반도체 장치들은 상기 장치의 p-사이드가 서브-마운트 웨이퍼에 본딩된 후에 상기 서브스트레이트로부터 분리될 수 있다. 상기 분리는 예를 들어 상대적으로 약한 나노-구조들을 기계적으로 크래킹, 또는 습식 식각, 광화학 식각, 전기화학 식각 또는 레이저 제거에 의해 완료될 수 있다.
본 발명에 따른 대표적인 방법은 나노-구조 컴플라이언트층들과 에피택셜 측면 과성장을 이용하여 이질적인 서브스트레이트들 위에 높은 질의 플랫(flat), 낮은 변형(strain) 및 낮은 결함 밀도의 화합물 반도체들을 성장시킬 수 있도록 HVPE를 이용하는 것이다. 적절한 나노-구조들의 예들은 대개의 그들의 길이에 따라 실질적으로 일정한 직경의 나노-컬럼들(columns)(또한, "나노-로드들" 또는 "나노-와이어들"), 또는 다른 구조들 예를 들어 그들의 주요 크기들을 따라 다양한 직경을 갖는 파라미드들(pyramids), 콘들(cones) 또는 회전 타원체들(spheroids)을 포함한다. 단일성을 위해, 이하의 설명은 나노-컬럼들의 사용에 관해 논의할 것이나, 상기 언급된 그것들과 같은 다른 적절한 나노-구조들이 사용될 수 있고 물론 특정한 어플레이케이션들을 위해 이점이 있을 수 있도록 실현되어져야 한다. 반도체 물질들의 나노-컬럼들은 MBE, CVD, MOCVD(MOVPE) 또는 HVPE 방법들에 의해 성장된 초기 화합물 반도체층들을 갖는 어떠한 이질적인 서브스트레이트들 위에 제조될 수 있다. 이러한 나노-컬럼들은 전형적으로 약 10 내지 120㎚의 직경을 가질 수 있다. 또한 풀(full) 장치 에피택셜 화합물 반도체층들의 성장은 MBE, MOCVD 또는 HVPE 방법에 의해 실현될 수 있다.
화합물 반도체 물질들과 서브스트레이트 사이의 열팽창계수 차이 때문에 구부려지는 화합물 반도체층은 나노-컬럼과 에어 갭의 균일한 크기에 의해 최소화될 수 있으며, 이는 서브스트레이트의 충격을 없애는 기능을 한다. 이에 따라, 낮은 변형, 낮은 결함 밀도 및 평평한 화합물 반도체막들은 이 기술을 사용하여 성장될 수 있다. 나노-컬럼들을 이용한 나노-펜데오(nano-pendeo) 측면 과성장은 나노-컬럼과 측면 성장된 층의 인터페이스에서 결함 벤딩 메케니즘을 통해 상부 화합물 반도체막의 결함을 최소화할 것이다. 나노-컬럼들의 작은 크기는 또한 측면 과성장된 층의 그레인(grain) 경계에서 단면 경사를 최소화 할 것이다. 나노-컬럼의 제어된 크기와 측면-성장된 층 사이의 국부적인 스트레스는, 라피드 쿨링(rapid cooling) 또는 메케니컬 트위스팅(mechanical twisting) 동안 화합물 반도체층, 예를 들어 GaN을 즉시 서브스트레이트로부터 분리되게 한다. p-GaN을 위한 양극의 전기화학 선택 식각 프로세스는, 식각된 나노-컬럼들이 얇은 p-GaN 상부층으로 구성되는 경우에서, GaN막을 서브스트레이트로부터 분리하는 데 사용될 수 있다.
초기 서브스트레이트들은 서로 다른 결정 배향이 될 수 있으며, 예를 들어: c-플레인 사파이어, γ-플레인 사파이어, m-플레인 4H 및 6H SiC 가 될 수 있다. 서로 다른 결정 배향의 서브스트레이트들의 상부에 성장된 초기 비-극성 또는 극성 화합물 반도체층들 위에 제조된 나노-컬럼들을 이용함으로써, 높은질, 낮은 변형 및 낮은 결함 밀도를 갖는 비-극성 및 극성 화합물 반도체층들이 과성장될 수 있다. 그러므로, 본 발명은 낮은 변형과 낮은 결함 밀도를 갖는 화합물 반도체 물질들의 상부에 성장된 높은 수행 장치들을 위해 매우 경제적인 대량 생산 기술을 제공한다.
위에서 설명된 동일한 성장 방법은 또한 HCl과 Al을 반응하여 형성된 AlCl3 전구체를 이용하여 낮은 변형과 낮은 결함 밀도를 갖는 AlN과 AlGaN의 성장에 적용될 수 있다. AlN은 노멀 ELOG 성장 기술 하에서 합체하는 데 매우 어렵지만, 나노-사이즈 에어 갭을 갖는 나노-컬럼 컴플라이언트층을 사용하는 것은 AlN과 AlGaN을 위해 매우 빠른 합체를 용이하게 한다.
본 발명에 의해 제공되는 성장 프로세스들은 III-V족 질화물 화합물들의 패밀리, 일반적으로 포뮬라 InxGayAl1-x-yN( 0≤x≤1, 0≤y≤1, 및 0≤x+y≤1), 또는 다른 적합한 반도체의 질화물들에 적용될 수 있다. 그룹 II-VI족 화합물들은 또한 본 발명의 방법론을 통해 제조물에 적합하게 될 수 있다. 반도체는 예를 들어 GaN, AlN, InN, ZnO 또는 SiC와 같은 물질들을 구비할 수 있다. 이하의 설명에서, 본 발명은 어떠한 적합한 반도체의 물질들이 사용됨에서 불구하고 편의를 위해서 반도체 물질로서 에피택셜 III-V족 질화물층의 예로 GaN을 사용하여 설명된다.
또한 염화물 수송 화학 증기 증착이라 불리는 GaN의 수소화물-증기 상 에피택시(hydride-vapour phase epitaxy ;HVPE)는 성장 반응기의 증착 영역에서 그룹 III족과 그룹 V족 구성요소들을 기초로 한 상대적으로 잘 확립된 프로세스이다. 이 기술에서, Cl은 MOCVD 기술에서 유기 금속의 소스들 대신 그룹-III족 종들(species)을 수송하는데 사용된다. 이것은 2㎛/hr 이하 성장 비율의 MOCVD 또는 MBE 방법들에 비해 200㎛/hr에 이르는 큰 성장 비율이 실현될 수 있다는 점에서 구별된 이점을 갖는다. 비-균등한 냉각-벽 반응가에 기초한 기술인 MOCVD와 비교하여, HVPE는 가열-벽 반응기가 채용된 가역 균등에 기초한 프로세스이다. 일반적인 성장 절차는 다음과 같다. 사파이어, 실리콘 카바이드, 징크 옥사이드 또는 다른 적합한 서브스트레이트들은 성장 챔버의 증착 영역에 삽입되고 가열된다. 최종 성장 온도에 도달할때, NH3 흐름이 시작된다. NH3 농도를 일정한 상태의 값에 도달하게 하는 기간 이후에, HCl 흐름이 시작되어, 반응(reaction): 2HCl(g) + 2Ga(l)-> 2GaCl(g) + H2 (g) 를 통해서 800 내지 900℃ 하에 Ga 영역에서 액상 Ga 금속과 HCl 가스를 반응시켜 합성된 갈륨 염화물(GaCl)의 수송을 제공한다. 합성의 또다른 방법은 약 125℃에서 염소 가스와 Ga 금속을 반응시킴에 의한 것이다. 그럼 가스 GaCl 은 Ga 영역에서 증착 영역으로 수송되어 900 내지 1200℃에서 NH3 와 반응함으로써 반응 GaCl(g) + NH3(g)-> GaN(s) + HCl(g) + H2 (g) 를 통해 GaN을 형성한다. HVPE 성장 방법의 또다른 주요 이점은 더 두꺼운 GaN에서 결함 밀도를 낮추는 혼합된 전위의 상호 점멸이다.
제조된 GaN 나노-컬럼들의 사용, 예를 들어 GaN을 성장시키는 컴플라이언트 층은 몇몇 이점들을 갖는다. 기계적 제한은 컬럼의 작은 직경과 높은 종횡비(높이 대 직경)로 인해 나노-컬럼들의 인터페이스와 상부 측면 성장된 층 사이에 일어난다. 스트레스 및 전위는 GaN 컬럼들과 측면 성장 층 사이의 인터페이스에 대부분 모인다. 따라서, 성장은 상부 측면 과성장층을 거의 스트레스 및 전위로부터 자유롭게 되도록 한다. 더불어, 나쁘게 잘못 배향된 나노-컬럼들은 결과적으로 일반적 얼라인먼트를 향상시키도록 성장하기 빼문에, 종래에 펼쳐진 초기 섬 미스배향들(misorientations)로부터 발생된 GaN막에서 모자이크 구조에 의해 생긴 결함들은 최소화될 수 있다. 좁은 에어 갭을 갖는 나노-컬럼들의 지형은 매우 얇은 과성장 층과의 합체를 허락한다. 전형적으로 ~0.1-0.2 ㎛ 두께만이 연속적인 과성장 GaN층들을 위해 요구된다. 이 좁은 에어 갭은 또한 AlN의 에피택셜 측면 과성장에 의해 나노-컬럼들 위에 연속적인 AlN을 형성하도록 매우 빠른 합체를 용이하게 할 것이다. 위에서 설명된 모든 이점들과 더불어, 높은-질의 GaN은 제조된 나노-컬럼 컴플라이언트층 위에 성장될 수 있으며, 다른 ELOG 또는 Pendeo 프로세스들에 비교하여 나노 컬럼들의 상부 또는 에어 갭의 상부의 합체된 전면에서 매우 작은 경사를 갖는다.
제조된 나노-컬럼 컴플라이언트층들의 상부에 성장된 장치는 부착되는 서브스트레이와 함께 제조되며 패키징된다. 또한, 이러한 장치는 서브스트레이트가 제거된 상태로 제조되며 패키징될 수 있다. 성장된 장치의 분리는 예를 들어 다양한 방법들에 의해 실현될 수 있다. 사파이어 및 III-V족 질화물들과 같은 약한 물질들에서, 스트레스가 임계값을 초과하면 크래킹이 쉽게 발생할 수 있다. 높은 종횡비와 나노-크기를 가지며 제조된 III족-질화물 나노-컬럼들은 열팽창계수의 차이, 특히 성장 후에 빠른 냉각이 이루어 질때 서브스트레이트와 상부 장치 사이에 크래킹 메커니즘을 촉진시킨다. 추가적인 기계적인 트위스팅은 상부층들을 분리하도록 임계값을 초과하는 국부적인 스트레스를 제공할 것이다. 서브스트레이트로부터 GaN을 분리시키는 또다른 방법은 양극의 전기화학 식각을 이용하는 것이다. 이 경우, 얇은 p-GaN층은 반도체층들의 상부에 놓인다. p-GaN 팁을 갖는 나노-컬럼들은 식각 프로세스들에 의해 제조된다. 적절한 전해액과 바이어스 전압을 이용하는 것은 p-GaN을 선택적으로 식각되게 하여 두꺼운 상부 GaN(도핑된지 않거나 n-도핑된)을 손상되지 않게 남긴다. 수산화칼륨, 옥살산 또는 인산 등을 이용한 화학적 식각, 또는 습식 식각과 UV 광을 결합한 광화학적 식각, 또는 서브스트레이트를 빠르게 냉각하는 다른 방법들은 모두 장치를 서브스트레이트로부터 분리시키는데 적합하다. 레이저 제거(ablation)는 또한 서브스트레이트로부터 장치들을 제거하는데 사용될 수 있다. 이러한 분리는 또한 상기 언급된 방법들의 결합으로 수행될 수 있다.
γ-플레인 사파이어가 서브스트레이트로서 사용되면, 비-극성 a-플레인 GaN은 초기-성장된 낮은-질의 a-플레인 GaN을 식각함에 의해 제조되는 나노-컬럼 컴플라이언트층들과 맞춤 디자인된 비-극성 층들을 사용하여 성장될 수 있다. 그러므로, 성장된 a-플레인 GaN은 매우 낮은 변형과 낮은 결함 밀도를 가질 것이며, 이것은 특히 발광 다이오드들, 레이저 다이오드들 및 마이크로전자 장치들과 같은 비-극성 플레인에 기초한 높은 질의 장치들의 성장에 적합하다. m-플레인 GaN은 유사하게-제조된 나노-컬럼 컴플라이언트층들을 이용한 (100)LiAlO2, m-플레인 4H-SiC 또는 6H-SiC 위에 성장될 수 있다. 비-극성 물질들의 사용은 또한 밴드 갭 엔지니어링이 서로 다른 폭 양자 웰들(wells) 결합을 갖는 화이트 LED들(light emitting Diodes)과 같은 모노리스의 브로드밴드 발광 다이오드들을 성장시키도록 한다.
본 발명의 특정 실시예들은 수반되는 도면을 참조하여 설명될 것이다.
도 1은 GaN 나노-컬럼들 위에 높은 질의 벌크(bulk) 성장의 SEM 단면도를 보여준다.
도 2는 GaN 나노-컬럼들 위에 높은 질의 벌크 GaN의 높은 해상도 단면 TEM 뷰를 보여준다.
도 3은 절연성 서브스트레이트들을 갖는 풀(full) 발광 다이오드 장치들의 성장과 제조를 위한 프로세스 흐름을 개략적으로 보여준다.
도 4는 도전성 서브스트레이트들을 갖는 풀 발광 다이오드 장치들의 성장과 제조를 위한 프로세스 흐름을 개략적으로 보여준다.
도 5는 분리된 서브스트레이트를 갖는 얇은 GaN 발광 다이오드 장치들의 성장과 제조를 위한 프로세스 흐름을 개략적으로 보여준다.
본 발명을 설명하기 위해, 본 발명에 따른 기술들을 사용한 다양한 실시예들이 아래에 설명된다.
실시예 1
실시예 1은 절연성 서브스트레이트들을 갖는 풀 발광 다이오드 장치들의 성장과 제조에 관한 것이다. 도 3은 이러한 방법을 위한 프로세스 흐름을 개략적으로 보여준다. 각 장치는 나노-컬럼 서브스트레이트에 부착된다. 나노-컬럼 서브스트레이트는 상부로부터 빛 방출을 향상시킨다. 낮은 변형 및 낮은 결함의 측면-성장된 층은 장치들의 내부 양자 효과를 향상시킨다.
이 실시예에서, 도 3의 단계 1에 도시된 바와 같이, 약 2 인치(5.08cm) 직경의 c-플레인 배향된 사파이어 서브스트레이트가 사용되며, 약 1㎛ 두께의 도핑되지 않은 GaN이 뒤따르며 350-550℃ 근처에서 약 20㎚ 두께로 성장되는 GaN의 버퍼가 상기 서브스트레이트 위에 에피택셜적으로 성장된다. 약 2-3㎛의 도핑되지 않은 U-GaN은 MOCVD에 의해 증착되어(도 1의 단계 2), 나노-컬럼들의 제조를 위한 템플레이트를 형성한다. 로딩 이전에, GaN 템플레이트는 몇 초 동안 수산화칼륨에서 탈지되고, 탈-이온화된 물에서 헹구어지고, 약 80℃에서 몇분 동안 H2SO4 / H3PO4 =3:1인 용액에서 식각된 후, 탈-이온화된 물에서 헹구어진다. ~200 nm의 두께를 갖는 SiO2 또는 Si3N4 의 얇은 유전체층은 PECVD에 의해 GaN 위에 증착된다. 그리고, 약 2-6nm의 얇은 니켈(Ni) 금속이 e-빔 증기 또는 스퍼터링에 의해 상기 유전체층 위에 증착된다. 약 1분 동안 ~830℃ 에서 N2 가스 환경하에 금속의 빠른 어닐링이 수행되어 고밀도의 니켈(Ni) 나노-도트들을 형성한다. 니켈(Ni) 금속의 두께를 선택하는 것은 나노-도트들의 밀도와 크기들을 제어 가능하게 한다. Ar 및 CHF3 를 이용한 반응 이온 식각(Reactive ion etching; RIE)은 Ni 나노-도트들을 이용한 유전체 물질들을 식각하는데 사용된다. 그리고 나서, Ar, H2, Cl2, 또는 BCl3 의 가스 혼합물을 이용한 ICP 식각이 금속과 유전체 나노-마스크들을 이용한 GaN 물질층을 식각하도록 수행되어, 고밀도의 나노-컬럼들을 형성한다(도 3의 단계 3).
나머지 니켈(Ni) 나노-도트들은 HNO3 용액을 이용하여 제거된다. SiO2 또는 Si3N4의 나머지 유전체 물질들은 버퍼링된 산화물 식각 용액과 인산 각각에 의해 제거된다. 또한 수산화 칼륨을 이용한 습식 식각은 나노-컬럼들의 크기를 미세하게 조정가능하게 한다.
엑스-시츄(ex-situ) 질화(nitridation) 프로세스는 실란과 NH3 가스를 가지고 PECVD를 이용하여 수행된다. 질화된(nitridated) 나노-컬럼들의 팁은 RIE에 의해 약하게 식각된다.
초기 에피택셜 측면 과식각(initial epitaxial lateral overgrowth; ELOG)은 도 3의 단계 4에 의해 도시된 MOCVD 성장 프로세스에 의해 수행된다: 먼저, 질화된 GaN 나노-컬럼 템플레이트는 MOCVD 반응기 안에 로딩된다. 그리고 나서, 서브스트레이트 템플레이트는 약 2000 sccm의 NH3 흐름과 약 5 sccm의 트리메틸갈륨(trimethylgallium; TMG) 흐름을 가지고 약 1020℃ 까지 상승한다. 대략적으로 30분 성장 후에, 트리메틸갈륨(trimethylgallium; TMG) 흐름은 10분의 성장을 위해 약 10 sccm으로 설정되며, 20분의 성장을 위해 약 20 sccm이 따른다. 연속적인 GaN은 처음 30분 이내에 완전하게 합체된다.
나노-컬럼들 상에 질화(nitridatin)를 이용한 주요 이점은 나노-컬럼들의 루트에서의 빠른 합체를 방지하는 것이며, 빠른 합체는 나노-컬럼들을 사용하는 디-커플링 메커니즘을 파괴할 수 있다. 질화된 표면은 GaN의 측면 성장을 억제하는 내-계면활성 효과를 갖는다.
도 1은 GaN 나노-컬럼들 위에 ELOG-성장된 GaN SEM 단면도를 보여준다. 도 2는 GaN 나노-컬럼들 위에 높은 질의 벌크 GaN 의 높은 해상도 단면 TEM 이미지를 보여준다. 그 이미지는 매우 적은 관통 전위들이 상부 ELOG-성장 GaN 상에 명확히 관측됨을 보여준다. GaN 나노-컬럼들 근처 ELOG GaN의 성장 표면과 평행한 몇몇 적 층 결함들(stacking fault)이 있으나, 나노-펜데오 성장은 ELOG GaN과 나노-컬럼들의 인터페이스에서 모든 결함들을 강하게 굽히게 한다. 그러므로, ELOG GaN은 매우 적은 결함을 갖는다.
도 3의 단계 5와 같이, 풀 장치의 에피택셜 성장은 MOCVD의 반응기에서 계속된다. 생산되는 전형적인 LED 구조는 아래의 층들을 구비한다: n-타입 Si-도핑된 GaN 층(약 1.5-2㎛), 도 3에서 "양자 웰들"로 함께 도시된 InGaN / GaN MQW 활성 영역 (약 35　Å/ 100　Å, 2-6 쌍)과 AlGaN:Mg 캐핑층(약 200Å), 및 p-타입 Mg-도핑된 GaN(약 0.2 - 0.3　㎛). GaN:Si와 GaN:Mg 층들에서 전자와 홀 농도는 각각 약 3×1018　cm-3 과 6×1017　cm-3 이다.
n-컨택은 먼저 Ar, H2, Cl2, 또는 BCl3의 가스 혼합물을 이용하여 SiO2 마스크를 가지는 ICP 식각에 의해 제조되며, Ti / Al (20/100 nm)이 증착된다. p-컨택은 e-빔 증기를 이용하여 Ni / Au (약 5 / 5 nm)를 증착시킴으로써 제조되며, 산소 분위기하에서 약 5분동안 550℃ 근처에서 어닐링이 뒤따른다.
실시예 2
실시예 1과 유사하게, 초기 에피택셜 측면 과성장은 MOCVD 성장 프로세스에 의해 수행된다. 그러나, 이 실시예에서 트리메틸알루미늄(trimethylaluminium; TMA)은 AlGaN층을 성장시키기 위해 실시예 1에서 사용된 트리메틸갈륨( trimethylgallium; TMG)를 부분적으로 또는 전체적으로 대신한다.
LED 경우에서, 풀 장치의 에피택셜 성장은 MOCVD 반응기에서 계속된다. 성장된 LED층은 다음 층들을 구비한다: n-타입 Si-도핑된 AlGaN층(약 1.5 - 2　㎛), AlxGa1-xN / AlyGa1-yN MQW 활성 영역(약 35　Å/ 100　Å, 2-6 쌍, y≥x+0.03), AlGaN:Mg 캐핑층(~200Å), 및 p-타입 Mg-도핑된 GaN(약 0.2 - 0.3　㎛). AlGaN:Si과 AlGaN:Mg 층들에서 전자와 홀 농도는 각각 약 1018　cm-3 과 6×1017　cm-3 이다. 생산되는 LED들은 UV 영역 파장의 빛을 발생시키는데 적합하다.
실시예 3
이 실시예에서, 사용되는 템플레이트는 γ-플레인 사파이어 서브스트레이트의 상부에 성장된 a-플레인 GaN 또는 AlGaN이다. 이외에, 나노-컬럼들의 제조는 실시예 1 또는 2에서 설명된다. 이 템플레이트는 비-극성 반도체층을 성장시키기 위해 사용될 수 있는 특별한 이점을 가지며, 특히 화이트 LED들(아래에 도시)과 같은 광학 구성요소들의 제조를 위해 특히 유용할 수 있다.
LED 경우에서, 풀 장치의 에피택셜 성장은 MOCVD 반응기에서 계속된다. 제조된 LED층은 다음 층들을 구비한다: n-타입 Si-도핑된 GaN 층(약 1.5 - 2　㎛), InGaN / GaN MQW 활성 영역(25, 35, 45, 55, 75, 90Å의 양자 웰 폭과 100Å의 배리어(barrier)를 가지는 6쌍의 QW들), AlGaN:Mg 캐핑층(~200Å), 및 p-타입 Mg-도핑된 GaN(약 0.2 - 0.3　㎛). GaN:Si과 GaN:Mg 층들에서 전자와 홀 농도는 각각 약 3×1018　cm-3 과 6×1017　cm-3 이다. 이 장치는 예를 들어 화이트 LED들을 생산하기 위 해 종래의 LED들보다 훨씬 더 넓은 밴드폭을 제공할 것이다.
실시예 4
이 실시예에서, 사용된 템플레이트는 m-플레인 4H-SiC 및 6H-SiC의 상부에 성장된 m-플레인 GaN(p-타입, N-타입 도핑되거나 또는 도핑되지 않음)을 구비한다. 나노-컬럼들은 실시예 1 및 2의 방법들에 따라 성장될 수 있다. 실시예 3에서와 같이, 템플레이트의 선택은 특정한 광학 구성요소에 유리하게 되는 비-극성 반도체층의 제조를 가능하게 한다.
LED 경우에서, 풀 장치의 에피택셜 성장은 MOCVD 반응기에서 계속된다. 성장된 LED층은 다음 층들을 구비한다: n-타입 Si-도핑된 GaN 층(약 1.5 - 2　㎛), InGaN / GaN MQW 활성 영역(25, 35, 45, 55, 75, 90Å의 양자 웰 폭과 100Å의 배리어(barrier)를 가지는 6쌍의 QW들), AlGaN:Mg 캐핑층(~200Å), 및 p-타입 Mg-도핑된 GaN(약 0.2 - 0.3　㎛). GaN:Si과 GaN:Mg 층들에서 전자와 홀 농도는 각각 약 3×1018　cm-3 과 6×1017　cm-3 이다. 반도체층의 비-극성 성질 때문에, 이 장치는 종래의 LED들보다 훨씬 더 넓은 밴드폭을 제공할 것이다.
실시예 5
절연성 서브스트레이트가 사용된 이전 실시예들과 비교하여, 여기서 사용되는 템플레이트는 독립적인 n-GaN, n-Si, n-타입 4H-SiC 또는 6H-SiC와 같은 도전성 서브스트레이트의 상부에 성장된 n-GaN을 구비한다. 도 4는 도전성 서브스트레이트들을 갖는 풀 발광 다이오드 장치들의 성장과 제조를 위한 프로세스 흐름을 개략적으로 보여준다. 단계 1에서, n-타입 버퍼가 도전성 서브스트레이트 상에 성장된다. 이것은 n-GaN의 층에 의해 단계 2에서 이어진다. 나노-컬럼들은 단계 3에서 실시예 1에서 설명된 바와 같은 유사한 프로세스를 이용하여 식각함으로써 형성된다. 초기 에피택셜 측면 과식각은 단계 4에서 n-GaN의 층을 제조한다. 단계 5에서, LED층들은 이전 실시예들과 같이 성장된다. 단계 6에서, e-빔 증기에 의해 증착되며 산소 분위기 하에서 대략 5분 동안 약 550℃에서 어닐링되는 약 10 / 10 nm 의 Ni / Au 합금의 p-타입 컨택은 이전 실시예들에서와 같이 p-GaN의 상부에 형성된다. 이 경우, n-타입 컨택은 서브스트레이트의 반대편에 성장된다. 본 실시예에서, 독립적인 n-GaN이 서브스트레이트로서 사용되는 경우, 약 20 / 100 nm 두께의 Ti / Al은 n-컨택 금속들로 이용된다.
실시예 6
실시예들 1 내지 5에서, 제조된 장치들은 서브스트레이트와 나노-컬럼 구조 위에 실장된다. 그러나, 실시예 6에서 장치들은 서브스트레이트와 분리되고, 상대적으로 얇은 최종 구성요소가 되는 맞춤의 서브마운트(submount) 위에 실장된다. 도 5는 사파이어 경우에서 분리된 서브스트레이트를 갖는 얇은 GaN 발광 다이오드 장치의 성장과 제조를 위한 프로세스 흐름을 개략적으로 보여준다. 단계 1과 2는 p-타입 GaN이 서브스트레이트 위에 성장되어 템플레이트를 형성하는 것만 제외하고 이전에-설명된 실시예들과 유사하다. 그리고, p-GaN 상부층은 식각되어(단계 3) p-GaN 나노-컬럼들을 형성한다. 이것은 상대적으로 p-GaN의 높은 습식 식각률(예를 들어 수산화 칼륨, 전기화학 식각 또는 광화학 식각을 사용)때문에 분리 프로세스를 용이하게 할 것이다(아래에 설명됨). 단계 4에서, 두꺼운 n-GaN은 p-GaN 나노-컬럼 위에 측면으로 과식각된다. 단계 5에서, 상기 장치는 이전 실시예들과 같은 유사한 방식으로 n-GaN 위에 성장된다. 단계 6에서, 약 10 / 10 nm 의 Ni / Au 합금의 p-타입 컨택은 이전 실시예들, 즉 e-빔 증기에 의해 증착되며 산소 분위기 하에서 대략 5분 동안 약 550℃에서 어닐링된 바와 같이 p-GaN의 상부에 형성된다. 또한, Ti / Al / Au / Sn-Au 반사 금속과 약 10 / 200 / 100 / 300 nm 두께의 본딩합금이 p-컨택 Ni / Au 합금의 상부에 증착된다. 단계 7에서, p-GaN의 상부에 Sn-Au의 본딩 합금이 285℃ 근처 그것의 녹는점 이상으로 가열되어, p-GaN이 더 좋은 열전도성의 서브마운트에 본딩된다. 서브마운트는 예를 들어 SiC, AlN, CVD 다이아몬드, Si, 금속, 및 합금들로 구성될 수 있다. 서브마운트의 상부 위 Au 도금은 p-GaN의 본딩을 돕는데 사용될 수 있으며, 전기적인 연결은 서브마운트 상의 본딩 패드를 통해 이루어질 수 있다. 단계 8에서, 서브스트레이트는 전자화학 방법을 이용하여 장치로부터 분리되며, 여기서 두꺼운 N-GaN은 애노드로서 작용을 하며, Pt 메쉬는 캐소드로서 이용되며, 수산화 칼륨 또는 H3PO4는 전해액으로 이용된다. 약 3.5 내지 4V의 바이어스 전압(Pt 레퍼런스 전극으로)이 인가되어 선택적으로 p-GaN을 식각한다. 풀 장치는 전형적으로 20분의 식각 후 서브스트레이트로부터 분 리된다. 단계 9에서, 20 / 50 nm 의 Ti / Al 의 n-타입 컨택은 두꺼운 N-GaN의 상부에 증착되고 제조된다. 그것은 이 기술이 상대적으로 얇은 장치들의 제조를 가능하게 함을 보여준다.
실시예 7
이 실시예에서, 독립적인 n-GaN, n-Si, n-타입 4H-SiC 또는 6H-SiC와 같은 도전성 서브스트레이트의 상부에 성장된 n-GaN을 구비하는 템플레이트는 위 실시예 5와 유사하게 사용된다. 이 템플레이트를 사용하여, 풀 레이저 다이오드 구조는 MOCVD에 의해 성장될 수 있다. 이것은 아래의 테이블 1에 나열된 것과 같은 층 구조를 가지며, 여기서 최상부층이 먼저 나열된다.
테이블 1
에피택셜 구조들
층 두께(nm) 노트(note)
p+ InGaN ~ 2 p+ InGaN capping layer
P+ -GaN ~ 12
p-GaN ~ 12
p-cladding ~ 610 MD-p-SLS, periodicity = 5.11 nm, [Al] = ~10.5%
p-waveguide ~ 110
p-blocking layer ~ 20 [Al] = ~20%
2 Quantum Wells ~ 20 14 nm Si:InGaN / 3.2 u-InGaN nm,λp = ~410 and 450 nm 4% and 12% In
n-waveguide ~ 110 n-GaN (~ 60nm) + n-InGaN (~ 50 nm)
Si:AlGaN cladding layer ~ 620 9% AlGaN
Si:AlGaN cladding layer ~ 900 3% AlGaN
Si:InGaN compliance layer ~ 100
MOCVD grown Si:GaN ~ 1000
GaN nano-columns ~ 1500
Conducting substrate ~ 400 ㎛ e.g. free-standing n-GaN
실시예 8
이 실시예는 요구되는 나노-컬럼 구조를 제조하기 위해 양극의 다공성 알루미나 나노-마스크 제조 프로세스를 이용한 또다른 방법을 설명한다. MOCVD에 의해 증착된 약 2-3㎛의 GaN을 갖는 약 2 인치(5.08cm) 직경의 c-플레인 배향된 사파이어 서브스트레이트는 HVPE 수직 반응기의 서브스트레이트 홀더 위에 로딩된다. 로딩 이전에, GaN 템플레이트는 몇 초 동안 수산화칼륨에서 탈지되고, 탈-이온화된 물에서 헹구어지고, 약 80℃에서 몇분 동안 H2SO4 / H3PO4 =3:1인 용액에서 식각된 후, 탈-이온화된 물에서 헹구어진다. ~200 nm의 두께를 갖는 SiO2 또는 Si3N4 의 얇은 유전체층은 PECVD에 의해 GaN 템플레이트 위에 증착된다. 그럼, 약 60-200nm의 얇은 알루미늄(Al) 금속이 e-빔 증기 또는 스퍼터링에 의해 상기 유전체층 위에 증착된다. 2 단계 애노다이제이션(anodization) 프로세스가 적용된다: 제 1 애노다이제이션 프로세스는 ~100 mA의 전류와 20V로 대략 6시간 동안 약 5 ℃의 0.3 M 옥산살 용액(oxalic acid solution)에서 수행되어 알루미늄층의 상부에 산화물(알루미나)의 층을 형성한다. 알루미늄의 표면 구조(texture)가 애노다이제이션 프로세스에 의해 오목한 부분을 만들면서 변한다. 그리고 나서, 산화물은 약 60℃에서 1-1.5 시간동안 6wt% H3PO4 와 1.8 wt% H2CrO4의 혼합물에 의해 제거된다. 제 2 애노다이제이션 프로세스는 대략 5 시간동안 ~100 mA와 40V로 동일한 옥살 용액 하에서 수행된다. 제 2 애노다이제이션 프로세스는 더 균일한 나노-마스크 패턴을 생성하도록 요구된다. 그리고, 트레이스 알루미늄은 알루미나층으로부터 제거될 수 있다. 5wt% H3PO4 는 양극의 다공성 알루미나의 구멍을 매끄럽게하고 확대하는 데 사용된다. 그리고, 4-10nm의 얇은 니켈(Ni) 금속은 e-빔 증기 또는 스퍼터링에 의해 상기 양극의 다공성 알루미나의 구멍 위에 니켈(Ni) 나노-도트들을 생성하면서 증착된다. 그리고, 5wt% H3PO4 는 모든 알루미나를 제거하는데 사용된다. Ar과 CFH3를 이용한 반응 이온 식각(RIE)은 니켈(Ni) 나노-도트들을 사용하여 유전체 물질들을 식각한다. 그리고 나서, Ar, H2, Cl2, 또는 BCl3 의 가스 혼합체를 이용한 ICP 식각이 금속과 유전체 나노-마스크들을 이용한 GaN 물질들을 식각하도록 수행되어, 고밀도의 나노-칼럼들을 형성한다.
나머지 니켈(Ni) 나노-도트들은 HNO3 용액을 이용하여 제거된다. SiO2 또는 Si3N4의 나머지 유전체 물질들은 버퍼링된 산화물 식각 용액과 인산 각각에 의해 제거된다. 또한 수산화 칼륨을 이용한 습식 식각은 나노-컬럼들의 크기를 미세하게 조정가능하게 한다.
그러므로, 제조된 나노-컬럼들은 이전 실시예들과 같은 장치들의 제조에서 사용될 수 있다.
실시예 9
여기서, 실시예 1에서 설명된 초기 MOCVD 에피택셜 측면 과성장 프로세스는 펄스 HVEP 성장 방법으로 대신한다. 이 방법에서, 반응 가스들의 흐름 순서는 측면 성장 모드를 위한 순서에서 온(NH3과 GaCl 온)과 오프(GaCl 온 및 NH3 오프) 이다. 온 및 오프 기간들의 횟수들은 각각 대략 60초 및 15초가 되도록 설정된다. GaN 성장 단계는 연속적인 GaN 에피택셜층이 제조될 때까지 계속된다. V/III족 비율이 수직 반응기에서 10초와 40초 사이로 설정되면, 대략 30-120㎛/hour의 성장 비율이 실현될 수 있다.
위에 명시되진 않았지만, 방법들과 프로세스 파라미터의 넓은 범위가 본 발명의 범위내로 수용될 수 있음은 본 분야에서 숙련된 자들에게 명백하게 될 것이다. 예를 들어, 나노-컬럼들은 본 분야에서 숙련된 자들에게 명백하게 되는 다양한 방식으로 제조될 수 있다. 나노-컬럼들은 착수된 출원에 적합하게 선택된 팁들의 다양한 형상을 가지도록 제어될 수 있다. 나노-컬럼들은 착수된 출원을 위해 미리결정된 다양한 패턴들을 갖도록 제어된 방식에서 제조될 수 있다. 패턴들은 예를 들어 광자 결정(photonic crystal), 광자 준결정(phonic quasicrystal) 또는 회절격자들(grating)일 수 있다. 이러한 패턴들은 예를 들어 나노 프린트 마스크 제조 프로세스를 이용하여 실현될 수 있다. 이것은 특별한 장치들(예를 들어, LED들)의 생산을 가능하게 한다. 나노-컬럼들의 물질은 일정하지 않게 되며, 예를 들어 합금 구성들이 템플레이트의 초기층 구조의 높이에 따라서 다양하게 되어, 그것의 성질들은 특정한 어플리케이션에 가장 적합하다. 예를 들어, 합금 구성은 레이저 제거 분리 프로세스 동안 흡수를 최적화하도록 선택될 수 있다. 또한, 합금 구성에서 변 화는 과성장 반도체를 위한 격자 불변을 최적화할 수 있다. 더불어, 나노-컬럼 물질은 과성장 화합물 반도체의 물질과 동일할 필요가 없다.
설명된 특정 실시예들에서, 나노-컬럼들은 반도체 물질의 과성장 이전에 반도체 템플레이트로부터 제조된다. 그러나, 나노-컬럼들 층의 사용은 밑에 있는 서브스트레이트들로 과도한 손상을 일으킴 없이 반도체를 상대적으로 용이하게 제거하게할 수 있다. 그리고, 반도체 물질은 풀 에피택셜 장치들을 성장시키도록 준비될 수 있다.
본 발명에 따른 반도체 장치 및 그 제조 방법은 광전자 및 마이크로전자 장치에 적용될 수 있다.

Claims (35)

  1. 층을 이루는 반도체 장치의 제조 방법에 있어서,
    a) 다수의 반도체 나노-구조들을 구비하는 베이스를 준비하는 단계;
    b) 에피택셜 성장 프로세스를 이용하여 상기 나노-구조들 위에 반도체 물질을 성장시키는 단계; 및
    c) 에피택셜 성장 프로세스를 이용하여 상기 반도체 물질 위에 상기 반도체 장치의 층을 성장시키는 단계를 포함하고,
    상기 다수의 반도체 나노-구조들이 서브스트레이트 위에 위치하며, 상기 서브스트레이트가 노출될 때까지 상기 서브스트레이트 위의 반도체 템플레이트를 식각함으로써 상기 나노-구조들을 제조하는 초기 단계를 포함하는 것을 특징으로 하는 층을 이루는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 나노-구조들은 랜덤 또는 미리 결정된 패턴을 가지도록 제조되는 것을 특징으로 하는 층을 이루는 반도체 장치의 제조 방법.
  3. 제 2 항에 있어서,
    상기 미리 결정된 패턴은 광자 결정, 광자 준결정, 또는 회절격자인 것을 특징으로 하는 층을 이루는 반도체 장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 나노-구조들은 GaN, AlN, InN, ZnO, SiC, Si 및 이들의 합금으로 이루어지는 그룹으로부터 선택되는 물질인 것을 특징으로 하는 층을 이루는 반도체 장치의 제조 방법.
  5. 제 1 항에 있어서,
    상기 템플레이트는 단일층 또는 복합층, 또는 헤테로구조, 또는 III-V족 또는 II-VI족 혼합물을 포함하는 n-타입 또는 p-타입으로 도핑된 반도체 또는 도핑되지 않은 반도체로 구성된 초격자구조를 포함하는 것을 특징으로 하는 층을 이루는 반도체 장치의 제조 방법.
  6. 제 1 항에 있어서,
    상기 템플레이트는 단일층, 또는 복합층, 또는 헤테로구조, 또는 AlN, AlxGa1-xN(1 > x > 0), GaN, InxGa1-xN(1 > x > 0)로부터 선택된 n-타입 또는 p- 타입으로 도핑된 반도체와 도핑되지 않은 반도체로 구성된 초격자구조를 포함하는 것을 특징으로 하는 층을 이루는 반도체 장치의 제조 방법.
  7. 제 1 항에 있어서,
    상기 템플레이트는 p-GaN 상부층을 포함하는 것을 특징으로 하는 층을 이루 는 반도체 장치의 제조 방법.
  8. 제 1 항에 있어서,
    식각 이전에 상기 템플레이트 위에 마스크를 형성하는 단계를 포함하는 것을 특징으로 하는 층을 이루는 반도체 장치의 제조 방법.
  9. 제 1 항에 있어서,
    나노-구조 각각은 나노-컬럼을 포함하는 것을 특징으로 하는 층을 이루는 반도체 장치의 제조 방법.
  10. 제 1 항에 있어서,
    상기 서브스트레이트의 물질은 도전성 서브스트레이트들, 절연성 서브스트레이트들 및 반-도전성 서브스트레이트들로 구성된 그룹으로부터 선택되는 것을 특징으로 하는 층을 이루는 반도체 장치의 제조 방법.
  11. 제 1 항에 있어서,
    상기 서브스트레이트의 물질은 사파이어, 실리콘, 실리콘 카바이드, 다이아몬드, 금속들, 금속 산화물들, 화합물 반도체들, 유리, 석영 및 복합 물질로 구성된 그룹으로부터 선택되는 것을 특징으로 하는 층을 이루는 반도체 장치의 제조 방법.
  12. 제 1 항에 있어서,
    상기 서브스트레이트의 물질은 특정 결정 배향을 가지는 단결정을 포함하는 것을 특징으로 하는 층을 이루는 반도체 장치의 제조 방법.
  13. 제 1 항에 있어서,
    상기 단계 (b)는 수직 성장이 뒤따르는 초기 측면 과성장을 포함하는 것을 특징으로 하는 층을 이루는 반도체 장치의 제조 방법.
  14. 제 1 항에 있어서,
    상기 단계 (b)는 MOCVD(metalorganic chemical vapour deposition), MBE(molecular beam epitaxy) 또는 HVPE(hydride vapour phase epitaxy)방법 중 적어도 어느 하나를 이용하여 수행되는 것을 특징으로 하는 층을 이루는 반도체 장치의 제조 방법.
  15. 제 1 항에 있어서,
    단계 (b)는 펄스 성장 방법에 의해 수행되는 것을 특징으로 하는 층을 이루는 반도체 장치의 제조 방법.
  16. 제 1 항에 있어서,
    상기 단계 (b)에서 성장된 상기 반도체 물질은 도핑되지 않거나, n-타입 또는 p-타입으로 도핑되는 것을 특징으로 하는 층을 이루는 반도체 장치의 제조 방법.
  17. 제 1 항에 있어서,
    상기 단계 (c)는 MOCVD(metalorganic chemical vapour deposition), MBE(molecular beam epitaxy), CVD(chemical vapour deposition), HVPE(hydride vapour phase epitaxy) 성장 프로세스들, 스퍼터링, 및/또는 승화를 이용하여 수행되는 것을 특징으로 하는 층을 이루는 반도체 장치의 제조 방법.
  18. 제 1 항에 있어서,
    상기 단계 (c)는 적어도 하나의 추가적인 층을 포함하는 것을 특징으로 하는 층을 이루는 반도체 장치의 제조 방법.
  19. 제 1 항에 있어서,
    상기 장치 위에 컨택 전극을 생성하는 단계를 더 포함하는 것을 특징으로 하는 층을 이루는 반도체 장치의 제조 방법.
  20. 제 1 항에 있어서,
    상기 서브스트레이트가 도전성 물질로 형성되면, 상기 서브스트레이트 위에 컨택 전극을 생성하는 단계를 더 포함하는 것을 특징으로 하는 층을 이루는 반도체 장치의 제조 방법.
  21. 제 1 항에 있어서,
    상기 단계 (b)에서 성장된 상기 반도체 물질로부터 상기 베이스를 분리하는 단계를 포함하는 것을 특징으로 하는 층을 이루는 반도체 장치의 제조 방법.
  22. 제 21 항에 있어서,
    상기 분리 단계는 상기 단계 (b)와 (c) 사이에 발생하는 것을 특징으로 하는 층을 이루는 반도체 장치의 제조 방법.
  23. 제 21 항에 있어서,
    상기 분리 단계는 상기 단계 (c) 이후에 발생하는 것을 특징으로 하는 층을 이루는 반도체 장치의 제조 방법.
  24. 제 21 항에 있어서,
    상기 분리는 상기 나노-컬럼들을 기계적으로 크래킹하거나, 상기 반도체 물질을 빠르게 냉각하거나, 레이저 제거, 습식 화학 식각, 전기화학 식각 또는 광화학 식각에 의해 수행되는 것을 특징으로 하는 층을 이루는 반도체 장치의 제조 방법.
  25. 제 21 항 내지 24 항 중 어느 한 항에 있어서,
    상기 분리 이후에, 컨택 전극이 상기 반도체 물질 위에 생성되는 것을 특징으로 하는 층을 이루는 반도체 장치의 제조 방법.
  26. 제 1 항에 있어서,
    서브마운트에 상기 장치를 본딩하는 단계를 포함하는 것을 특징으로 하는 층을 이루는 반도체 장치의 제조 방법.
  27. 제 1 항에 있어서,
    상기 장치는 광학 장치인 것을 특징으로 하는 층을 이루는 반도체 장치의 제조 방법.
  28. 제 27 항에 있어서,
    상기 장치는 발광 다이오드를 포함하는 것을 특징으로 하는 층을 이루는 반도체 장치의 제조 방법.
  29. 제 27 항에 있어서,
    상기 장치는 레이저 다이오드를 포함하는 것을 특징으로 하는 층을 이루는 반도체 장치의 제조 방법.
  30. 제 1 항에 있어서,
    상기 단계 (c)에서, 상기 장치는 비-극성 에피택셜 반도체 물질로부터 제조되는 것을 특징으로 하는 층을 이루는 반도체 장치의 제조 방법.
  31. 제 1 항에 있어서,
    상기 단계 (b)에서 성장된 상기 반도체 물질은 비-극성인 것을 특징으로 하는 층을 이루는 반도체 장치의 제조 방법.
  32. 제 31 항에 있어서,
    상기 반도체 물질은 a-플레인 또는 m-플레인 GaN을 포함하는 것을 특징으로 하는 층을 이루는 반도체 장치의 제조 방법.
  33. 제 31 항 또는 제 32 항에 있어서,
    상기 서브스트레이트는 γ-플레인 사파이어, 또는 m-플레인 4H-SiC 또는 6H-SiC 를 포함하는 것을 특징으로 하는 층을 이루는 반도체 장치의 제조 방법.
  34. 서브스트레이트 위에 위치하며, 상기 서브스트레이트가 노출될 때까지 상기 서브스트레이트 위에 템플레이트를 식각함으로써 형성된 나노컬럼들을 갖는 다수의 반도체 나노-구조들을 구비하는 베이스;
    상기 나노-구조들 위에 위치하는 반도체 물질; 및
    상기 반도체 물질 위에 위치하는 장치층을 포함하는 것을 특징으로 하는 반도체 장치.
  35. 제 34 항에 있어서,
    컨택 전극을 포함하는 것을 특징으로 하는 반도체 장치.
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