KR20130089618A - 고효율 발광다이오드 제조방법 - Google Patents

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전북대학교산학협력단
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Abstract

본 발명은 복수의 3차원 구조물 상단에만 GaN를 노출시켜 이를 씨드(seed)로 GaN를 재성장시킨 고효율의 발광 다이오드 제조방법에 관한 것이다.
본 발명에 의하면 GaN 재성장시 전위 성장을 방지할 수 있고, SiO2 패턴의 유무에 따른 GaN층의 스트레인(strain) 발생문제를 현저히 줄일 수 있으므로 고효율의 발광 다이오드를 제공한다.

Description

고효율 발광다이오드 제조방법 {Method for preparing high efficiency Light Emitting Diode thereof}
본 발명은 고효율 발광다이오드 제조방법에 관한 것으로서, 보다 구체적으로 복수의 3차원 구조물 상단에만 GaN를 노출시켜 이를 씨드(seed)로 GaN를 재성장시킨 고효율의 발광 다이오드 제조방법에 관한 것이다.
반도체 발광 소자로서 화합물 반도체의 특성을 이용하여 백라이트 광원, 표시 광원, 일반광원과 풀 칼라 디스플레이 등에 응용되는 LED가 널리 각광받고 있다. 이러한 LED의 재료로서 대표적으로 GaN(Gallium Nitride), AlN(Aluminum Nitride), InN(Indium Nitride) 등와 같은 Ⅲ-V족 질화물 반도체가 알려져 있는 바, 상기 재료는 직접 천이형의 큰 에너지 밴드 갭(band gap)을 가지고 있어 질화물의 조성에 따라 거의 전파장 영역의 빛을 얻을 수 있다. 또한, ZnO 역시 LED 재료로서 주목받고 있는 바, 60 meV의 높은 엑시톤(exciton) 결합 에너지를 갖고 있어 실온에서도 엑시톤의 재결합을 이용하여 고효율 발광소자를 제조할 수 있기 때문이다.
일반적인 평면형(planar) LED는 아래로부터 기판(substrate), n-형 반도체층, 활성층 및 p-형 반도체층의 순으로 구성된다. 상기 p-형 반도체층의 상부에는 p-전극이 형성되는 한편, n-형 반도체층의 노출 면 상에 n-전극이 형성되어 있다.
이때, 기판으로서 통상 사파이어, Si, SiC 또는 MgAl2O4 재질을 사용한다. 상기 활성층은 예를 들면, InGaN/GaN의 양자 우물(quantum well) 구조, 보다 전형적으로는 다중 양자 우물(multiple quantum well) 구조로 이루어져 있다. 상기 활성층 내에서는 p-형 반도체층을 거쳐 유입되는 정공과 n-형 반도체층를 거쳐 유입되는 전자가 결합(recombination)됨으로써 광을 발생시키게 된다.
그러나, 대표적인 GaN계 LED 제조를 위한 박막 성장에 있어서 격자 상수가 정합된 물질의 부족이 중요한 문제점 중 하나로 지적되어 왔다. 이 때문에, 현재, 동종적층 성장된(homoepitaxially grown) GaN 박막은 GaN 필름과 이종의 기판 사이의 격자 및 열팽창 계수의 부정합에 기인하는 고밀도 결함(예를 들면, 관통 전위, 기타 포인트 결함 등)의 문제를 갖고 있다. 지금까지는 c-면 사파이어가 격자 부정합(약 16%)에도 불구하고 비용이 저렴하고 상대적으로 양질의 에피탁시층을 형성할 수 있기 때문에 기판으로 널리 사용되고 있다.
부정합에 기인하는 관통 전위를 저감하기 위하여 희생층 또는 희생층을 기판 상에 형성하는 기술이 널리 알려져 있으나, 이 역시 많은 결함의 발생을 피할 수 없다.
다른 방안으로서, ELOG (epitaxially laterally overgrowth)와 같은 기술이 제안되었다. 도 1a 내지 도 1e은 종래 ELOG법을 이용한 LED 기판 제조방법이다. 상기 도 1a에 도시된 바와 같이, ELOG법에 의한 GaN 성장은 먼저 일반적으로 사파이어 기판위에 MOCVD법 등을 사용하여 GaN층을 성장시킨다. 이 후, 도 1b에 도시된 바와 같이, GaN층위에 스퍼터나 전자빔에 의해 SiO2 층을 500Å ~ 1000Å로 증착하고, 도 1c에서와 같이, 증착된 SiO2 층상에 스핀 코팅(spin coating)을 통해 폴리머(polymer)를 덮은 다음, 광 반응을 이용하여 스트라이프(stripe) 형태로 패터닝한다. 이어서, SiO2 층을 에칭하고, 유기 용제를 이용하여 폴리머를 제거한다(도 1c). 마지막으로, 도 1의 d, e에 도시된 바와 같이, 상기 패턴대로 식각된 SiO2 층에 MOCVD나 HVPE법을 이용하여 GaN층을 재성장시킨다.
그러나, 상기 방법으로 GaN층을 재 성장시키면, 상기 SiO2 층막이 있는 부분과 SiO2 층이 없는 부분에서의 성장 인자가 다르게 성장이 일어나게 된다. 따라서, SiO2 층막이 있는 부분과 SiO2 층이 없는 부분에서 다른 속도로 성장이 되고, 그 차이로 인해 GaN층의 스트레인(strain)이 집중하게 되어 핀 홀(pin hole)이나 크래크(crake)가 많이 형성되는 문제점이 발생된다. 또한, 인접하는 패턴 영역이 상호 부착되기 위해서는 약 10㎛의 상대적으로 두꺼운 GaN의 과잉 성장이 이루어져야 하고, 공정비용이 증가하는 단점이 야기된다.
본 발명은 사파이어 기판과의 부정합에 기인하는 관통 전위를 가장 효율적으로 제거하는 방법을 제공하는 것이다.
본 발명은 ELOG 성장시 SiO2 패턴의 유무에 따른 GaN층의 스트레인(strain) 발생문제 등을 해결하는 방법을 제공하는 것이다.
본 발명의 하나의 양상은 기판 상에 GaN 계열 반도체층을 형성하는 단계 ; 상기 GaN 계열 반도체층 상에 복수의 금속 나노 도트 마스크를 형성한 후 선택적으로 GaN 계열 반도체층을 에칭하여 복수의 3차원 구조물을 형성하는 단계; 상기 GaN 계열 반도체층과 상기 3차원 구조물에 보호막을 형성시키는 단계 ; 상기 3차원 구조물의 금속 나노 도트 마스크를 제거하여 상기 3차원 구조물 상단에 GaN 표면을 노출시키는 단계 ; 상기 노출된 GaN 표면을 씨드(seed)로 하여 제 1 반도체층을 재성장시키는 단계를 포함하는 고효율 발광 다이오드의 제조방법에 관계한다.
본 발명에 따른 고효율 발광 다이오드 제조방법은 복수개의 3차원 구조물 상단에만 GaN를 노출시켜 이를 씨드(seed)로 재성장하므로 전위 성장을 방지할 수 있고, SiO2 패턴의 유무에 따른 GaN층의 스트레인(strain) 발생문제를 현저히 줄일 수 있다.
도 1은 종래 ELOG법을 이용한 LED 기판 제조방법이다.
도 2는 본 발명의 일 구현예에 따른 ELOG법을 이용한 LED 기판 제조방법이다.
도 3은 3차원 구조물 형성 후에 SiO2를 증착시킨 것을 보여주는 SEM 사진이다.
도 4는 SiO2 증착 후에 3차원 입체구조물의 상단에 위치한 금속나노도트를 제거한 후의 SEM 사진이다.
본 발명은 첨부된 도면을 참고로 하여 하기의 설명에 의하여 모두 달성될 수 있다. 하기의 설명은 본 발명의 바람직한 구체예를 기술하는 것으로 이해되어야 하며, 본 발명이 반드시 이에 한정되는 것은 아님을 이해해야 한다. 또한, 첨부된 도면은 이해를 돕기 위하여 실제 층의 두께(또는 높이) 또는 다른 층과의 비율에 비하여 다소 과장되게 표현된 것일 수 있으며, 그 의미는 후술하는 관련 기재의 구체적 취지에 비추어 바르게 이해될 수 있다.
본 명세서에서 언급된 적층 구조는 예시적인 의미로 이해되어야 하며, 본 발명이 이러한 특정 적층 구조로 한정되는 것은 아니다.
본 명세서에 있어서, "상에" 또는 "위에"라는 표현은 상대적인 위치 개념을 언급하기 위하여 사용될 수 있는 바, 언급된 층에 다른 구성 요소 또는 층이 직접적으로 존재하는 경우뿐만 아니라, 그 사이에 다른 층(중간층) 또는 구성 요소가 개재되거나 존재할 수 있고, 또한 언급된 층과의 관계에서 상부에 존재하기는 하나 언급된 층의 표면(특히, 입체적 형상을 갖는 표면)을 완전히 덮지 않은 경우도 포함할 수 있다. 따라서, 별도로 "직접적으로"라는 표현을 사용하지 않는 한, 상술한 바와 같이 상대적 개념으로 이해될 수 있다. 이와 유사하게, "하측에", "하부에" 또는 "아래에"라는 표현 역시 특정 층(요소)과 다른 층(요소) 사이의 위치에 대한 상대적 개념으로 이해될 수 있을 것이다.
도 2는 본 발명의 일 구현예에 따른 ELOG법을 이용한 LED 기판 제조방법이다.
본 발명의 발광다이오드 제조방법은 GaN 계열 반도체층 형성 단계, 복수의 3차원 구조물 형성 단계, 보호막 증착단계, 3차원 구조물 상단에 GaN 표면을 노출시키는 단계, 제 1 반도체층을 재성장시키는 단계를 포함한다.
본 발명은 먼저 기판(10)상에 GaN 계열 반도체층(20)을 형성한다.
상기 기판(10)은 당업계에서 LED 제조용으로 알려진 기판, 전형적으로는 반도체 단결정 성장용 기판으로서, 양면 폴리싱된 사파이어 기판을 사용할 수 있다.
본 발명에 사용가능한 GaN 계열 반도체층(20)으로는 Ga, N 만으로 이루어진 물질일수도 있고, Ga, N 이외의 In, Al 등 III족 또는 P, As, Sb등 V족이 함유된 물질도 포함될 수 있다. 좀 더 구체적으로는 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중에서 선택될 수 있으며, 바람직하게는 GaN이다. 또한, GaN 계열 반도체층(20)으로는 도핑되지 않은 GaN(u-GaN)을 사용하는 것이 더욱 바람직하다.
상기 GaN 계열 반도체(20)은 금속유기화학 기상증착법(metal organic chemical vapor deposition, MOCVD), 수소화물 기상 성장법(hydride vapor phase epitaxy, HVPE) 또는 분자선 성장법(molecular beam epitaxy, MBE), 금속 유기 화학 기상 성장법(metalorganic chemical vapor phase epitaxy, MOCVPE) 등을 사용하여 형성할 수 있다.
도 2의 b, c를 참고하면, 상기 GaN 계열 반도체층(20)은 선택적으로 에칭되어 복수의 3차원 구조물(30)을 형성한다.
상기 3차원 구조물은 마이크로 또는 나노사이즈의 로드 또는 필러(pillar)일 수 있다. 바람직하게는 상기 3차원 구조물의 직경이 10~900nm, 바람직하게는 50 내지 300 nm일 수 있다.
상기 3차원 구조물들 사이의 간격은 50 내지 500nm, 바람직하게는 100 내지 250nm 범위이다.
상기 3차원 구조물은 높이가 100 nm~3㎛, 바람직하게는 500 nm~2㎛일 수 있다.
도 2의 b를 참고하면, 상기 3차원 구조물(30) 형성단계는 GaN 계열 반도체층(20) 상에 복수의 금속 나노 도트 마스크(21)를 형성한 후 선택적으로 GaN 계열 반도체층(20)을 에칭한다.
상기 금속 나노 도트 마스크(21)는 금(Au), 은(Ag), 니켈(Ni), 코발트(Co), 철(Fe), 구리(Cu), 백금(Pt), 팔라듐(Pd), 알루미늄(Al) 또는 이들의 조합, 보다 바람직하게는 니켈(Ni)을 사용하여, 바람직하게는 약 5 내지 100㎚, 보다 바람직하게는 약 5 내지 15㎚ 두께의 박막(thin film) 형태로 형성할 수 있다. 이때, 금속층의 형성을 위하여 전자-빔 증발 시스템(electron-beam evaporation system), 예를 들면 전자-빔 코터(e-beam coater)을 이용할 수 있다.
금속층 형성 후 열처리를 하게 되면, 박막 형태로 존재하는 금속층이 용융되어 나노 사이즈의 자기 응집성(self assembly) 덩어리, 즉 금속 나노 도트(21)를 형성한다. 이러한 열처리 과정은 공지된 방법을 사용할 수 있다.
상기와 같이 형성된 복수의 금속 나노 도트(21)는 바람직하게는 약 10 내지 900nm, 보다 바람직하게는 약 50 내지 300nm, 더욱 바람직하게는 약 100 내지 200 nm의 폭(직경)을 가진다. 또한, 각각의 금속 나노 도트(221) 간의 간격은 전형적으로 약 50 내지 500nm, 보다 전형적으로는 약 100 내지 250nm 범위이다.
도 2의 b, c에 도시된 바와 같이, 금속 나노 도트를 일종의 마스크로 하여 앞서 언급된 방식을 통하여 수직으로 에칭을 수행한다. 예를 들면, ICP-RIE를 이용하는 경우에는 선택비(selectivity), 식각률(etch rate) 등의 공정 파라미터를 적절히 조절하여 금속 나노 도트(21)의 에칭을 억제하면서 n-GaN 계열 반도체층(20)을 에칭하는 것이 바람직하다.
도 2의 b, c와 같이 금속 나노 도트를 마스크로 하여 에칭하면 나노 로드를 형성할 수 있으며, 에칭되는 깊이에 따라 나노로드의 길이가 결정될 수 있다. 본 발명에서는 n-GaN 계열 반도체층(20) 전부 또는 일부를 수직으로 에칭할 수 있으며, 도 2의 c에서와 같이 n-GaN 계열 반도체층(20)의 하부를 잔존시키는 것이 바람직하다.
도 2의 c를 참고하면, 본 발명의 3차원 구조물은 나노 사이즈의 직경을 가지고, 인접 3차원 구조물과의 간격이 수십에서 수백 나노이다. 또한, 상기 3차원 구조물 상단에는 금속 나노 도트(21)가 여전히 잔존한다.
도 2의 d를 참고하면, 본 발명은 상기 3차원 구조물 형성 단계 이후에 보호막(40) 증착 단계를 포함한다. 보호막 증착단계는 GaN 계열 반도체층과 3차원 구조물에 보호막을 형성시키는 단계이다.
상기 보호막(40)은 SiO2 또는 SiNx를 전자빔 또는 스퍼터 등을 사용하여 형성하고, 바람직하게는 SiO2를 사용한다. 도 2의 d를 참고하면, 상기 보호막은 GaN 계열 반도체층뿐만 아니라 3차원 구조물의 측면 기둥 부분에도 증착되어 GaN가 노출되지 않는다.
도 2의 e를 참고하면, 본 발명은 상기 3차원 구조물 상단에 잔존하고 있는 금속 나노 도트 마스크를 제거하여 상기 3차원 구조물 상단에 GaN 표면을 노출시키는 단계를 포함한다.
상기 단계는 상기 금속 나노 도트(21)를 습식 에칭하여 수행될 수 있다. 주로 강산 또는 금속에 따른 전용 에칭액에 일정 시간 담그어 금속 나노 도트를 제거할 수 있다.
상기 단계에 의해 3차원 구조물의 상단에만 GaN가 노출된다.
도 2의 f를 참고하면, 본 발명은 노출된 GaN 표면을 씨드(seed)로 하여 제 1 반도체층(50)을 재성장시키는 단계를 포함한다. 상기 제 1 반도체층은 n-GaN, p-GaN 또는 u-GaN 계열 반도체층일 수 있으며, 바람직하게는 n-GaN 또는 p-GaN 반도체층이다.
상기 제 1 반도체층(50)을 재성장시키는 단계는 상기 3차원 구조물 상단의 노출된 GaN 표면을 씨드(seed)로 유기금속화학증착법(MOCVD), 분자빔성장법(MBE) 또는 하이드라이드 기상성장법(HVPE)을 사용하여 에피택시 측방 과성장(ELOG)시키는 단계일 수 있다. 상기 보호막으로 코팅된 GaN 영역에서는 상기 제 1 반도체층의 재성장이 억제된다.
도 2의 f를 참조하면, 3차원 구조물의 상단에서부터 ELOG 성장하게 되고, 3차원 구조물의 직경이 나노사이즈로 작아 재성장되는 제 1 반도체층의 dislocation의 양을 크게 감소시킬 수 있다.
또한, 종래 기술인 도 1에서는 SiO2 패턴 아래의 GaN 층에서부터 ELOG 성장이 진행되고, SiO2 패턴 유무에 따른 성장속도의 차이가 존재하였으나 본원발명은 결과적으로 SiO2 보호막 위로 성장되므로 모든 영역에서의 성장속도가 균일하여 핀 홀(pin hole)이나 크래크(crake) 발생이 억제된다.
* 또한, 종래 ELOG에서는 인접하는 패턴 영역이 상호 부착되기 위해서는 두꺼운 GaN의 과잉 성장이 이루어져야 하지만 본원발명에서는 나노사이즈의 3차원 구조물들이 나노사이즈 간격으로 인접하게 존재하고 있어 종래보다 작은 두께로 성장시켜도 인접 패턴 영역이 서로 부착될 수 있다.
따라서, 상기 방법은 제 1 반도체층을 1 ~ 5㎛ 범위로 형성될 수 있다.
상기 방법은 상기 제 1 반도체층을 재성장시킨 후 활성층(60) 및 제 2 반도체층(70)을 추가로 형성할 수 있다. 제 1 반도체층이 n-GaN, 제 2 반도체층이 p-GaN 층일 수 있으며, 그 역도 가능하며, 그 두께나 형성방법은 공지된 방법을 제한 없이 사용할 수 있다.
본 발명은 상기 제 1 반도체층을 재성장시키는 단계 후에 외부 압력 또는 기계적 힘을 가하거나 에칭처리하여 상기 기판을 분리시키는 단계를 추가로 포함할 수 있다.
상기 기판 분리방법은 공지된 기판 분리방법 즉, 습식 또는 건식에칭법을 사용하거나 상기 기판에 외력을 가하는 방법을 참고할 수 있다.
도 3은 3차원 구조물 형성 후에 SiO2를 증착시킨 것을 보여주는 SEM 사진이고, 도 4는 SiO2 증착 후에 3차원 구조물의 상단에 위치한 금속나노도트를 제거한 후의 SEM 사진이다. 도 5는 금속 나노 도트를 제거한 후 상단부분을 EDS(Energy Dispersive X-ray Spectroscopy) 측정한 이미지이다. 도 3을 참고하면, 기판 상에 GaN 3차원 구조물이 나노사이즈의 간격으로 복수 개 형성되어 있음을 확인 할 수 있다. 또한, 도 4에는 GaN 3차원 구조물의 상단에 Ni을 제거하여 GaN를 노출시킨 사진으로써, 측벽에 코팅된 SiO2와 상단의 GaN 노출영역을 구분할 수 있다. 도 5의 EDS 성분분석 결과에 따르면(Si의 피크) GaN뿐만 아니라 SiO2도 상기 3차원 구조물의 상단의 측벽에 잔존하고 있음을 확인할 수 있다.
본 발명에서는 3차원 구조물의 상단을 제외한 모든 영역이 SiO2로 코팅되어 있어, 제 1 반도체층의 재성장이 3차원 입체구조물의 상단 영역(GaN 노출영역)만을 씨드로 하여 이루어진다.
상기 3차원 구조물은 제 1 반도체층의 재성장을 위한 씨드(seed)로 사용되고, 또한, GaN계 LED 제조를 위한 GaN 버퍼나 기판의 역할을 할 수 있다.
본 발명의 단순한 변형 내지 변경은 이 분야의 통상의 지식을 가진 자에 의하여 용이하게 이용될 수 있으며, 이러한 변형이나 변경은 모두 본 발명의 영역에 포함되는 것으로 볼 수 있다.
10 : 기판
20 : GaN 계열 반도체층
30 : 3차원 구조물
40 : 보호막
50 : 제 1 반도체층
60 : 활성층
70 : 제 2 반도체층

Claims (10)

  1. 기판 상에 GaN 계열 반도체층을 형성하는 단계 ;
    상기 GaN 계열 반도체층 상에 복수의 금속 나노 도트 마스크를 형성한 후 선택적으로 GaN 계열 반도체층을 에칭하여 복수의 3차원 구조물을 형성하는 단계; 상기 GaN 계열 반도체층과 상기 3차원 구조물에 보호막을 형성시키는 단계 ;
    상기 금속 나노 도트 마스크를 제거하여 상기 3차원 구조물 상단에 GaN 표면을 노출시키는 단계 ;
    상기 노출된 GaN 표면을 씨드(seed)로 하여 제 1 반도체층을 재성장시키는 단계를 포함하는 것을 특징으로 하는 고효율 발광 다이오드의 제조방법.
  2. 제 1항에 있어서, 상기 3차원 구조물이 마이크로 또는 나노사이즈의 로드 또는 필러(pillar)인 것을 특징으로 하는 고효율 발광 다이오드의 제조방법.
  3. 제 1항에 있어서, 상기 3차원 구조물은 높이가 100nm~3㎛인 것을 특징으로 하는 고효율 발광 다이오드의 제조방법.
  4. 제 1항에 있어서, 상기 3차원 구조물의 직경은 10 내지 900nm 이들 간의 간격은 50 내지 500 nm인 것을 특징으로 하는 고효율 발광 다이오드의 제조방법.
  5. 제 1항에 있어서, 상기 보호막을 형성시키는 단계는 SiO2 또는 SiNx 를 증착시키는 단계인 것을 특징으로 하는 고효율 발광 다이오드의 제조방법.
  6. 제 1항에 있어서, 상기 제 1 반도체층을 재성장시키는 단계는 상기 보호막이 형성된 GaN 영역에서는 상기 제 1 반도체층의 재성장이 억제되는 것을 특징으로 하는 고효율 발광 다이오드의 제조방법.
  7. 제 1항에 있어서, 상기 제 1 반도체층을 재성장시키는 단계는 상기 3차원 구조물 상단의 노출된 GaN 표면을 씨드(seed)로 유기금속화학증착법(MOCVD), 분자빔성장법(MBE) 또는 하이드라이드 기상성장법(HVPE)을 사용하여 에피택시 측방 과성장(ELOG)시키는 단계인 것을 특징으로 하는 고효율 발광 다이오드의 제조방법.
  8. 제 1항에 있어서, 상기 방법은 상기 제 1 반도체층을 재성장시키는 단계 후에 활성층 및 제 2 반도체층을 추가로 형성하는 것을 특징으로 하는 고효율발광 다이오드의 제조방법.
  9. 제 1항에 있어서, 상기 방법은 상기 제 1 반도체층을 재성장시키는 단계 후에 외부 압력 또는 기계적 힘을 가하거나 에칭처리하여 상기 기판을 분리시키는 단계를 추가로 포함하는 것을 특징으로 하는 고효율 발광 다이오드의 제조방법.
  10. 제 1항에 있어서, 상기 제 1 반도체층은 n-GaN 또는 p-GaN 계열 반도체층인 것을 특징으로 하는 고효율 발광 다이오드의 제조방법.

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* Cited by examiner, † Cited by third party
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