FR2858461A1 - Realisation d'une structure comprenant une couche protegeant contre des traitements chimiques - Google Patents

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Abstract

Procédé de réalisation d'une structure à plusieurs couches destinée à l'électronique, l'optique ou l'optoélectronique comprenant une couche enterrée.Le procédé comprend les étapes suivantes :a. formation de couches de la structure, comprenant la formation de la couche enterrée ;b. traitement chimique de la structure employant des espèces chimiques aptes à graver sensiblement le matériau constituant la couche enterrée.L'étape a) comprend la formation sur la couche enterrée d'une couche de protection, elle aussi enterrée, en un matériau choisi pour résister suffisamment à l'attaque chimique d'espèces chimiques du traitement mis en oeuvre lors de l'étape b), condamnant ainsi des accès possibles à la couche enterrée par lesquels ces espèces pourraient s'infiltrer.L'invention concerne en outre une application du procédé à la réalisation de structures destinées à l'électronique, l'optique ou l'optoélectronique.

Description

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La présente invention concerne une réalisation d'une structure destinée à l'électronique, I'optique ou l'optoélectronique comprenant une couche enterrée, la réalisation de la structure comprenant un traitement chimique employant des espèces chimiques aptes à graver la couche enterrée.
Dans ce document, on appellera couche enterrée toute couche comprise dans une structure, et ayant dans cette structure de la matière au dessus et au dessous d'elle, avec des propriétés de matériau sensiblement différentes de celles de la matière avoisinante.
Les structures actuelles destinées à l'électronique, I'optique ou l'opto 10 électronique ayant principalement vocation à être semiconductrice, comprennent souvent de telles couches, telle que les structures SOI (acronyme anglo-saxon de "Silicon On Insulator") dans lesquelles la couche enterrée est une couche isolante électriquement comme par exemple une couche de SiO2 ou de Si3N4.
La réalisation de ces structures ou plaquettes utilise fréquemment au moins une des techniques suivantes: épitaxie, collage entre plaquettes, prélèvements de couches minces.
Ces techniques de réalisation de structures sont habituellement mises en oeuvre postérieurement, en même temps et/ou antérieurement à des 20 traitements chimiques mis en oeuvre pour diverses raisons (telles qu'un nettoyage de la plaquette ou une gravure chimique d'une ou plusieurs couches).
Or ces traitements chimiques peuvent dans certains cas porter préjudice à la qualité de la structure réalisée, notamment en parvenant à graver une ou 25 plusieurs couches qui y sont enterrées.
Même si, par définition, une couche enterrée ne semble pas avoir de contact avec l'extérieur de la structure dans laquelle elle est enterrée (et donc ne pas avoir de voies d'accès aux espèces chimiques), ceci n'est pas toujours vrai dans la réalité, notamment dans les cas où: - elle présente un contact avec l'extérieur au niveau de son affleurement par la tranche de la structure; - elle est sous-jacente à une couche mince dont la surface est en contact avec l'extérieur, et qui comprend quelques défauts pouvant 5 être autant de voies d'accès des espèces chimiques de gravures à la couche enterrée, ces défauts pouvant être par exemple des défauts traversants, des contaminants, des précipités, etc. Ces problèmes de gravures intrinsèques des couches enterrées dans 10 des structures se rencontrent notamment dans les cas où ces structures présentent en surface et sur la couche enterrée, une couche particulièrement mince, typiquement de l'ordre de quelques dizaines de nanomètres, la présence de défauts dans ces couches minces pouvant alors avoir des conséquences dramatiques sur la qualité de la structure finale obtenue, lorsqu'on emploie 15 lesdites espèces chimiques de gravure.
On trouve ce problème notamment dans le traitement chimique à base d'acide fluorhydrique HF, de structures SOI (acronyme anglo-saxon de "Silicon On Insulator") comprenant habituellement une couche utile en silicium particulièrement mince sur une couche de SiO2, et un substrat classiquement 20 en silicium, une telle gravure HF étant notamment utilisée pour une désoxydation après par exemple un traitement thermique oxydant.
Si la couche de silicium présente des défauts tels que ceux énoncés plus haut, la couche de SiO2 enterrée risque d'être gravée par la solution HF.
Ainsi un défaut d'environ 100 nanomètres ou plus dans une telle couche 25 de silicium peut donner accès à l'oxyde enterrée, qui peut déboucher, sous l'action des espèces chimiques, à la formation de trous dans la couche d'oxyde de plusieurs microns voir dizaines de microns de diamètre, ces trous étant encore appelés décorations (voir par exemple la figure 2).
Les défauts dans la couche utile, encore appelés défauts HF, peuvent 30 donc avoir un effet dramatique sur la qualité de la couche enterrée et sur l'ensemble de la structure, c'est pourquoi l'homme du métier définit ces défauts HF comme étant des défauts "tueurs".
La présence de défauts HF à proximité d'une couche enterrée en SiO2 peut provoquer encore d'avantage de détériorations dans le cas de substrats
démontables.
Des réalisations de substrats démontables par contrôle de l'énergie de collage sont décrites notamment dans le brevet FR 2 823 599, le principe de réalisation étant basé sur une diminution des forces de collage entre un substrat et une plaquette (ou une couche mince) collés ensemble, par rapport à l0 un collage optimal, en y créant une zone fragilisée, I'ensemble substrat plaquette (ou couche) formant le substrat démontable.
Dans le cas d'un traitement HF d'un substrat démontable et où une telle zone fragilisée est située dans une épaisseur enterrée de SiO2, plusieurs problèmes de gravure du SiO2 enterré peuvent survenir notamment si: l'énergie de collage n'a pas été contrôlée de façon suffisamment optimale, étant par exemple trop faible, entraînant des problèmes de délamination en bord, c'est-à-dire des problèmes de décollement de grains de silicium qui se trouvent en périphérie de la couche (voir par exemple la figure 5) ou si - des défauts HF sont présents dans la couche sus-jacente à l'épaisseur de SiO2 enterrée, des décorations se créant alors dans ces couches enterrées sous l'action des espèces HF. Du fait des imperfections de collage existant dans la zone fragilisée, ces décorations ont tendance à prendre plus d'ampleur que dans le cas d'un collage optimal. Ces décorations peuvent ainsi 25 être de 10 à 100 fois plus importantes que dans le cas d'un substrat non démontable; la couche mince qui se trouve être au dessus des décorations risque alors de perdre de sa rigidité et de se déchirer, ce qui peut conduire à une présence de particules sur la plaquette et donc à des problèmes de contamination au cours des process ultérieurs dans des structures SOI, des 30 substrats démontables ou d'autres structures (voir par exemple la figure 7).
Pour essayer de palier ces problèmes d'attaque chimique de couches enterrée, une amélioration de la qualité des couches utiles en y réduisant la densité de défaut a été recherchée, donnant ainsi moins d'accès possible à l'oxyde enterré.
D'autres techniques en développement tentent d'employer des espèces chimiques lors des traitements chimiques mis en ceuvre, moins agressives visà-vis de la couche enterrée.
La présente invention offre une autre solution au problème posé par l'attaque chimique des couches enterrées en proposant, selon un premier i0 aspect, un procédé de réalisation d'une structure à plusieurs couches destinée à l'électronique, l'optique ou l'optoélectronique comprenant une couche enterrée, le procédé comprenant les étapes suivantes: a. formation de couches de la structure, comprenant la formation de la couche enterrée; b. traitement chimique de la structure employant des espèces chimiques aptes à graver sensiblement le matériau constituant la couche enterrée caractérisé en ce que l'étape a) comprend la formation sur la couche enterrée d'une couche de protection, elle aussi enterrée, en un matériau choisi pour 20 résister suffisamment à l'attaque chimique d'espèces chimiques du traitement mis en oeuvre lors de l'étape b), condamnant ainsi des accès possibles à la couche enterrée par lesquels ces espèces pourraient s'infiltrer.
D'autres caractéristiques de l'invention sont: - l'étape a) comprend un collage de deux plaquettes; - l'étape a) comprend, avant collage, la formation de la couche à enterrer et de la couche de protection en surface d'au moins une surface de collage d'une plaquette; - l'étape a) comprend, avant collage, la formation de la couche à enterrer sur la surface de collage d'une des deux plaquettes et la formation de 30 la couche de protection sur la surface de collage de l'autre plaquette; - I'étape a) comprend, après collage, une réduction d'une des deux plaquettes au moyen d'une des techniques suivantes: Smart-Cut), détachement au niveau d'une couche poreuse enterrée dans la plaquette à réduire, atttaque chimique sélective latérale d'une couche, rodage, polissage, s CMP, gravure chimique, abrasion; de sorte qu'il ne reste de la plaquette réduite qu'une couche mince au-dessus de la couche de protection; - la structure formée selon l'étape a) est une structure semiconducteur- sur-isolant, la couche enterrée étant au moins une partie de l'épaisseur isolante de cette structure; - la couche de protection est aussi comprise dans l'épaisseur isolante de la structure; - la structure formée selon l'étape a) présente une zone fragilisée; - la zone fragilisée est une interface entre deux couches, au moins une des deux couches ayant une surface rugueuse; l'étape a) comprend, avant collage, la formation de la zone fragilisée sur une des surfaces de collage des plaquettes par rugosification chimique.
Selon un deuxième aspect, I'invention propose une application dudit procédé à la réalisation d'une structure démontable.
Selon un troisième aspect, I'invention propose une application dudit 20 procédé à la réalisation d'une structure semiconducteur-sur-isolant.
La figure 1 représente un ensemble de deux plaquettes collées ensemble montrant une étape d'un procédé de formation d'une structure SOI.
La figure 2 représente une structure SOI conforme à l'état de la technique.
La figure 3 représente une structure SOI conforme à l'invention.
La figure 4 représente un substrat démontable.
La figure 5 représente un substrat démontable selon l'état de la technique.
La figure 6 représente un substrat selon l'invention La figure 7 représente une structure SOI démontable selon l'état de la technique.
La figure 8 représente une structure SOI démontable conforme à l'invention.
La figure 9 représente un ensemble de deux plaquettes collées lors d'une étape de réalisation d'une structure déterminée, une des deux plaquettes étant un substrat démontable.
L'objectif principal de la présente invention est de diminuer le nombre et la taille de défauts de gravure d'une couche enterrée dans une structure o10 donnée, lorsque cette dernière subit des traitements chimiques aptes à graver le matériau de la couche enterrée.
Lorsqu'une couche enterrée est gravée, la gravure se situe localement et s'étend sur des zones délimitées et associées à des particularités de structures environnantes, qui peuvent constituer des voies d'accès d'espèces chimiques 15 de gravure à la couche enterrée La gravure de la couche enterrée est principalement la conséquence de: i) une présence de défauts à proximité, notamment lorsque la couche enterrée est sousjacente à une couche mince; ii) une action importante de la solution de gravure sur la structure 20 par: - une longue exposition; - un dosage important des espèces chimiques aptes à graver le matériau de la couche enterrée.
En ce qui concerne la première cause de gravure (i) de la couche 25 enterrée, elle est principalement trouvée dans le cas où une couche particulièrement mince a une de ses surfaces en contact avec la couche enterrée et l'autre de ses surfaces en contact avec l'extérieur.
En effet, le moindre défaut présent dans une telle couche mince, qui peut être de quelques dizaines de nanomètres, peut représenter une voie d'accès 30 des espèces de gravure à la couche enterrée.
Ces défauts peuvent être de natures différentes: Ils peuvent être par exemple des défauts traversant la couche mince, fournissant ainsi un accès direct à la couche enterrée.
Ces défauts traversants peuvent avoir plusieurs origines, notamment liées au procédé de réalisation de la couche mince et à la qualité du matériau la constituant.
On sait par exemple qu'une couche épitaxiée contient peu de défauts de ce type et présente donc moins de risque de détériorer la couche enterrée qui 10 lui est sous jacente lors de traitement chimique de gravure.
Cependant, des techniques de réalisation de structures de couches nécessitent dans d'autres cas une réalisation par report de couches d'un substrat donneur sur un substrat cible.
C'est notamment le cas des procédés de fabrication des structures SeOI 15 (acronyme anglo-saxon de "Semiconductor On Insulator"), la couche mince en matériau semiconducteur ne pouvant être réalisée sur la couche isolante par épitaxie.
Ces techniques de report ou transfert de couches minces engendrent typiquement dix fois plus de défauts que lors de la mise en oeuvre d'une 20 épitaxie.
Ces structures présentent alors des problèmes de gravure des couches enterrées.
En référence à la figure 1, une technique de report de couches d'un substrat donneur 6 sur un substrat récepteur 1 comprend habituellement deux 25 étapes principales: - un collage des deux substrats 1 et 6 au niveau d'une interface de collage 5; - une réduction du substrat donneur 6 afin d'obtenir au final une structure comprenant le substrat récepteur 1 et une couche mince qui 30 est la partie restante du substrat donneur 6; Le collage peut être réalisé par adhésion moléculaire.
Des préparations de surface particulièrement performantes pour améliorer l'énergie de collage entre les substrats 1 et 6 peuvent être mises en oeuvre telles que par exemple une exposition des surfaces à coller à un plasma (d'oxygène par exemple), un nettoyage, un brossage.
On peut aussi prévoir une formation préalable au collage de couches de collage 2 et 3 au niveau d'au moins une des deux surfaces à coller suivie d'un traitement thermique adapté, par exemple une application sur les surfaces à coller de colles thermodurcissables voire de colles durcissables par application 10 de rayon UV, ou une formation de couches d'oxyde.
La réduction du substrat donneur 6 peut être réalisée par élimination progressive du substrat donneur par polissage et/ou gravure chimique par la face arrière (plus connue pour l'homme du métier sous le nom de procédé technique "etch-back"); ou par détachement de la couche mince 4 du substrat 15 donneur 6 au niveau d'une zone préalablement fragilisée 15 en apportant de l'énergie thermique et/ou mécanique; cette zone de fragilisation 15 est avantageusement réalisée par implantation contrôlée d'espèces atomiques et/ou moléculaires à son niveau (on parle alors de techniques Smart-Cut) ou par porosification d'une couche à son niveau.
Ces techniques de réalisation de plaquettes peuvent provoquer dans la couche mince réalisée 4 I'apparition de défauts, tels que des défauts traversants.
Une particule retirée de la surface de la plaquette donneuse 6 au cours du polissage, pourra par exemple détériorer en épaisseur par abrasion la 25 couche mince 4 formée.
Une gravure chimique lors d'un procédé etch-back pourra par exemple graver inégalement la surface de la plaquette donneuse 6 de sorte à mettre à nue à certains endroits la couche enterrée sous la couche mince 4.
La couche 4 formée sur une couche poreuse de fragilisation 15 pourra présenter des défauts ponctuels accentués par le traitement ultérieur d'enlèvement de la couche poreuse après détachement.
Les techniques de finition de la couche mince 4 obtenue après réduction 5 de la plaquette donneuse 6, avantageusement mises en oeuvre, peuvent aussi être à l'origine d'apparition de défauts traversants.
On citera par exemple les techniques de finition suivantes: polissage, gravure chimique, abrasion, bombardement d'espèces atomiques, oxydation sacrificielle.
D'autres défauts tels que des contaminants métalliques, des agrégats, des précipités d'oxygène, des précipités métalliques ou des fautes d'empilement, dans la couche mince en surface, peuvent cependant subsister, et aider à l'infiltration des espèces chimiques gravantes dans la structure jusqu'à la couche enterrée.
En référence aux figures 2 et 3 sont décrits les problèmes que peuvent poser ces défauts dans des structures SeOI classiques et les solutions apportées par la présente invention pour les résoudre.
En référence à la figure 2, est présentée une structure SeOI 10 conforme à l'état de la technique, c'est-à-dire constituée d'un substrat support 1, d'une 20 couche enterrée isolante 2 et d'une couche mince en matériau semiconducteur 4.
Cette structure SeOI est par exemple réalisée selon un mode de réalisation décrit plus haut en référence à la figure 1, l'interface de collage 5 se situant au sein ou en surface de la couche enterrée 2.
A ce propos, on trouvera plusieurs variantes de techniques de collage dans le livre "Semiconductor Wafer Bonding Science and Technology" (Q-Y.
Tong et U. Gôsele, a Wiley Interscience publication, Johnson Wiley & Sons, Inc.).
Cette structure 10 contient dans la couche mince 4 des défauts tels que ceux-ci donnent accès à la couche enterrée 2 pour des espèces chimiques de gravure.
Pour des raisons de simplicité dans les figures, les défauts 16 et 16' ont 5 été représentés comme étant des défauts traversants, mais il faut bien sûr comprendre dans cette figure schématique que ces défauts peuvent être de tout autre type, tels que par exemple des impuretés telles que déjà évoquées.
En référence à la figure 2, la présence des défauts 16 et 16' dans la couche mince 4 vont permettre aux espèces chimiques d'atteindre la couche 10 enterrée 2 au niveau de l'interface des couches 2 et 4 et de graver localement la couche enterrée et former ainsi respectivement des cavités 17 et 17', encore appelées décorations 17 et 17'.
Ce type de couches minces 4 étant destiné principalement à recevoir des composants, et la couche enterrée isolante 2 à conférer certaines propriétés à 15 ces futurs composants, la présence de ces décorations 17 et 17' peuvent être préjudiciables à la qualité de ces futurs composants.
De tels problèmes peuvent survenir par exemple dans une structure SeOI pour laquelle la couche enterrée isolante 2 est en SiO2 et le traitement chimique qu'elle subit emploie une solution chimique comprenant de l'acide 20 fluorhydrique HF.
Ces traitements chimiques HF sont couramment employés dans le domaine des semiconducteurs, notamment dans le cas où on souhaite faire une désoxydation finale des surfaces de la structure obtenue 10 après par exemple une mise en oeuvre de traitements thermiques oxydant.
L'exposition de cette structure 10 présentant les défauts 16 et 16' à une gravure d'acide fluorhydrique provoque alors dans le SiO2 enterré 2 les décorations 17 et 17'.
Du fait de la faculté que possède le HF de se propager le long d'une interface non stabilisée, telle que l'interface entre la couche 2 et la couche 4 au 30 niveau du défaut 16, les décorations 17 et 17' peuvent atteindre des tailles bien 1il supérieures à la taille des défauts 16 et 16' qui ont initié leurs formations respectives.
Ainsi, pour des défauts 16 et 16' de l'ordre de 0,1 à 1 micron de diamètre moyen, un traitement chimique HF peut créer des défauts dans la couche de 5 SiO2 enterrée 2 de plusieurs microns, voire dizaine de microns de diamètre moyen.
C'est pourquoi, ces défauts appelés "HF" sont classés par l'homme du métier dans la famille des défauts "tueurs", car ils peuvent détruire de façon irréversible une partie importante d'une structure SeOI 10.
En référence à la figure 3, est proposé un moyen selon l'invention de protéger la couche enterrée 2 d'un traitement chimique gravant.
A cet effet, on place une couche ou un revêtement entre la couche enterrée 2 et la couche mince 4.
Cette couche de protection 3 est réalisée en un matériau qui est peu ou 15 pas gravé par les espèces chimiques employées lors du traitement chimique subi par la structure 10, et notamment par les espèces chimiques aptes à graver la couche enterrée 2.
Cette couche de protection 3 peut être réalisée selon lesdites techniques de réalisation de couches minces précitées ou selon d'autres techniques.
On pourra par exemple la réaliser par épitaxie si elle est constituée d'un matériau cristallin ou par dépôt d'espèces atomiques sur une surface.
Cette couche de protection 3 a comme fonction première la protection de la couche enterrée 2 contre une attaque chimique.
Le matériau la constituant et son épaisseur sont donc choisis avant tout 25 pour qu'elle présente une résistance importante à la gravure des espèces chimiques.
La couche de protection 3 doit donc en outre avoir une épaisseur supérieure à une épaisseur minimum en deçà de laquelle elle peut présenter des risques d'être trop gravée en épaisseur.
Avantageusement la structure 10 est réalisée selon une des techniques précédemment décrites en référence à la figure 1 au moyen d'un des collages qui y étaient listés.
La couche à enterrer 2 et/ou la couche de protection 3 sont alors formées avant collage.
Dans une première configuration, elles sont déjà comprises dans les plaquettes à coller, par exemple lors d'épitaxies préalables.
Dans une deuxième configuration, elles sont avantageusement formées sur les surfaces de collage des plaquettes à coller.
De façon préférentielle, la couche à enterrer 2 est formée en surface de la première plaquette à coller, et la couche de protection 3 est formée en surface de la deuxième plaquette à coller.
Ces deux couches 2 et 3 peuvent ainsi, en outre de leurs fonctions premières, servir de couches de collage.
En référence à la figure 3, la couche mince 4 est identique à celle de la figure 2, et présente de même les défauts 16 et 16'.
Mais à la différence de ce qui a déjà été discuté plus haut en référence à la figure 2, la couche de protection 3 n'étant pas ou peu attaquée par les espèces chimiques gravant la couche enterrée 2, et l'infiltration des espèces 20 chimiques se faisant par la couche mince au niveau des défauts 16 et 16', ces dernières n'atteignent pas la couche enterrée 2.
La couche de protection 3 réduit ainsi très sensiblement voire empêche la mise en contact de la couche enterrée 2 avec les espèces chimiques infiltrées.
Ce résultat est obtenu sans tenter d'améliorer la qualité de la couche mince 4 (qui présente autant de défauts 16 et 16'), contrairement aux techniques employées dans l'état de la technique.
Ce résultat est obtenu sans modifier non plus la composition chimique des traitements que subit la structure 10, contrairement à l'état de la technique.
Dans une configuration préférentielle de la structure 10, celle-ci est une structure SeOI, pour laquelle la couche enterrée 2 et éventuellement la couche de protection 3 sont en matériau isolant électriquement, et constituent donc l'épaisseur isolante de la structure SeOI.
s La réalisation d'une telle structure SeOI est effectuée avantageusement selon une des techniques décrites plus haut en référence à la figure 1.
Le collage 5 a été préférentiellement mis en oeuvre entre le substrat donneur 6 et le substrat récepteur 1 recouverts respectivement de la couche de protection 3 et de la couche enterrée 2.
Dans le cas où cette dernière technique de collage est employée, la couche de protection 3, en outre d'être constituée d'un matériau peu ou pas gravé par les espèces chimiques de gravure de la couche enterrée 2, doit avoir des performances de collage sensiblement identiques à la couche enterrée 2 pour que celles-ci puissent adhérer ensemble, telles que des énergies de 15 collage, des propriétés de fluage et/ou des coefficients de dilatation thermique, sensiblement proches.
En comparaison de l'exemple pris en référence à la figure 2 d'une structure SeOI 10 dont la couche isolante 2 est une couche de SiO2, une structure SeOI 10 selon l'invention comprend en outre entre la couche mince 4 20 et la couche isolante 2, une couche de protection 3 qui peut être en matériau semiconducteur ou en matériau isolant électriquement.
Avantageusement, le matériau de la couche de protection 3 est en matériau isolant électriquement, et constitue avec la couche de SiO2 enterrée, l'épaisseur isolante de la structure SeOI 10.
Cette couche de protection 3 en matériau isolant peut être préférentiellement selon l'invention du Si3N4, du SiON, ou du diamant.
Selon une configuration préférentielle de l'invention, cette couche de protection 3 est en Si3N4, ce matériau ayant des propriétés de collage à peu près équivalentes aux propriétés de collage du SiO2 en terme d'énergie de 30 collage et de qualité de transfert notamment dans le cas de la mise en oeuvre d'un procédé Smart Cut, en référence par exemple du document intitulé "From SOI to SOIM Technology: application for specific semi conductor processes" de O. Rayssac et col. (dans SOI Technology and Devices X, PV 01-03 ecs Proceedings, Pedington, and J (2001)).
Mais l'autre intérêt principal d'utiliser un nitrure pour la couche de protection 3 réside dans sa forte résistance aux traitements chimiques, tels que des traitements à l'acide fluorhydrique.
Ce nitrure de silicium peut être obtenu par exemple par nitruration ou par dépôt d'une couche de nitrure par CVD sur la surface du substrat donneur 6.
La couche à enterrer 2 a été alors avantageusement obtenue par oxydation de la surface du substrat récepteur 1.
En ce qui concerne ladite cause ii) (citée plus haut dans ce document) de gravure de la couche enterrée 2, est décrit ci-après une structure 10 pour laquelle une exposition longue à des espèces chimiques de gravure et/ou un 15 dosage important de ces espèces chimiques de gravure, conduit à la gravure de la couche enterrée 2.
Cette structure 10 est une structure démontable telle que définie notamment dans le document FR 2823599.
Une structure démontable est constituée de deux plaquettes collées 20 ensemble, elle est rendue démontable par le contrôle qu'on peut avoir du collage de ces deux plaquettes, et notamment de l'énergie de collage.
Ces structures démontables sont principalement utilisées pour servir de substrats provisoires à la croissance et/ou à la fabrication de couches ou de composants avant que ces couches et/ou composants soient transférés sur des 25 substrats récepteurs.
On peut ainsi réaliser au final une structure ayant un substrat récepteur qui, sans utiliser cette technique de structure démontable, n'aurait pas pu ou difficilement pu servir de substrat à la réalisation de ces couches ou composants transférés.
On trouve par exemple des applications de structure démontable dans le domaine des diodes électroluminescentes pour lesquelles par exemple un substrat saphir démontable pour réaliser des empilements épitaxiaux est enlevé par démontage, les empilements étant alors transférés vers un autre substrat moins isolant électrique.
Dans les télécommunications et hyper fréquences, de même, on préférera que les composants soient intégrés au final sur un support présentant une résistivité plus élevée.
Dans certains cas, le substrat nécessaire pour réaliser certaines 10 structures ou composants coûte excessivement cher. Tel est le cas par exemple du carbure de silicium, bien plus cher que le silicium mais présentant des tenues notamment aux températures plus grandes, des puissances et des fréquences maximales d'utilisation significativement améliorées, et dont le coût est comparativement au silicium très élevé. On aurait donc intérêt à transférer 15 une couche fine de carbure de silicium épitaxiée sur un substrat de saphir, sur un substrat bon marché tel que le silicium. On peut aussi citer des applications de la structure démontable dans le
domaine des puissances ou dans le domaine des cartes à puce.
En référence à la figure 4, une structure démontable 10 est constituée 20 d'un substrat support 1 lié de façon contrôlée à une structure de report 6 par l'intermédiaire d'une zone fragilisée 20.
Cette zone fragilisée 20 peut être créée notamment par rugosification de la surface du substrat démontable 1 et éventuellement de la structure de report 6, préalablement au collage du substrat support 1 et de la structure de report 6, 25 par traitement chimique, tel que notamment décrit dans le document FR 2 823 599.
La fragilisation au niveau de la zone 20 dépend principalement du budget chimique (identifiant le tiercé dosage des espèces chimiques/temps/température) utilisé, celui-ci déterminant la fragilisation obtenue au final ou, ce qui revient au même, la perte d'énergie de collage au niveau de la zone fragilisée 20.
La perte d'énergie de collage au niveau de la zone 20 est liée à la rugosification de surface qui diminue les liaisons de contact entre le substrat démontable 1 et la structure de report 6.
En jouant sur la rugosification, on peut ainsi contrôler l'énergie de collage du substrat démontable 1.
Ainsi, pour un collage SiO2/SiO2 Oë les deux couches ont été chacune rugosifiées par gravure HF de 8000 A conduisant à une rugosité pour chaque o surface de l'ordre de 0,625 nanomètre RMS, l'énergie de collage est de l'ordre de 500 mJ/m2 au lieu d'environ 2 J/m2 habituellement rencontrés pour un collage SiO2/SiO2 n'ayant pas subi de rugosification, ce résultat étant tiré de l'article intitulé "Proceedings of the 2nd International Conference on Materials for Microelectronics" (IOM communication page 183, 1998) de Olivier Rayssac 15 et Coll.
Après rugosification de la surface du substrat support 1, la structure de report 6 est collée sur le substrat support 1 par une des techniques décrites plus haut pour obtenir la structure démontable 10.
Des traitements peuvent alors éventuellement être effectués dans la 20 structure de report 6, pour par exemple réaliser tout ou partie des composants.
Lors d'une prochaine étape, on détache cette structure de report 6 du substrat support 1 au niveau de la zone fragilisée 20 en appliquant notamment des contraintes de type mécanique, telles qu'une insertion d'une lame au niveau de la zone 20 ou une utilisation d'une pince de décollement ou un jet de 25 flux gazeux ou liquide.
Cependant, il peut arriver que des détériorations surviennent au niveau de la zone 20 ou à certains autres endroits fragiles de la structure démontable 10 lors du décollement, notamment si des forces mécaniques sont exercées pour aider le décollement.
Pour éviter cela, une structure et un procédé de décollement sont proposés en référence à la figure 5.
Cette structure démontable 10 se compose d'un substrat support 1 comprenant en surface une couche 2, et d'une structure de report 6 5 comprenant en surface une couche 2', la zone fragilisée 20 étant à l'interface des couches 2 et 2', réalisée selon l'une ou l'autre des deux techniques précédemment décrites en référence à la figure 4.
Les couches 2 et 2' sont constituées du même matériau.
L'ensemble de la structure démontable 10 subit alors, au cours ou à la fin 10 du procédé de réalisation (de composants par exemple), un traitement chimique comprenant des espèces chimiques aptes à graver les couches 2 et 2'.
L'action chimique de ces espèces est rendue particulièrement importante en utilisant au moins une des deux méthodes suivantes: - une longue exposition de la structure démontable 10 aux espèces chimiques, - un dosage des espèces chimiques particulièrement important.
L'action du traitement chimique a alors pour effet de creuser latéralement les couches 2 et 2', au niveau de l'affleurement qu'elles présentent sur la tranche de la structure démontable 10.
Les creux 18 et 18' ainsi formés vont accentuer la faiblesse de la zone fragilisée 20 mais vont surtout jouer un rôle d'initiateur au décollement au niveau de la zone 20 lorsqu'on va appliquer les forces mécaniques.
Cette préparation chimique au décollement est particulièrement performante pour s'affranchir desdits problèmes de décollement de plaquettes. 25 Cependant, des problèmes de délamination en bord, c'est-à- dire des problèmes de décollement de matériaux appartenant à la structure de report 6 et/ou au substrat support 1 peuvent alors porter préjudice aux composants électroniques ou opto électroniques que l'on souhaite obtenir au final.
En référence à la figure 5, de telles zones de délamination sont visibles 30 en 19, 19', 19" et 19"'.
On peut par exemple citer l'exemple d'un substrat démontable 1 dont la surface oxydée 2 est ensuite rugosifiée et enfin collée à un substrat de report 6 lui aussi préalablement oxydé en surface 2".
Les couches 2 et 2' sont alors des couches de SiO2, pour des oxydations se faisant sur silicium.
Dans ce dernier cas, on fait alors subir à la structure démontable 10 un traitement HF dont le dosage d'acide fluorhydrique se trouve être autour de 50 %, et donc particulièrement fort en concentration, ce qui a pour effet de graver latéralement les couches à coller 2 et 2' de SiO2.
Les zones 19, 19', 19" et 19"' de délamination sont alors des délaminations de silicium du substrat de report 6 et du substrat support 1.
En référence à la figure 6, une solution au problème évoqué précédemment est trouvée grâce à une structure et à un procédé selon l'invention.
La structure démontable 10 est constituée de la même façon que la structure démontable 10 précédemment détaillée en référence à la figure 5, à l'exception que l'on remplace la couche 2' par une couche de protection 3 en matériau sensiblement différent du matériau de la couche 2.
Le matériau de la couche de protection 3 est choisi de sorte que les 20 espèces chimiques apportées lors du traitement chimique et aptes à graver la couche enterrée 2 ne puissent pas la graver.
Ainsi, lorsqu'on fait subir à la structure démontable 10 un traitement chimique, seule la couche 2 est gravée latéralement.
Ce qui limite pour beaucoup l'amplitude de l'attaque latérale, du fait 25 qu'une seule des deux couches enterrées est gravée de façon sensible, tout en gardant une propriété d'initiation au décollement du substrat support I de la structure de report 6.
La délamination est alors peu importante au niveau du substrat support 1.
Il n'y a pas de délamination en bord au niveau de l'interface entre la structure de report 6 et la couche de protection 3.
En comparaison de la structure démontable 10 déjà discutée auparavant en référence à la figure 5 et comprenant deux couches d'interface 2 et 2' en 5 SiO2, I'exemple en illustration de la figure 6 comprend à la place de la couche 2' en SiO2 une couche en Si3N4.
Cette structure démontable 10 est avantageusement obtenue par collage entre le substrat support I préalablement oxydé au niveau de sa surface en silicium pour donner la couche d'oxyde 2, et la structure de report 6 10 préalablement recouverte d'un dépôt de Si3N4 (par exemple par PECVD ou LPCVD) au niveau de sa surface en silicium pour donner la couche de nitrure 3.
Dans un premier cas de figure, la zone fragilisée 20 est obtenue par rugosification de la couche d'oxyde 2 avant collage, par gravure HF.
Dans un deuxième cas de figure, la zone fragilisée 20 est obtenue par 15 rugosification de la couche de nitrure 3 avant collage, par exemple par gravure avec du H3PO4 à 140 C, par gravure sèche à l'aide de moyens balistiques et/ou chimiques comme une GIR (abréviation de Gravure Ionique Réactive ou "RIE" en anglais).
Dans un troisième cas de figure, la zone fragilisée 20 est obtenue par 20 rugosification de la couche 2 de SiO2 et de la couche 3 de Si3N4.
En référence aux figures 7, 8 et 9, est discuté le cas d'un traitement chimique sur des structures SeOI démontables 10, comprenant un substrat support 1 adjacent à l'épaisseur isolante dans laquelle a été créée la zone 25 fragilisée 20 séparant ainsi l'épaisseur isolante constituée de deux couches 2 et 2', et enfin la couche mince 4 de la structure SeOI.
De façon similaire à ce qui a déjà été discuté en référence à la figure 2, une couche particulièrement mince et présentant des défauts peut laisser pénétrer des espèces chimiques d'un traitement chimique par l'intermédiaire de ses défauts, et leur permettre de venir graver l'épaisseur isolante enterrée 2 et 2'.
De façon similaire à la figure 5, un traitement chimique particulièrement actif du fait: * soit d'une exposition longue de la structure 10 aux espèces chimiques, e soit d'un dosage important des espèces chimiques, va créer une cavité annulaire dans la structure 10 au niveau de la zone fragilisée 20.
En référence à la figure 7, les problèmes évoqués séparément dans les cas de figure précédents sont cumulés ici, à savoir une apparition de décorations au sein de la couche enterrée 2 - 2' et une délamination en bord en 19 et 19' de la couche mince 4 et du substrat démontable 1.
Cependant, les décorations sont dans le cas d'un SeOI démontable plus 15 importantes en taille que dans le cas d'un SeOI non démontable, car la zone fragilisée 20 présente des parties creuses (provenant des rugosités interfaciales obtenues lors de la fragilisation par rugosification de surface) dans lesquelles les espèces chimiques de gravure vont s'introduire et attaquer les parois de ces parties creuses.
Ainsi, dans le cas d'un SeOI démontable selon l'état de la technique, la gravure par les espèces chimiques peut conduire à des décorations typiques de à 100 fois plus importantes que dans le cas d'un SeOI non démontable.
En référence à la figure 8, une solution que propose l'invention est d'insérer dans la structure 10 un revêtement ou une couche de protection 3 25 dont le matériau qui la constitue est peu ou pas gravé par des espèces chimiques aptes à graver la couche enterrée 2.
Cette couche de protection 3, de même qu'en référence de la figure 3, isole la couche enterrée du défaut 16 et donc empêche sensiblement la gravure de la couche enterrée "par l'intérieur".
Le creux annulaire 18', du fait de la diminution de l'épaisseur intermédiaire entre la couche mince 4 et le substrat démontable 1, est moins important en taille que celui en référence de la figure 7, la délamination en bord du substrat démontable étant alors peu ou pas existante, celle de la couche 5 mince 4 étant sensiblement nulle, et le creux annulaire conservant néanmoins la propriété d'initier un décollement au niveau de la zone fragilisée 20 lors d'une application ultérieure de forces mécaniques de décollement.
Une application d'une telle structure SeOI démontable consiste à mettre en oeuvre des réalisations de composants électroniques ou optoélectroniques 10 dans la couche mince 4.
Cette structure 10 peut être particulièrement intéressante dans le cas où ces réalisations de couches de composants se font à des températures élevées pour lesquelles peu de substrats résistent.
En référence à la figure 9, on peut alors reporter la couche 4 sur une 15 structure de report 6 en: - collant cette structure de report 6 à la couche 4; puis en - décollant l'ensemble au niveau de la zone fragilisée 20; et enfin en - enlevant la couche de protection 3.
On obtient ainsi une structure finale contenant une couche mince 4 20 présente sur une structure de report 6.
Les substrats 1 et 6 discutés dans ce document, et notamment en référence aux figures 1 à 9, peuvent être en Silicium, en Germanium, en SiGe, en alliage IV-IV, en alliage IlI-V, en alliage Il-VI, en saphir, en SiC ou en tout autre matériau pouvant être mis en oeuvre par la présente invention.
Les couches minces 4 discutées dans ce document et notamment en référence des figures 1 à 3 et 7 à 9, peuvent être en Si, en Ge, en SiGe, en alliage IlI-V, en alliage Il-VI, en SiC ou en autres matériaux.
Les couches enterrées 2 sont avantageusement en SiO2 mais peuvent être aussi en un autre type d'isolant ou en un autre type de matériau pouvant être gravé sensiblement par des espèces chimiques employées lors du traitement chimique des structures 10.
La couche de protection enterrée 3 est avantageusement en Si3N4 dans le cas particulier où la couche enterrée 2 est en SiO2, mais elle peut être aussi 5 en SiON, en diamant ou en d'autres types de matériau aptes à être peu ou pas gravés par les espèces chimiques employées lors du traitement de la structure et aptes à graver la couche enterrée 2.
Cette invention ne s'applique pas uniquement à une réalisation de structure SeOI, mais à toute autre réalisation de structures pour l'électronique, 10 l'optique ou l'opto-électronique.

Claims (18)

REVENDICATIONS
1. Procédé de réalisation d'une structure à plusieurs couches destinée à l'électronique, I'optique ou l'optoélectronique comprenant une couche enterrée, le procédé comprenant les étapes suivantes: a. formation de couches de la structure, comprenant la formation de la 10 couche enterrée; b. traitement chimique de la structure employant des espèces chimiques aptes à graver sensiblement le matériau constituant la couche enterrée; caractérisé en ce que l'étape a) comprend la formation sur la couche enterrée 15 d'une couche de protection, elle aussi enterrée, en un matériau choisi pour résister suffisamment à l'attaque chimique d'espèces chimiques du traitement mis en ceuvre lors de l'étape b), condamnant ainsi des accès possibles à la couche enterrée par lesquels ces espèces pourraient s'infiltrer.
2. Procédé selon la revendication 1, caractérisé en ce que l'étape a) 20 comprend un collage de deux plaquettes.
3. Procédé selon la revendication 2, caractérisé en ce que l'étape a) comprend, avant collage, la formation de la couche à enterrer et de la couche de protection en surface d'au moins une surface de collage d'une plaquette.
4. Procédé selon la revendication 2, caractérisé en ce que l'étape a) 25 comprend, avant collage, la formation de la couche à enterrer sur la surface de collage d'une des deux plaquettes et la formation de la couche de protection sur la surface de collage de l'autre plaquette.
5. Procédé selon l'une des trois revendications précédentes, caractérisé en ce que l'étape a) comprend, après collage, une réduction d'une des deux 30 plaquettes au moyen d'une des techniques suivantes: Smart-Cut , détachement au niveau d'une couche poreuse enterrée dans la plaquette à réduire, atttaque chimique sélective latérale d'une couche, rodage, polissage, CMP, gravure chimique, abrasion; de sorte qu'il ne reste de la plaquette réduite qu'une couche mince au-dessus de la couche de protection.
6. Procédé selon la revendication précédente, caractérisé en ce que la structure formée selon l'étape a) est une structure semiconducteur-surisolant, la couche enterrée étant au moins une partie de l'épaisseur isolante de cette structure.
7. Procédé selon la revendication précédente, caractérisé en ce que la couche de protection est aussi comprise dans l'épaisseur isolante de la structure.
8. Procédé selon l'une des revendications précédentes, caractérisé en ce que la structure formée selon l'étape a) présente une zone fragilisée.
9. Procédé selon la revendication 8, caractérisé en ce que la zone fragilisée est une interface entre deux couches, au moins une des deux couches ayant une surface rugueuse.
10. Procédé selon l'une des revendications 2 à 7, combinée avec la revendication précédente, caractérisé en ce que l'étape a) comprend, avant 20 collage, la formation de la zone fragilisée sur une des surfaces de collage des plaquettes par rugosification chimique.
11. Procédé selon l'une des revendications précédentes, caractérisé en ce que la couche enterrée est en SiO2.
12. Procédé selon l'une des revendications 2 à 10, caractérisé en ce que la 25 couche enterrée est en SiO2, et a été formée pendant l'étape a) par oxydation d'une surface en silicium d'une des deux plaquettes à coller.
13. Procédé selon l'une des deux revendications précédentes, caractérisé en ce que les espèces chimiques employées lors de l'étape b) sont à base d'acide fluorhydrique.
14. Procédé selon l'une des trois revendications précédentes, caractérisé en ce que la couche de protection est constituée d'un matériau nitrure.
15. Procédé selon l'une des revendications 2 à 14, caractérisé en ce que la couche de protection est en nitrure, et a été formée pendant l'étape a) par s dépôt de nitrure au niveau d'une surface de collage d'une des deux plaquettes à coller.
16. Procédé selon l'une des deux revendications précédentes, caractérisé en ce que la couche de protection est constituée de Si3N4.
17. Application du procédé selon l'une des revendications 8 à 10, à la l0 réalisation d'une structure démontable.
18. Application du procédé selon la revendication 6 ou 7, à la réalisation d'une structure semiconducteur-sur-isolant.
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KR1020067001850A KR100751619B1 (ko) 2003-07-30 2004-07-29 화학적 처리에 대한 보호층을 포함하는 구조체 제조방법
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JP2006521625A JP2007500436A (ja) 2003-07-30 2004-07-29 耐化学処理保護層を有する積層構造体の製造法
PCT/FR2004/002040 WO2005013338A2 (fr) 2003-07-30 2004-07-29 Realisation d’une structure comprenant une couche protegeant contre des traitements chimiques
CNB2004800223396A CN100401499C (zh) 2003-07-30 2004-07-29 制造包括抗化学处理保护层的结构及可分离结构的方法

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008050176A1 (fr) * 2006-10-27 2008-05-02 S.O.I.Tec Silicon On Insulator Technologies Procédé optimisé de transfert d'une couche mince formée dans un substrat avec groupes de trous

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7235461B2 (en) * 2003-04-29 2007-06-26 S.O.I.Tec Silicon On Insulator Technologies Method for bonding semiconductor structures together
FR2858461B1 (fr) * 2003-07-30 2005-11-04 Soitec Silicon On Insulator Realisation d'une structure comprenant une couche protegeant contre des traitements chimiques
WO2006070220A1 (fr) * 2004-12-28 2006-07-06 S.O.I.Tec Silicon On Insulator Technologies Procede servant a obtenir une couche mince possedant une densite faible de trous
US7678668B2 (en) * 2007-07-04 2010-03-16 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of SOI substrate and manufacturing method of semiconductor device
FR2926672B1 (fr) * 2008-01-21 2010-03-26 Soitec Silicon On Insulator Procede de fabrication de couches de materiau epitaxie
US20110180896A1 (en) * 2010-01-25 2011-07-28 International Business Machines Corporation Method of producing bonded wafer structure with buried oxide/nitride layers
JP6248458B2 (ja) * 2013-08-05 2017-12-20 株式会社Sumco 貼り合わせウェーハの製造方法および貼り合わせウェーハ

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4771016A (en) * 1987-04-24 1988-09-13 Harris Corporation Using a rapid thermal process for manufacturing a wafer bonded soi semiconductor
US5517047A (en) * 1992-07-28 1996-05-14 Harris Corporation Bonded wafer processing
US6313012B1 (en) * 1993-09-06 2001-11-06 Hitachi, Ltd. Method of fabricating multi-layered structure having single crystalline semiconductor film formed on insulator
US20020070454A1 (en) * 2000-11-30 2002-06-13 Seiko Epson Corporation SOI substrate, element substrate, semiconductor device, electro-optical apparatus, electronic equipment, method of manufacturing the SOI substrate, method of manufacturing the element substrate, and method of manufacturing the electro-optical apparatus
US6410938B1 (en) * 2001-04-03 2002-06-25 Advanced Micro Devices, Inc. Semiconductor-on-insulator device with nitrided buried oxide and method of fabricating
FR2823599A1 (fr) * 2001-04-13 2002-10-18 Commissariat Energie Atomique Substrat demomtable a tenue mecanique controlee et procede de realisation
FR2835096A1 (fr) * 2002-01-22 2003-07-25 Soitec Silicon On Insulator Procede de fabrication d'un substrat auto-porte en materiau semi-conducteur monocristallin
FR2835095A1 (fr) * 2002-01-22 2003-07-25 Soitec Silicon On Insulator Procede de preparation d'ensembles a semi-conducteurs separables, notamment pour former des substrats pour l'electronique, l'optoelectrique et l'optique

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3214631B2 (ja) * 1992-01-31 2001-10-02 キヤノン株式会社 半導体基体及びその作製方法
US5882532A (en) * 1996-05-31 1999-03-16 Hewlett-Packard Company Fabrication of single-crystal silicon structures using sacrificial-layer wafer bonding
SG67458A1 (en) * 1996-12-18 1999-09-21 Canon Kk Process for producing semiconductor article
JPH11111839A (ja) * 1997-10-01 1999-04-23 Denso Corp 半導体基板およびその製造方法
JP3358550B2 (ja) * 1998-07-07 2002-12-24 信越半導体株式会社 Ｓｏｉウエーハの製造方法ならびにこの方法で製造されるｓｏｉウエーハ
JP3887973B2 (ja) * 1998-10-16 2007-02-28 信越半導体株式会社 Ｓｏｉウエーハの製造方法及びｓｏｉウエーハ
JP3537690B2 (ja) * 1998-12-25 2004-06-14 京セラ株式会社 化合物半導体装置およびその製造法
JP2000315727A (ja) * 1999-03-02 2000-11-14 Rohm Co Ltd 半導体装置の製造方法
US6902987B1 (en) * 2000-02-16 2005-06-07 Ziptronix, Inc. Method for low temperature bonding and bonded structure
US6902656B2 (en) * 2002-05-24 2005-06-07 Dalsa Semiconductor Inc. Fabrication of microstructures with vacuum-sealed cavity
US6979630B2 (en) * 2002-08-08 2005-12-27 Isonics Corporation Method and apparatus for transferring a thin layer of semiconductor material
FR2858461B1 (fr) * 2003-07-30 2005-11-04 Soitec Silicon On Insulator Realisation d'une structure comprenant une couche protegeant contre des traitements chimiques
FR2866983B1 (fr) * 2004-03-01 2006-05-26 Soitec Silicon On Insulator Realisation d'une entite en materiau semiconducteur sur substrat
FR2867310B1 (fr) * 2004-03-05 2006-05-26 Soitec Silicon On Insulator Technique d'amelioration de la qualite d'une couche mince prelevee
US7087134B2 (en) * 2004-03-31 2006-08-08 Hewlett-Packard Development Company, L.P. System and method for direct-bonding of substrates

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4771016A (en) * 1987-04-24 1988-09-13 Harris Corporation Using a rapid thermal process for manufacturing a wafer bonded soi semiconductor
US5517047A (en) * 1992-07-28 1996-05-14 Harris Corporation Bonded wafer processing
US6313012B1 (en) * 1993-09-06 2001-11-06 Hitachi, Ltd. Method of fabricating multi-layered structure having single crystalline semiconductor film formed on insulator
US20020070454A1 (en) * 2000-11-30 2002-06-13 Seiko Epson Corporation SOI substrate, element substrate, semiconductor device, electro-optical apparatus, electronic equipment, method of manufacturing the SOI substrate, method of manufacturing the element substrate, and method of manufacturing the electro-optical apparatus
US6410938B1 (en) * 2001-04-03 2002-06-25 Advanced Micro Devices, Inc. Semiconductor-on-insulator device with nitrided buried oxide and method of fabricating
FR2823599A1 (fr) * 2001-04-13 2002-10-18 Commissariat Energie Atomique Substrat demomtable a tenue mecanique controlee et procede de realisation
FR2835096A1 (fr) * 2002-01-22 2003-07-25 Soitec Silicon On Insulator Procede de fabrication d'un substrat auto-porte en materiau semi-conducteur monocristallin
FR2835095A1 (fr) * 2002-01-22 2003-07-25 Soitec Silicon On Insulator Procede de preparation d'ensembles a semi-conducteurs separables, notamment pour former des substrats pour l'electronique, l'optoelectrique et l'optique

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
TATE N ET AL: "Defect reduction of bonded SOI wafers by post anneal process in H2 ambient", SOI CONFERENCE, 1998. PROCEEDINGS., 1998 IEEE INTERNATIONAL STUART, FL, USA 5-8 OCT. 1998, NEW YORK, NY, USA,IEEE, US, 5 October 1998 (1998-10-05), pages 141 - 142, XP010309913, ISBN: 0-7803-4500-2 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008050176A1 (fr) * 2006-10-27 2008-05-02 S.O.I.Tec Silicon On Insulator Technologies Procédé optimisé de transfert d'une couche mince formée dans un substrat avec groupes de trous
US8273636B2 (en) 2006-10-27 2012-09-25 Soitec Process for the transfer of a thin layer formed in a substrate with vacancy clusters

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