CN114496732B - 制造绝缘体上硅锗的方法 - Google Patents

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Abstract

本发明涉及制造绝缘体上硅锗的方法。所公开的方法适合于制造绝缘体上SiGe结构。根据该方法的一些实施例，在包括超薄硅顶层的绝缘体上硅衬底上沉积包含SiGe的层。在一些实施例中，通过外延沉积来沉积所述包含SiGe的层。在一些实施例中，SiGe外延层是高质量的，因为它是通过在Si/掩埋氧化物界面处设计应变弛豫而产生的。在一些实施例中，该方法实现了在弱键合到下伏氧化物的数个单层厚Si层上生长的SiGe的弹性应变弛豫。

Description

制造绝缘体上硅锗的方法
本申请是申请日为2016年5月18日、PCT国际申请号为PCT/US2016/033097、中国国家阶段申请号为201680031749.X、发明名称为“制造绝缘体上硅锗的方法”的申请的分案申请。
相关申请的交叉引用
本申请要求2015年6月1日提交的编号为62/169,178的美国临时专利申请的优先权，通过引用将其全部公开内容并入本文中。
技术领域
本发明一般地涉及半导体晶片制造领域。更具体地说，本发明涉及用于形成绝缘体上半导体结构的方法。
背景技术
半导体晶片通常从单晶锭(例如，硅锭)制备而成，该单晶锭被修整和研磨以具有一个或多个平坦部或缺口，以便在后续步骤中对晶片进行适当定向。然后将锭切成多个单独的晶片。虽然在此将参考由硅构造的半导体晶片，但是也可以使用其它材料来制备半导体晶片，例如锗、碳化硅、硅锗、砷化镓、以及诸如氮化镓或磷化铟的III族和V族元素的其它合金，或诸如硫化镉或氧化锌的II族和IV族元素的合金。
半导体晶片(例如硅晶片)可用于制备复合层结构。复合层结构(例如，绝缘体上半导体，更具体地说，绝缘体上硅(SOI)结构)通常包括处理(handle)晶片或层、器件层、以及位于处理层与器件层之间的绝缘(即介电)膜(典型地，氧化物层)。通常，器件层的厚度在0.01与20微米之间，例如在0.05与20微米之间。厚膜器件层可具有约1.5微米与约20微米之间的器件层厚度。薄膜器件层可以具有约0.01微米与约0.20微米之间的厚度。通常，通过使两个晶片紧密接触，由此通过范德尔瓦尔力引发接合(bond)，接着进行热处理来加强接合，来产生诸如绝缘体上硅(SOI)、蓝宝石上硅(SOS)和石英上硅的复合层结构。退火可以将末端硅烷醇基团转化为两个界面之间的硅氧烷键，从而加强接合。
在热退火之后，对接合结构进行进一步处理以去除供体晶片的大部分以实现层转移。例如，可使用诸如蚀刻或研磨的晶片减薄技术(通常被称为背面蚀刻SOI(即BESOI))，其中硅晶片被接合到处理晶片，然后被缓慢蚀刻掉，直到处理晶片上仅保留薄硅层。参见例如美国专利号5,189,500，通过引用将其全部公开内容并入本文中。这种方法耗时且成本高，浪费了一个衬底，并且对于比几微米更薄的层通常不具有合适的厚度均匀性。
实现层转移的另一常见方法是利用氢注入，接着进行热诱导的层分离。粒子(原子或电离的原子，例如氢原子、或者氢和氦原子的组合)被注入供体晶片正面下方的特定深度。注入的粒子在供体晶片中在其被注入的特定深度处形成解理面(cleave plane)。清洁供体晶片的表面以去除注入工艺期间沉积在晶片上的有机化合物或其它污染物，例如硼化合物。
然后将供体晶片的正面接合到处理晶片以通过亲水性接合工艺形成接合晶片。在接合之前，通过将晶片的表面暴露于含有例如氧或氮的等离子体来激活供体晶片和/或处理晶片。向等离子体的暴露在通常被称为表面活化的处理中修饰表面的结构，该活化处理使供体晶片和处理晶片中的一者或两者的表面为亲水性。可以通过湿法处理(例如SC1清洁或氢氟酸)额外地化学活化晶片的表面。湿法处理和等离子体活化可以以任一顺序发生，或者可以仅对晶片进行一次处理。然后将晶片压在一起，并在其间形成键。由于范德华力，该键相对较弱，在可发生进一步处理之前必须被加强。
在一些处理中，通过加热或退火接合晶片对来加强供体晶片与处理晶片(即，接合晶片)之间的亲水性键。在一些处理中，晶片接合可以在低温下发生，例如在约300℃到500℃之间下发生。升高的温度导致在供体晶片和处理晶片的邻接表面之间形成共价键，从而使供体晶片与处理晶片之间的键坚固。在对接合晶片进行加热或退火的同时，早期注入供体晶片中的粒子弱化了解理面。
然后使供体晶片的一部分沿着解理面从接合晶片分离(即，解理)以形成SOI晶片。可以通过将接合晶片放置在夹具中来进行解理，在该夹具中，垂直于接合晶片的相反两侧施加机械力，以便将供体晶片的一部分从接合晶片拉开。根据一些方法，利用吸盘施加机械力。供体晶片的该部分的分离是通过在解理面处，在接合晶片的边缘处施加机械楔来引发的，以便引发裂缝沿着解理面的扩展。然后通过吸盘施加的机械力将供体晶片的该部分从接合晶片拉出，从而形成SOI晶片。
根据其它方法，接合对可以在一段时间内经受升高的温度以将供体晶片的一部分从接合晶片分离。向升高的温度的暴露导致裂缝沿解理面的引发和扩展，从而分离供体晶片的一部分。由于奥斯特瓦尔德熟化(Ostwald ripening)所生长的来自于注入离子的空隙形成，形成了裂缝。空隙被氢气和氦气填充。空隙变成小片(platelet)。小片中的压缩气体使微腔和微裂缝扩展，这使得注入平面上的硅弱化。如果退火在适当时间停止，则该弱化的接合晶片可通过机械处理而被解理。然而，如果热处理持续更长的时间和/或处于更高的温度，则微裂缝扩展达到所有裂缝沿解理面合并的水平，从而分离供体晶片的一部分。该方法允许转移层更好的均匀性并允许供体晶片的再循环，但是典型地需要将注入且接合的对加热到接近500℃的温度。
绝缘体上超薄硅(UTSOI)衬底已被用作用于低功率参高性能互补金属氧化物半导体(CMOS)器件的平台。参见S.Deleonibus等人的“Future Challenges and Opportunitiesfor Heterogeneous Process Technology,Towards the Thin Films,Zero IntrinsicVariability Devices,Zero Power Era”,IEDM,San Francisco,2014。与体硅CMOS技术相比，UTSOI提供显著的优点。有关细节，请参见Q.Liu的“FDSOI CMOS Devices FeaturingDual Strained Channel and Thin BOX Extendable to the 10nm Node”,IEDM,SanFrancisco,2014。UTSOI的这些优点包括：1)完全耗尽的沟道提供对短沟道效应的不敏感性；2)通过薄BOX(25nm)隔离的超薄Si体形成自然的浅结并使结电容最小化；以及3)薄BOX通过来自衬底的背栅偏置而增强静电控制。尽管有这些优点，但建立在UTSOI上的器件的性能仍然受到Si载流子迁移率的限制。高迁移率沟道材料(如SiGe)提供额外的器件性能提升。参见G.Hellings等人的“Implant-Free SiGe Quantum Well pFET:A novel,highlyscalable and low thermal budget device,featuring raised source/drain andhigh-mobility channel”，IEDM,San Francisco,2010；以及S.Krishnan的“Amanufacturable dual channel(Si and SiGe)high-k metal gate CMOS technologywith multiple oxides for high performance and low power applications”,IEDM,Washington DC,2011。为了扩展UTSOI的益处，超薄绝缘体上SiGe(UTSGOI)衬底受到极大关注。然而，与廉价和易于获得的硅晶片不同，硅锗传统上是在硅衬底上外延生长而成的。硅锗与硅之间的晶格失配导致高穿透位错(threading dislocation)密度(>108cm-2)和粗糙表面(Rms>2nm)。参见M.L.Lee的“Strained Si,SiGe,and Ge channels for high-mobilitymetal-oxide-semiconductor field-effect transistors”,J.Appl.Phys.,vol.97,p.011101,2005。SGOI通常通过智能切割技术获得，并且被转移的硅锗层具有与外延制备的硅锗层相同的缺陷密度。参见Z.Y.CHeng的“SiGe-On-Insulator(SGOI):substratepreparation and MOSFET fabrication for electron mobility evaluation”,SOIConf.,Durango,CO,USA,2001。另外，被转移的硅锗层需要额外的处理以达到所需厚度并使表面平滑。层减薄一般通过利用机械抛光和化学蚀刻的化学机械抛光(CMP)来实现。参见Z.Cheng等人的“Electron Mobility Enhancement in Strained-Si n-MOSFETsFabricated on SiGe-on-Insulator(SGOI)Substrates”，IEEE Elect.Dev.Lett.,vol.22,no.7,p.321,2001。硅锗更容易受到在硅晶片制造中常用的化学物质的影响，使得处理硅锗，特别是在控制埃数量级的层厚时处理硅锗更具挑战性。
发明内容
简言之，本发明涉及一种制备多层结构的方法。所述方法包括：蚀刻绝缘体上硅衬底的硅层，其中所述绝缘体上硅衬底包括(i)单晶半导体处理(handle)层，该层包括两个大致平行的主表面，其中一个是所述单晶半导体处理层的正面，另一个是所述单晶半导体处理层的背面；连接所述单晶半导体处理层的所述正面和所述背面的周缘；位于所述单晶半导体处理层的所述正面与所述背面之间并且与所述正面和所述背面平行的中心面；与所述中心面垂直的中心轴；以及位于所述单晶半导体处理层的所述正面与所述背面之间的体区域，(ii)介电层，其与所述单晶半导体处理层的所述正面界面接触，以及(iii)所述硅层，其与所述介电层界面接触，并且其中所述硅层被蚀刻至沿着所述中心轴测量的约0.5纳米与约4纳米之间的厚度；在蚀刻后的硅层上沉积包含锗的第一层；以足以将锗从所述第一层互扩散(interdiffuse)到所述蚀刻后的硅层中的温度和持续时间对包括所述蚀刻后的硅层和所述包含锗的第一层的所述绝缘体上硅衬底进行退火，从而产生具有化学式SixGe1-x的包含硅和锗的第二层，其中x是约0.2与约0.8之间的摩尔比；以及通过在所述包含硅和锗的第二层上的外延沉积，沉积包含硅和锗的第三层，其中所述包含硅和锗的第三层具有化学式SiyGe1-y，其中y是约0与约0.9之间的摩尔比。
本发明进一步涉及一种制备多层结构的方法。所述方法包括：蚀刻绝缘体上硅衬底的硅层，其中所述绝缘体上硅衬底包括(i)单晶半导体处理层，该层包括两个大致平行的主表面，其中一个是所述单晶半导体处理层的正面，另一个是所述单晶半导体处理层的背面；连接所述单晶半导体处理层的所述正面和所述背面的周缘；位于所述单晶半导体处理层的所述正面与所述背面之间并且与所述正面和所述背面平行的中心面；与所述中心面垂直的中心轴；以及位于所述单晶半导体处理层的所述正面与所述背面之间的体区域，(ii)介电层，其与所述单晶半导体处理层的所述正面界面接触，以及(iii)所述硅层，其与所述介电层界面接触，并且其中所述硅层被蚀刻至沿着所述中心轴测量的约0.5纳米与约4纳米之间的厚度；以足以使硼原子扩散到所述介电层与所述硅层之间的界面的温度和持续时间在蚀刻后的硅层上沉积硼；以及通过在所述蚀刻后的硅层上的外延沉积来沉积包含硅和锗的层。
本发明的其它目的和特征将在下文中部分地可见及部分地被指出。
附图说明
图1是根据本发明一些实施例的绝缘体上半导体(SOI，例如绝缘体上硅)结构的图示。
图2是根据本发明的一些实施例的包括减薄的器件层的绝缘体上半导体(SOI，例如绝缘体上硅)结构的图示。
图3是根据本发明的方法的一个实施例的在包括减薄的器件层的绝缘体上半导体(SOI，例如绝缘体上硅)结构上的锗沉积的工艺的图示。
图4是根据本发明的方法的一个实施例的在包括减薄的器件层的绝缘体上半导体(SOI，例如绝缘体上硅)结构上的锗沉积的工艺的图示。
具体实施方式
根据本发明，提供了一种用于制造绝缘体上半导体结构的方法。该绝缘体上半导体结构包括包含硅锗的器件层。在一些实施例中，包含硅锗的层被沉积在包括超薄硅顶层(例如超薄硅器件层)的绝缘体上硅衬底上。在一些实施例中，通过外延沉积来沉积包含硅锗的层。在一些实施例中，硅锗外延层是高质量的，因为它是通过在超薄硅器件层与介电层(例如掩埋氧化物层)之间的界面处设计应变弛豫而制成的。在一些实施例中，该方法实现了在弱接合到下伏的介电层的数个单层厚顶部硅器件层上生长的硅锗的弹性应变弛豫。
在一些实施例中，本发明的方法的第一步骤是制备包括超薄半导体(例如硅)顶层的绝缘体上半导体衬底(SOI，例如绝缘体上硅衬底)。SOI衬底的半导体(例如硅)顶层可以在外延反应器中原位向下蚀刻至例如约0.5纳米到约4纳米的量级(例如约1纳米)的厚度。在这些厚度下，半导体(例如硅)晶格与体衬底相比是弛豫的。在一些实施例中，在本发明的方法的第二步骤中，将包括超薄半导体(例如硅)顶层的SOI衬底暴露到包含锗源(例如挥发性锗源，如GeH4)的环境气氛，以促进锗和硅的相互混合。在一些实施例中，向锗源的暴露首先导致薄Ge层的沉积。该薄层中的锗可以互扩散到超薄半导体(例如硅)顶层中，从而在硅是器件层材料时产生包含SixGe1-x的层，其中x是约0.2与约0.8之间的值。在退火步骤期间，硅原子扩散到顶面以使表面能最小化，而锗原子扩散到层的底部以使系统弹性能最小化。通过锗原子的化学势梯度驱动该相互混合过程。
在一些实施例中，另一种方法是通过在超薄硅器件层与介电层(例如掩埋氧化物层)之间的界面处引入硼原子来机械松弛(loosen)硅背键。被捕获的硼原子键合到被捕获的H原子，这弱化了例如超薄硅器件层与介电层之间的界面处的硅与氧之间的键合。
在一些实施例中，另一种方法是沉积从由砷、锑、碲及其任何组合构成的组中选择的表面活性剂原子。表面活性剂原子倾向于迁移到生长前沿并抑制表面扩散，这允许生长较厚的应变Ge层(>1nm)。与较厚的应变Ge相关的应变能促进硅与锗之间的互扩散，从而增强SiGe层的均匀性。
在一些实施例中，沉积硅锗层以完成绝缘体上SiGe结构。硅锗层可以具有化学式SiyGe1-y，其中y是约0与约0.9之间的摩尔比，或者约0.2与约0.4之间的摩尔比，或者约0.3与约0.9之间的摩尔比，并且具有例如约2纳米与约5000纳米之间，或约2纳米与约500纳米之间，诸如约4纳米与约40纳米之间的厚度。
该方法相对于传统的智能切割技术具有下面的潜在优点。本发明的方法有利地沉积具有减少或消除的穿透位错的硅锗层。所公开的方法通过原子相互混合使得弹性应变在达到用于产生穿透位错的临界值之前弛豫。该应变弛豫技术可限于数个单层厚的情况，这是因为体硅衬底上的外延沉积的锗层的临界厚度为约1纳米的量级。在Si/Ge界面处可发生显著的互扩散。因此，本发明的方法制造约1纳米量级的薄硅顶层，以促进互扩散和最终的硅锗层。此外，本发明的方法与传统的SiGe层转移相比给出了简化的工艺流程。通过使用相对成熟的UTSOI技术，只需一个额外的外延步骤来将UTSOI转变成绝缘体上超薄硅锗(UTSGOI)或绝缘体上硅锗(SGOI)衬底。在一些实施例中，顶部硅层减薄和后续的硅锗生长在同一外延反应器中通过一个工艺步骤实现。
I.衬底
用于本发明的方法的衬底包括绝缘体上半导体(SOI，例如绝缘体上硅)结构。SOI衬底可以通过传统的手段制备。参考图1，绝缘体上半导体(SOI，例如绝缘体上硅)结构10可以包括但不限于单晶半导体处理层12(例如，单晶硅处理层)、介电层14、单晶半导体器件层16(例如单晶硅器件层)。
SOI衬底10包括半导体处理层12(例如源自单晶半导体处理晶片的层)和半导体器件层16(例如源自单晶半导体供体晶片的层)。可以通过晶片减薄技术(例如蚀刻半导体供体衬底)或通过解理包括损伤面的半导体供体衬底来将半导体器件层16转移到半导体处理层12上。通常，单晶半导体处理晶片和单晶半导体供体晶片包括两个大致平行的主表面。其中一个平行的表面是晶片的正面，另一平行的表面是晶片的背面。晶片包括连接正面和背面的周缘、位于正面与背面之间的体区域、以及位于正面与背面之间的中心面。这些晶片另外包括垂直于中心面的假想中心轴和从中心轴延伸到周缘的径向长度。另外，由于半导体晶片(例如硅晶片)典型地具有某种总厚度变化(TTV)、翘曲(warp)和弯曲(bow)，正面上的每个点与背面上的每个点之间的中点可能不会精确地落入一平面内。然而，实际上，TTV、翘曲和弯曲典型地很轻微，以至于可以说中点近似落入假想的中心面内，该中心面在正面与背面之间近似等距。
在适合于SOI衬底10的制造的任何操作之前，处理晶片和或供体晶片的正面和背面可以是基本相同的。表面被称为“正面”或“背面”只是为了方便，通常用于区分在其上进行本发明的方法的操作的表面。在本发明的上下文中，单晶半导体处理晶片(例如单晶硅处理晶片)的“正面”是指变为SOI衬底10的内表面的衬底主表面。单晶半导体处理晶片的“背面”是指变为绝缘体上半导体复合结构10的外表面的主表面。类似地，单晶半导体供体晶片(例如单晶硅供体晶片)的“正面”是指变为绝缘体上半导体复合结构10的内表面的单晶半导体供体晶片的主表面。单晶半导体供体晶片的正面通常包括介电层14(例如二氧化硅层)，该层在最终的结构中形成掩埋氧化物(BOX)层。单晶半导体供体晶片(例如单晶硅供体晶片)的“背面”是指变为绝缘体上半导体复合结构10的外表面的主表面。在完成传统的接合和晶片减薄步骤时，单晶半导体供体晶片形成绝缘体上半导体(例如绝缘体上硅)复合结构10的半导体器件层16。
本发明的单晶半导体晶片(例如单晶硅处理晶片和单晶硅供体晶片)典型地具有至少约150mm，至少约200mm，至少约300mm或至少约450mm的标称直径。晶片厚度可以从约250微米变动到约1500微米，例如在约300微米与约1000微米之间，合适地在约500微米与约1000微米的范围内。在一些特定实施例中，晶片厚度可以是约725微米。
半导体处理晶片12和器件层16可以包括单晶半导体材料。在一些实施例中，半导体材料可以从由硅、碳化硅、蓝宝石、氮化铝、硅锗、砷化镓、氮化镓、磷化铟、砷化铟镓、锗及其组合构成的组中选择。半导体处理晶片12和器件层16可以包括相同的半导体材料，或者它们可以是不同的。鉴于此，绝缘体上半导体衬底10可以包括例如绝缘体上硅、绝缘体上蓝宝石、绝缘体上氮化铝以及其它组合。
在特别优选的实施例中，单晶半导体晶片包括单晶硅晶片，该单晶硅晶片是从根据传统的切克劳斯基晶体生长方法或浮区生长方法生长的单晶锭切片而成。这些方法以及标准的硅切片、研磨、蚀刻和抛光技术在例如F.Simura的Semiconductor Silicon CrystalTechnology，Academic Press，1989和Silicon Chemical Etching(J.Grabmaier编辑)，Springer-Verlag，N.Y.，1982(通过参考并入本文)中公开。优选地，晶片通过本领域技术人员已知的标准方法抛光和清洁。参见例如W.C.O'Mara等人的Handbook of SemiconductorSilicon Technology，Noyes Publications。如果需要，可以例如在标准的SC1/SC2溶液中清洁晶片。在一些实施例中，本发明的单晶硅晶片是这样的单晶硅晶片：其是从根据传统的切克劳斯基(“Cz”)晶体生长方法生长的单晶锭切片而成，典型地具有至少约150mm，至少约200mm，至少约300mm或至少约450mm的标称直径。优选地，单晶硅处理晶片和单晶硅供体晶片都具有镜面抛光的正面光洁度，其不存在诸如划痕、大粒子等的表面缺陷。晶片厚度可以从约250微米变动到约1500微米，例如在约300微米与约1000微米之间，合适地在约500微米到约1000微米的范围内。在一些特定实施例中，晶片厚度可以是约725微米。
在一些实施例中，单晶半导体处理晶片和单晶半导体供体晶片包含一般通过切克劳斯基生长方法实现的浓度的填隙氧。在一些实施例中，半导体晶片包含浓度在约4PPMA与约18PPMA之间的氧。在一些实施例中，半导体晶片包含浓度在约10PPMA与约35PPMA之间的氧。优选地，单晶硅处理晶片包含浓度不大于约10ppma的氧。填隙氧可根据SEMI MF1188-1105测量。
通常，对于SOI衬底的处理晶片和/或器件层的电阻率没有限制。因此，处理晶片和/或器件层的电阻率基于本发明的结构的最终用途/应用的要求。因此电阻率可以从毫欧姆或更小变动到兆欧姆或更大。在一些实施例中，单晶半导体处理晶片12包括p型或n型掺杂剂。合适的掺杂剂包括硼(p型)、镓(p型)、磷(n型)、锑(n型)和砷(n型)。掺杂剂浓度基于处理晶片的期望电阻率来选择。在一些实施例中，单晶半导体处理衬底包括p型掺杂剂。在一些实施例中，单晶半导体处理衬底是包含诸如硼的p型掺杂剂的单晶硅晶片。
在一些实施例中，处理晶片和/或器件层具有相对低的最小体电阻率，例如低于约100ohm-cm，低于约50ohm-cm，低于约1ohm-cm，低于约0.1ohm-cm，或者甚至低于约0.01ohm-cm。在一些实施例中，处理晶片和/或器件层具有相对低的最小体电阻率，例如低于约100ohm-cm，或者在约1ohm-cm与约100ohm-cm之间。低电阻率晶片可以包括诸如硼(p型)、镓(p型)、磷(n型)、锑(n型)和砷(n型)的电活性掺杂剂。
在一些实施例中，处理晶片和/或器件层具有相对高的最小体电阻率。高电阻率晶片通常是从通过切克劳斯基法或浮区法生长的单晶锭切片而成。高电阻率晶片可以包括诸如硼(p型)、镓(p型)、铝(p型)、铟(p型)、磷(n型)、锑(n型)和砷(n型)的电活性掺杂剂，通常浓度非常低。可以对Cz生长的硅晶片进行在约600℃到约1000℃范围的温度下的热退火，以便消除由晶体生长期间并入的氧引起的热施主。在一些实施例中，单晶半导体处理晶片的最小体电阻率为至少100ohm-cm，至少约500ohm-cm，至少约1000ohm-cm，或甚至至少约3000ohm-cm，例如在约100ohm-cm与约100,000ohm-cm之间，或约500ohm-cm与约100,000ohm-cm之间，或约1000ohm-cm与约100,000ohm-cm之间，或约500ohm-cm与约10,000ohm-cm之间，或约750ohm-cm与约10,000ohm-cm之间，约1000ohm-cm与约10,000ohm-cm之间，约2000ohm-cm与约10,000ohm-cm之间，约3000ohm-cm与约10,000Ohm-cm之间，或约3000Ohm-cm与约5,000Ohm-cm之间。在一些实施例中，高电阻率单晶半导体处理衬底可以包括p型掺杂剂，例如硼、镓、铝或铟。在一些实施例中，高电阻率单晶半导体处理衬底可以包括n型掺杂剂，例如磷、锑或砷。用于制备高电阻率晶片的方法在本领域中是已知的，并且这样的高电阻率晶片可以从商业供应商处获得，例如SunEdison Semiconductor Ltd.(St.Peters,MO；先前称为MEMC Electronic Materials,Inc.)。
半导体器件层16可以包括单晶硅层。半导体器件层16可以具有(100)、(110)或(111)晶向中的任何一种，并且晶向的选择可以由该结构的最终用途决定。根据本发明的方法制备的结构尤其适合于用作CMOS器件。因此，对于单晶硅器件层，(100)晶向是优选的。在一些实施例中，本发明的最终绝缘体上硅锗结构可用于在硅平台上集成III-V族化合物半导体(例如InGaAs、InP、GaN等)。这些结构实现了功率器件和RF器件与CMOS器件的芯片上光互连和集成。这样的结构可以优选包含(111)晶向。最后，包括具有(110)晶向的硅器件层的衬底将提高CMOS器件的载流子迁移率。在任何其它方面，器件层16可以具有与上述处理层12基本类似的特性，例如电阻率、氧含量等。
参考图1，SOI衬底10包括中心轴20。因为衬底10的各个层以及根据本发明的方法随后添加的层的“厚度”是沿着中心轴20测量的，因此在图1中具体地描绘出该中心轴20。
II.蚀刻器件层
根据本发明的方法，可以对器件层16进行减薄处理，从而将器件层16减薄到沿着中心轴20测量的约0.5纳米与约4纳米之间的厚度。参见图2，该图示出了包括减薄后的器件层22的SOI衬底10。在一些实施例中，减薄后的器件层22具有沿着中心轴测量的约0.5纳米与约2纳米之间的厚度，例如沿着中心轴测量的约1纳米与约2纳米之间的厚度。可以采用任何合适的减薄技术。在一些实施例中，器件层16通过蚀刻被减薄，从而产生减薄后的器件层22。在一些实施例中，器件层16通过在外延反应室中的气相蚀刻被减薄，从而产生减薄后的器件层22。
在一些实施例中，器件层16通过气相蚀刻被减薄，从而产生减薄后的器件层22。气相蚀刻可以发生在适于进行所公开的方法的其它步骤的外延反应室中。合适的外延反应室可以包括来自ASM的Epsilon
Figure BDA0003490353380000121
Epsilon
Figure BDA0003490353380000122
系统或来自Applied Materials的
Figure BDA0003490353380000123
器件层可以通过气态氯化氢蒸气或氯化物气相蚀刻而被减薄到期望的厚度。反应室的环境气氛可以另外包含载气，载气可以是惰性的或者其可以是还原气氛。合适的载气包括氢气、氩气、氦气、氮气或其任何组合。载气既输送蚀刻气体又去除蚀刻副产品，例如SixHyCl1-x-y。优选的载气为氢气。在一些实施例中，以约800℃或更高的初始温度蚀刻硅层，并且在硅层蚀刻步骤期间或结束时，蚀刻温度降为低于600℃，例如约500℃，其中缓变率可以介于约5℃/s与约20℃/s之间。将温度降为低于600℃(例如约500℃)的目的是为了维持氢基封端的(hydride-terminated)Si表面，该Si表面抑制薄顶部Si层的脱湿，这是因为依赖于环境压力，Si表面氢化物在约550与600℃之间的温度下进行解吸。反应室压力可以在约10乇(约1.33kPa)与约760乇(约101.32kPa)之间。优选的压力为约760乇，以便抑制氢化物解吸。在低于600℃的温度下，表面氢化物使表面稳定并防止脱湿，从而当厚度减小到沿着中心轴20测量的约0.5纳米与约4纳米之间(例如沿着中心轴测量的约0.5纳米与约2纳米之间)，或者沿着中心轴测量的约1纳米与约2纳米之间)时，存在平滑均匀的顶部半导体(例如硅)层。超薄硅层足以作为硅锗外延生长的弛豫硅模板。在小于约0.5纳米的厚度下，在随后沉积的硅锗层中发生的缺陷的数量可能高得使该层被认为是多晶而非单晶。如果硅层的厚度大于4纳米，则硅模板可能不够弛豫，从而导致高密度的穿透位错。
III.锗沉积和退火
根据本发明的方法的一些实施例，并参考图2和3，锗被沉积到减薄后的器件层22上，例如减薄后的顶部硅层上。锗首先作为薄层被沉积在减薄后的顶部半导体(例如硅)层22上，随后Ge互扩散到减薄后的顶层中以形成均匀分布的层。为了通过Si/Ge互扩散来促进弹性应变弛豫，两种机制起作用。第一种机制是通过氢基封端的生长前沿的表面能最小化。与Ge-H相比，Si-H具有更高的键强度，从而使表面能最小化，这为Si向上扩散(updiffusion)提供了驱动力。其次，通过弹性能的最小化来驱动Ge向下扩散(down-diffusion)。这两种机制都促进了薄SiGe层的均匀化。
锗可以沉积在具有沿着中心轴测量的约0.5纳米与约4纳米之间(例如沿着中心轴测量的约1纳米与约2纳米之间)的沉积厚度的层中。锗层可以使用气相外延(VPE)、金属有机化学气相沉积(MOCVD)、化学气相沉积(CVD)、低压化学气相沉积(LPCVD)来沉积。用于沉积锗的反应室可以与适合于器件层减薄的反应室相同。锗可以以脉冲模式或连续模式沉积。锗可以通过使用诸如GeH4、Ge2H4、GeCl4、GeCl2、GeF2、GeF4、GeI2、GeI4及其组合的锗前体的外延沉积来沉积。在一些优选实施例中，锗可以通过使用从由GeH4、Ge2H4或其组合构成的组中选择的锗前体的外延沉积来沉积。反应室的环境气氛可以另外包含载气，载气可以是惰性的或者其可以是还原气氛。合适的载气包括氢气、氩气、氦气、氮气或其任何组合。优选的载气为氢气。锗层沉积温度可以在约300℃与约600℃之间，例如在约400℃与约500℃之间。反应室环境压力可以是大约大气压力。
在本发明的一些实施例中，在沉积锗层之后，对包括减薄后的器件层并且其上具有锗层的绝缘体上半导体(SOI，例如绝缘体上硅)结构进行退火，从而使锗原子互扩散到减薄后的器件层中，由此产生包含半导体(例如硅)和锗的均匀层。退火可以加速锗的互扩散，从而产生包含硅(来自减薄后的器件层)和锗(来自在先前步骤中沉积的锗层)的层。退火可以在约300℃与约600℃之间(例如在约400℃与约500℃之间)的温度下发生。反应室环境压力可以是大约大气压力。退火期间的反应室环境气氛可以包含氢气。氢吸附在表面上，这抑制表面扩散，从而有助于表面平滑。另外，被吸附的氢化物通过促进硅的向上扩散而使表面能最小化，并且在表面处形成Si-H键，这增强了硅和锗的互扩散。退火持续时间可以在约1秒与约10分钟之间，例如在约10秒与约60秒之间。在一些实施例中，包含互扩散的硅(来自减薄后的器件层)和锗(来自在先前步骤中沉积的锗层)的层可具有化学式SixGe1-x，其中x是约0.2与约0.8之间的摩尔比。在一些实施例中，x可以是约0.2与约0.4之间的摩尔比。包含互扩散的硅(来自减薄后的器件层)和锗(来自在先前步骤中沉积的锗层)的层可以具有沿着中心轴测量的约0.5纳米与约8纳米之间的厚度，例如沿着中心轴测量的约1纳米与约8纳米之间的厚度，或者沿着中心轴测量的约1纳米与约4纳米之间的厚度。
IV.硼沉积和退火
根据本发明的一些实施例，并参考图4，硼被沉积到减薄后的器件层22(例如减薄后的顶部硅层)上。硼可以沉积在具有沿着中心轴测量的约0.5纳米与约4纳米之间(例如沿着中心轴测量的约1纳米与约2纳米之间)的沉积厚度的层中。硼可以使用气相外延(VPE)、金属有机化学气相沉积(MOCVD)、化学气相沉积(CVD)、低压化学气相沉积(LPCVD)来沉积。用于沉积硼的反应室可以与适合于器件层减薄的反应室相同。硼可通过使用从由B2H6、三甲基硼(B(CH3)3)、三乙基硼(B(CH2CH3)3)及其组合构成的组中选择的硼前体的外延沉积来沉积。反应室的环境气氛可以另外包含载气，载气可以是惰性的或者其可以是还原气氛。合适的载气包括氢气、氩气、氦气、氮气或其任何组合。优选的载气为氢气。硼沉积温度可以在约300℃与约800℃之间，例如在约400℃与约600℃之间。反应室环境压力可以是大约大气压力。
在一些实施例中，由于硅器件层与介电层之间的界面应力，硼原子作为硼氢化物扩散到介电层与硅层之间的界面并在那里被捕获。来自表面反应的氢化物也通过减薄后的器件层扩散，并且与介电层和硅层之间的界面处的被捕获的硼原子键合。减薄后的半导体顶层(例如减薄后的硅顶层)与介电层(例如掩埋氧化物层)之间的界面处插入的硼原子显著削弱了介电层与半导体顶层之间的键强度。该界面处的键从化学键合转换为范德华键合，并且减薄后的器件层的几何约束被部分地释放，这由此减轻最终顶层中的应力。
V.表面活性剂原子沉积和退火
在一些实施例中，如上所公开的锗和/或硼沉积可以与表面活性剂原子(即，在生长期间倾向于分离到表面的原子)的沉积组合。在一些实施例中，表面活性剂原子可以沉积到减薄后的器件层22上。表面活性剂原子可以从由砷、锑、碲及其任何组合构成的组中选择。表面活性剂原子可以沉积在具有沿着中心轴测量的约0.5纳米与约4纳米之间(例如沿着中心轴测量的约1纳米与约2纳米之间)的沉积厚度的层中。表面活性剂原子可以使用气相外延(VPE)、金属有机化学气相沉积(MOCVD)、化学气相沉积(CVD)或低压化学气相沉积(LPCVD)来沉积。用于沉积硼的反应室可以与适合于器件层减薄的反应室相同。砷可以通过使用从由AsH3、三甲基砷、三丁基砷及其组合构成的组中选择的砷前体的化学气相沉积来沉积。锑可以通过使用从由三甲基锑、三乙基锑及其组合构成的组中选择的锑前体的化学气相沉积来沉积。碲可以通过使用诸如二甲基碲的碲前体的化学气相沉积来沉积。反应室的环境气氛可以另外包含载气，载气可以是惰性的或者其可以是还原气氛。合适的载气包括氢气、氩气、氦气、氮气或其任何组合。优选的载气为氢气。表面活性剂原子沉积温度可以小于约600℃，例如小于约450℃。反应室环境压力可以是大约大气压力。表面活性剂原子倾向于迁移到生长前沿并抑制表面扩散，这允许生长较厚的应变Ge层(>1nm)。与较厚的应变Ge相关联的应变能促进硅与锗之间的互扩散，从而增强了SiGe层的均匀性。
在一些实施例中，在硅蚀刻/硅锗生长(沉积)循环完成时，衬底的温度可以斜升为大于600℃以升华n型表面活性剂(例如Sb、As)，以防止SiGe层的额外掺杂。
VI.硅锗层的沉积
在薄锗层的沉积和后续的互扩散、硼的沉积、或表面活性剂原子的沉积或这些步骤的任何组合之后，在SOI衬底上沉积包含硅和锗的层。亦参见图3和4。包含硅和锗的层具有化学式SiyGe1-y，其中y是约0.0与约0.9之间的摩尔比，或者约0.2与约0.9之间的摩尔比，或者约0.2与约0.4之间的摩尔比，或者约0.3与约0.9之间的摩尔比。包含硅和锗的层可以使用气相外延(VPE)、金属有机化学气相沉积(MOCVD)、物理气相沉积(PVD)、化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)或分子束外延(MBE)来沉积。用于CVD的硅前体包括甲基硅烷、四氢化硅(甲硅烷)、丙硅烷、乙硅烷、戊硅烷、新戊硅烷、丁硅烷、二氯甲硅烷(SiH2Cl2)、三氯甲硅烷(SiHCl3)、四氯化硅(SiCl4)等。在一些优选实施例中，硅前体从甲硅烷、二氯甲硅烷(SiH2Cl2)和三氯甲硅烷(SiHCl3)中选择。锗可以通过使用诸如GeH4、Ge2H4、GeCl4、GeCl2、GeF2、GeF4、GeI2、GeI4及其组合的锗前体的外延沉积来沉积。在一些实施例中，锗可通过使用从由GeH4、Ge2H4、GeCl4及其任何组合构成的组中选择的锗前体的外延沉积来沉积。反应室的环境气氛可以另外包含载气，载气可以是惰性的或者其可以是还原气氛。合适的载气包括氢气、氩气、氦气、氮气或其任何组合。优选的载气为氢气。锗层沉积温度可以在约300℃与约600℃之间，例如在约400℃与约500℃之间。反应室环境压力可以在约10乇(约1.33kPa)与约760乇(约101.32kPa)之间。
在一些实施例中，包含硅和锗的层具有沿着中心轴测量的约2纳米与约5000纳米之间的厚度。在一些实施例中，该厚度可以是沿着中心轴测量约2纳米与约500纳米之间的厚度，沿着中心轴测量的约2纳米与约100纳米之间的厚度，例如沿着中心轴测量的约4纳米与约40纳米之间的厚度。
VII.硅钝化层的沉积
在一些实施例中，在上面公开的任何或全部层的沉积之后，可以在SOI衬底上沉积包含硅的钝化层。包含硅的钝化层可以使用气相外延(VPE)、金属有机化学气相沉积(MOCVD)、物理气相沉积(PVD)、化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)或分子束外延(MBE)来沉积。用于CVD的硅前体包括甲基硅烷、四氢化硅(甲硅烷)、丙硅烷、乙硅烷、戊硅烷、新戊硅烷、丁硅烷、二氯甲硅烷(SiH2Cl2)、三氯甲硅烷(SiHCl3)、四氯化硅(SiCl4)等。在一些优选实施例中，硅前体从甲硅烷、二氯甲硅烷(SiH2Cl2)和三氯甲硅烷(SiHCl3)中选择。反应室的环境气氛可以另外包含载气，载气可以是惰性的或者其可以是还原气氛。合适的载气包括氢气、氩气、氦气、氮气或其任何组合。优选的载气为氢气。钝化层沉积温度可以在约300℃与约600℃之间，例如在约400℃与约500℃之间。反应室环境压力可以在约10乇(约1.33kPa)与约760乇(约101.32kPa)之间。
在一些实施例中，包含硅的钝化层具有沿着中心轴测量的约0.1纳米与约4纳米之间的厚度。在一些实施例中，该厚度可以是沿着中心轴测量约0.5纳米与约2纳米之间的厚度。
在根据本发明的最终SGOI结构中，具有SixGe1-x(x＝0-0.9)结构的硅锗层可具有小于1×106/cm2的穿透位错密度。另外，使用RMS(均方根)的表面粗糙度小于5埃。
已经详细描述了本发明，显而易见的是，在不脱离所附权利要求限定的本发明的范围的情况下，可以进行修改和变化。
实例
提供以下非限制性实例来进一步示例本发明。
实例1.硅锗沉积
在一个实例中，绝缘体上硅衬底具有约5纳米与约10纳米之间的顶部硅器件层厚度。在外延反应器中使用HCl气相蚀刻将顶部硅器件层蚀刻至约1纳米与约2纳米之间的厚度。蚀刻温度从800℃开始，然后斜降到500℃。在10乇与760乇之间的压力下，反应室环境为H2。在低于600℃的温度下，表面氢化物稳定顶部硅表面并防止脱湿，从而当厚度减小到1-2nm范围时，出现平滑且均匀的硅层。
在Si蚀刻之后，在硅表面的顶部上生长1-2nm的薄锗层。在H2环境中，所需的锗生长温度在大气压力下为400℃与500℃之间。锗生长可以以连续模式或脉冲-暂停模式进行。GeH4或Ge2H4被用作锗前体。在生长1-2nm的锗层之后，可以在400-500℃下持续10秒到60秒应用可选的浸泡步骤以进一步促进Si与Ge的互扩散。在400-600℃下生长具有2-100nm的目标厚度的后续Si1-xGex(x＝0.3-0.9摩尔比)层以完成SGOI衬底。可以在SGOI表面的顶部上生长0.5-2nm的可选Si钝化层以用于器件制造。
实例2.硼沉积
在一个实例中，绝缘体上硅衬底具有约5纳米与约10纳米之间的顶部硅器件层厚度。在外延反应器中使用HCl气相蚀刻将顶部硅器件层蚀刻至约1纳米与约2纳米之间的厚度。蚀刻温度从800℃开始，然后斜降到500℃。在10乇与760乇之间的压力下，反应室环境为H2。在低于600℃的温度下，表面氢化物稳定Si表面并防止脱湿，从而当厚度减小到1-2nm范围时，出现平滑且均匀的Si层。
然后，在大力压力下，在400-600℃下将乙硼烷(B2H6)引入至Si表面，从而使得硼层沉积在其上。由于在硅层与掩埋氧化物层的界面处的应力，B原子跨顶部硅层扩散并在界面处被捕获。形成表面反应的氢化物也扩散通过顶部硅层，并且与在硅层和掩埋氧化物层的界面处被捕获的B原子键合。在界面处插入的硼层显著削弱了Si/BOX键强度。Si/BOX键从化学键合转变为范德华键合，并且Si层的几何约束被部分释放。
在400-600℃下生长具有2-100nm的目标厚度的后续Si1-xGex(x＝0.3-0.9摩尔比)层以完成SGOI衬底。可以在SGOI表面的顶部上生长0.5-2nm的可选的Si钝化层以用于器件制造。结果，晶格失配引发的应力通过弹性弛豫而不是塑性变形来弛豫，从而防止了位错的形成。这种弛豫机制对于制造器件质量的SiGe器件层是基本的。在SiGe生长之后，可以在SGOI表面的顶部上生长0.5-2nm的可选的Si钝化层以用于器件制造。
实例3.表面活性剂原子沉积
在一个实例中，绝缘体上硅衬底具有约5纳米与约10纳米之间的顶部硅器件层厚度。在外延反应器中使用HCl气相蚀刻将顶部硅器件层蚀刻至约1纳米与约2纳米之间的厚度。蚀刻温度从800℃开始，然后斜降到500℃。在10乇与760乇之间的压力下，反应室环境为H2。在低于600℃的温度下，表面氢化物稳定Si表面并防止脱湿，从而当厚度减小到1-2nm范围时，出现平滑且均匀的Si层。
然后在450℃或更低的温度下将诸如As、Sb或Te的表面活性剂原子引入至Si表面，接着在H2环境中进行Ge生长。表面活性剂原子倾向于迁移到生长前沿并抑制表面扩散，这允许生长较厚的应变Ge层(>1nm)。与较厚应变Ge相关联的应变能促进Si-Ge互扩散。
在400-600℃下生长具有2-100nm的目标厚度的后续Si1-xGex(x＝0.3-0.9摩尔比)层以完成SGOI衬底。可以在SGOI表面的顶部上生长0.5-2nm的可选的Si钝化层以用于器件制造。结果，晶格失配引发的应力通过弹性弛豫而不是塑性变形来弛豫，从而防止了位错的形成。这种弛豫机制对于制造器件质量的SiGe器件层是基本的。在SiGe生长之后，可以在SGOI表面的顶部上生长0.5-2nm的可选的Si钝化层以用于器件制造。
由于在不脱离本发明的范围的情况下可以对上述组合物和处理进行各种改变，所以上述说明书中包含的所有事项都被解释为示例性的，而不是限制性意义上的。
当介绍本发明或其优选实施例的要素时，冠词“一”、“一个”、“该”和“所述”旨在表示存在一个或多个该要素。术语“包括”、“包含”和“具有”旨在是包含性的，并且意味着除了所列出的要素之外还可以有另外的要素。

Claims (18)

1.一种多层结构，包括：
绝缘体上硅衬底，其包括(i)单晶半导体处理层，其包括两个大致平行的主表面，其中一个是所述单晶半导体处理层的正面，另一个是所述单晶半导体处理层的背面；连接所述单晶半导体处理层的所述正面和所述背面的周缘；位于所述单晶半导体处理层的所述正面与所述背面之间并且与所述正面和所述背面平行的中心面；与所述中心面垂直的中心轴；以及位于所述单晶半导体处理层的所述正面与所述背面之间的体区域，(ii)介电层，其与所述单晶半导体处理层的所述正面界面接触，以及(iii)硅层，其与所述介电层界面接触，其中所述硅层具有沿着所述中心轴测量的0.5纳米与4纳米之间的厚度，并且其中所述硅层包括氢基封端的表面；
第一硅锗层，其与所述硅层的所述氢基封端的表面界面接触，其中所述第一硅锗层包含硅和锗并且具有化学式SixGe1-x，其中x是0.2与0.8之间的摩尔比；以及
第二硅锗层，其与所述第一硅锗层界面接触，其中所述第二硅锗层包含硅和锗并且具有化学式SiyGe1-y，其中y是0.3与0.9之间的摩尔比。
2.根据权利要求1所述的多层结构，其中所述单晶半导体处理层具有3000ohm-cm与10000Ohm-cm之间的电阻率。
3.根据权利要求1所述的多层结构，其中包括所述氢基封端的表面的所述硅层具有沿着所述中心轴测量的0.5纳米与2纳米之间的厚度。
4.根据权利要求1所述的多层结构，其中包括所述氢基封端的表面的所述硅层具有沿着所述中心轴测量的1纳米与2纳米之间的厚度。
5.根据权利要求1所述的多层结构，其中所述第一硅锗层具有沿着所述中心轴测量的0.5纳米与8纳米之间的厚度。
6.根据权利要求1所述的多层结构，其中所述第一硅锗层具有沿着所述中心轴测量的1纳米与4纳米之间的厚度。
7.根据权利要求1所述的多层结构，其中所述第一硅锗层包含硅和锗并且具有化学式SixGe1-x，其中x是0.2与0.4之间的摩尔比。
8.根据权利要求1所述的多层结构，其中所述第二硅锗层具有沿着所述中心轴测量的2纳米与5000纳米之间的厚度。
9.根据权利要求1所述的多层结构，其中所述第二硅锗层具有沿着所述中心轴测量的2纳米与500纳米之间的厚度。
10.根据权利要求1所述的多层结构，其中所述第二硅锗层具有沿着所述中心轴测量的2纳米与100纳米之间的厚度。
11.根据权利要求1所述的多层结构，其中所述第二硅锗层具有沿着所述中心轴测量的4纳米与40纳米之间的厚度。
12.根据权利要求1所述的多层结构，其中所述第二硅锗层具有小于1×106/cm2的穿透位错密度。
13.根据权利要求1所述的多层结构，其中所述第二硅锗层具有小于5埃的使用RMS(均方根)的表面粗糙度。
14.根据权利要求1所述的多层结构，其中包括所述氢基封端的表面的所述硅层还包括从由砷、锑、碲及其任何组合构成的组中选择的表面活性剂原子。
15.根据权利要求1所述的多层结构，还包括与所述第二硅锗层界面接触的包含硅的钝化层。
16.根据权利要求15所述的多层结构，其中所述钝化层具有沿着所述中心轴测量的0.1纳米与4纳米之间的厚度。
17.根据权利要求1所述的多层结构，还包括位于所述硅层与所述介电层之间的所述界面处的硼原子。
18.根据权利要求1所述的多层结构，还包括位于所述硅层与所述介电层之间的所述界面处的硼氢化物。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9768254B2 (en) 2015-07-30 2017-09-19 International Business Machines Corporation Leakage-free implantation-free ETSOI transistors
DE102016112139B3 (de) * 2016-07-01 2018-01-04 Infineon Technologies Ag Verfahren zum Reduzieren einer Verunreinigungskonzentration in einem Halbleiterkörper
US11183215B1 (en) * 2017-11-20 2021-11-23 Seagate Technology Llc Thin-film crystalline structure with surfaces having selected plane orientations
US10943813B2 (en) 2018-07-13 2021-03-09 Globalwafers Co., Ltd. Radio frequency silicon on insulator wafer platform with superior performance, stability, and manufacturability

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1492476A (zh) * 2002-07-16 2004-04-28 国际商业机器公司 制造绝缘体上硅锗衬底材料的方法以及该衬底
CN103681447A (zh) * 2012-09-10 2014-03-26 中国科学院微电子研究所 Soi衬底制作方法及soi衬底

Family Cites Families (96)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3909304A (en) 1974-05-03 1975-09-30 Western Electric Co Method of doping a semiconductor body
US4501060A (en) 1983-01-24 1985-02-26 At&T Bell Laboratories Dielectrically isolated semiconductor devices
US4755865A (en) 1986-01-21 1988-07-05 Motorola Inc. Means for stabilizing polycrystalline semiconductor layers
JPH0648686B2 (ja) 1988-03-30 1994-06-22 新日本製鐵株式会社 ゲッタリング能力の優れたシリコンウェーハおよびその製造方法
JPH06105691B2 (ja) 1988-09-29 1994-12-21 株式会社富士電機総合研究所 炭素添加非晶質シリコン薄膜の製造方法
JP2617798B2 (ja) 1989-09-22 1997-06-04 三菱電機株式会社 積層型半導体装置およびその製造方法
US5461250A (en) 1992-08-10 1995-10-24 International Business Machines Corporation SiGe thin film or SOI MOSFET and method for making the same
JP3542376B2 (ja) * 1994-04-08 2004-07-14 キヤノン株式会社 半導体基板の製造方法
US6043138A (en) 1996-09-16 2000-03-28 Advanced Micro Devices, Inc. Multi-step polysilicon deposition process for boron penetration inhibition
US5783469A (en) 1996-12-10 1998-07-21 Advanced Micro Devices, Inc. Method for making nitrogenated gate structure for improved transistor performance
FR2765393B1 (fr) 1997-06-25 2001-11-30 France Telecom Procede de gravure d'une couche de si1-xgex polycristallin ou d'un empilement d'une couche de si1-xgex polycristallin et d'une couche de si polycristallin, et son application a la microelectronique
US6306729B1 (en) 1997-12-26 2001-10-23 Canon Kabushiki Kaisha Semiconductor article and method of manufacturing the same
US6068928A (en) 1998-02-25 2000-05-30 Siemens Aktiengesellschaft Method for producing a polycrystalline silicon structure and polycrystalline silicon layer to be produced by the method
US6479166B1 (en) 1998-10-06 2002-11-12 Case Western Reserve University Large area polysilicon films with predetermined stress characteristics and method for producing same
US6268068B1 (en) 1998-10-06 2001-07-31 Case Western Reserve University Low stress polysilicon film and method for producing same
JP4313874B2 (ja) 1999-02-02 2009-08-12 キヤノン株式会社 基板の製造方法
US6204205B1 (en) 1999-07-06 2001-03-20 Taiwan Semiconductor Manufacturing Company Using H2anneal to improve the electrical characteristics of gate oxide
US6372600B1 (en) 1999-08-30 2002-04-16 Agere Systems Guardian Corp. Etch stops and alignment marks for bonded wafers
JP4212228B2 (ja) * 1999-09-09 2009-01-21 株式会社東芝 半導体装置の製造方法
US20020090758A1 (en) 2000-09-19 2002-07-11 Silicon Genesis Corporation Method and resulting device for manufacturing for double gated transistors
JP4463957B2 (ja) 2000-09-20 2010-05-19 信越半導体株式会社 シリコンウエーハの製造方法およびシリコンウエーハ
US20050026432A1 (en) 2001-04-17 2005-02-03 Atwater Harry A. Wafer bonded epitaxial templates for silicon heterostructures
US20020168802A1 (en) * 2001-05-14 2002-11-14 Hsu Sheng Teng SiGe/SOI CMOS and method of making the same
JP2003031495A (ja) * 2001-07-12 2003-01-31 Hitachi Ltd 半導体装置用基板の製造方法および半導体装置の製造方法
US6562127B1 (en) 2002-01-16 2003-05-13 The United States Of America As Represented By The Secretary Of The Navy Method of making mosaic array of thin semiconductor material of large substrates
US6562703B1 (en) 2002-03-13 2003-05-13 Sharp Laboratories Of America, Inc. Molecular hydrogen implantation method for forming a relaxed silicon germanium layer with high germanium content
US20030227057A1 (en) * 2002-06-07 2003-12-11 Lochtefeld Anthony J. Strained-semiconductor-on-insulator device structures
US7074623B2 (en) 2002-06-07 2006-07-11 Amberwave Systems Corporation Methods of forming strained-semiconductor-on-insulator finFET device structures
US6995430B2 (en) 2002-06-07 2006-02-07 Amberwave Systems Corporation Strained-semiconductor-on-insulator device structures
US6743662B2 (en) 2002-07-01 2004-06-01 Honeywell International, Inc. Silicon-on-insulator wafer for RF integrated circuit
US20040137698A1 (en) * 2002-08-29 2004-07-15 Gianni Taraschi Fabrication system and method for monocrystaline semiconductor on a substrate
US7057234B2 (en) 2002-12-06 2006-06-06 Cornell Research Foundation, Inc. Scalable nano-transistor and memory using back-side trapping
WO2004061944A1 (en) 2003-01-07 2004-07-22 S.O.I.Tec Silicon On Insulator Technologies Recycling of a wafer comprising a multi-layer structure after taking-off a thin layer
US7005160B2 (en) 2003-04-24 2006-02-28 Asm America, Inc. Methods for depositing polycrystalline films with engineered grain structures
WO2005010946A2 (en) * 2003-07-23 2005-02-03 Asm America, Inc. DEPOSITION OF SiGe ON SILICON-ON-INSULATOR STRUCTURES AND BULK SUBSTRATES
JP3967695B2 (ja) * 2003-08-27 2007-08-29 株式会社東芝 歪み緩和ＳｉＧｅ基板の製造方法
CN1856873A (zh) 2003-09-26 2006-11-01 卢万天主教大学 制造具有降低的欧姆损耗的多层半导体结构的方法
JP4413580B2 (ja) * 2003-11-04 2010-02-10 株式会社東芝 素子形成用基板の製造方法
US6992025B2 (en) 2004-01-12 2006-01-31 Sharp Laboratories Of America, Inc. Strained silicon on insulator from film transfer and relaxation by hydrogen implantation
US7018882B2 (en) 2004-03-23 2006-03-28 Sharp Laboratories Of America, Inc. Method to form local “silicon-on-nothing” or “silicon-on-insulator” wafers with tensile-strained silicon
US7279400B2 (en) 2004-08-05 2007-10-09 Sharp Laboratories Of America, Inc. Method of fabricating single-layer and multi-layer single crystalline silicon and silicon devices on plastic using sacrificial glass
US7312487B2 (en) 2004-08-16 2007-12-25 International Business Machines Corporation Three dimensional integrated circuit
DE102004041378B4 (de) 2004-08-26 2010-07-08 Siltronic Ag Halbleiterscheibe mit Schichtstruktur mit geringem Warp und Bow sowie Verfahren zu ihrer Herstellung
US7476594B2 (en) 2005-03-30 2009-01-13 Cree, Inc. Methods of fabricating silicon nitride regions in silicon carbide and resulting structures
FR2890489B1 (fr) 2005-09-08 2008-03-07 Soitec Silicon On Insulator Procede de fabrication d'une heterostructure de type semi-conducteur sur isolant
FR2897982B1 (fr) 2006-02-27 2008-07-11 Tracit Technologies Sa Procede de fabrication des structures de type partiellement soi, comportant des zones reliant une couche superficielle et un substrat
FR2902233B1 (fr) 2006-06-09 2008-10-17 Soitec Silicon On Insulator Procede de limitation de diffusion en mode lacunaire dans une heterostructure
EP1928020B1 (en) * 2006-11-30 2020-04-22 Soitec Method of manufacturing a semiconductor heterostructure
FR2910702B1 (fr) 2006-12-26 2009-04-03 Soitec Silicon On Insulator Procede de fabrication d'un substrat mixte
FR2911430B1 (fr) 2007-01-15 2009-04-17 Soitec Silicon On Insulator "procede de fabrication d'un substrat hybride"
WO2008149699A1 (en) 2007-06-01 2008-12-11 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor substrate and semiconductor device
JP4445524B2 (ja) 2007-06-26 2010-04-07 株式会社東芝 半導体記憶装置の製造方法
JP2009016692A (ja) 2007-07-06 2009-01-22 Toshiba Corp 半導体記憶装置の製造方法と半導体記憶装置
WO2009011303A1 (ja) * 2007-07-13 2009-01-22 Canon Anelva Corporation Ｓｉ層凝集抑制方法、半導体装置の製造方法及び真空処理装置
US20090278233A1 (en) 2007-07-26 2009-11-12 Pinnington Thomas Henry Bonded intermediate substrate and method of making same
US7915716B2 (en) 2007-09-27 2011-03-29 Stats Chippac Ltd. Integrated circuit package system with leadframe array
US7879699B2 (en) 2007-09-28 2011-02-01 Infineon Technologies Ag Wafer and a method for manufacturing a wafer
US8128749B2 (en) 2007-10-04 2012-03-06 International Business Machines Corporation Fabrication of SOI with gettering layer
US7868419B1 (en) 2007-10-18 2011-01-11 Rf Micro Devices, Inc. Linearity improvements of semiconductor substrate based radio frequency devices
JP2009135453A (ja) 2007-10-30 2009-06-18 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法、半導体装置及び電子機器
US20090236689A1 (en) 2008-03-24 2009-09-24 Freescale Semiconductor, Inc. Integrated passive device and method with low cost substrate
FR2933234B1 (fr) 2008-06-30 2016-09-23 S O I Tec Silicon On Insulator Tech Substrat bon marche a structure double et procede de fabrication associe
US8058137B1 (en) 2009-04-14 2011-11-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
JP2010258083A (ja) 2009-04-22 2010-11-11 Panasonic Corp Ｓｏｉウェーハ、その製造方法および半導体装置の製造方法
CN105552115B (zh) 2009-11-02 2019-10-29 富士电机株式会社 半导体器件以及用于制造半导体器件的方法
JP5644096B2 (ja) 2009-11-30 2014-12-24 ソニー株式会社 接合基板の製造方法及び固体撮像装置の製造方法
US8252624B2 (en) 2010-01-18 2012-08-28 Applied Materials, Inc. Method of manufacturing thin film solar cells having a high conversion efficiency
US9099526B2 (en) 2010-02-16 2015-08-04 Monolithic 3D Inc. Integrated circuit device and structure
WO2011118643A1 (ja) 2010-03-26 2011-09-29 テルモ株式会社 留置針組立体
US8859393B2 (en) 2010-06-30 2014-10-14 Sunedison Semiconductor Limited Methods for in-situ passivation of silicon-on-insulator wafers
US8642416B2 (en) 2010-07-30 2014-02-04 Monolithic 3D Inc. Method of forming three dimensional integrated circuit devices using layer transfer technique
JP5627649B2 (ja) 2010-09-07 2014-11-19 株式会社東芝 窒化物半導体結晶層の製造方法
JP5117588B2 (ja) 2010-09-07 2013-01-16 株式会社東芝 窒化物半導体結晶層の製造方法
FR2967812B1 (fr) 2010-11-19 2016-06-10 S O I Tec Silicon On Insulator Tech Dispositif electronique pour applications radiofrequence ou de puissance et procede de fabrication d'un tel dispositif
US9287353B2 (en) 2010-11-30 2016-03-15 Kyocera Corporation Composite substrate and method of manufacturing the same
EP2656388B1 (en) 2010-12-24 2020-04-15 QUALCOMM Incorporated Trap rich layer for semiconductor devices
US8481405B2 (en) 2010-12-24 2013-07-09 Io Semiconductor, Inc. Trap rich layer with through-silicon-vias in semiconductor devices
US8536021B2 (en) 2010-12-24 2013-09-17 Io Semiconductor, Inc. Trap rich layer formation techniques for semiconductor devices
US8796116B2 (en) 2011-01-31 2014-08-05 Sunedison Semiconductor Limited Methods for reducing the metal content in the device layer of SOI structures and SOI structures produced by such methods
KR101870476B1 (ko) 2011-03-16 2018-06-22 썬에디슨, 인크. 핸들 웨이퍼에 고 비저항 영역을 갖는 실리콘-온-인슐레이터 구조체 및 그러한 구조체를 제조하는 방법
FR2973158B1 (fr) 2011-03-22 2014-02-28 Soitec Silicon On Insulator Procédé de fabrication d'un substrat de type semi-conducteur sur isolant pour applications radiofréquences
FR2973159B1 (fr) 2011-03-22 2013-04-19 Soitec Silicon On Insulator Procede de fabrication d'un substrat de base
FR2980916B1 (fr) 2011-10-03 2014-03-28 Soitec Silicon On Insulator Procede de fabrication d'une structure de type silicium sur isolant
US9496255B2 (en) 2011-11-16 2016-11-15 Qualcomm Incorporated Stacked CMOS chipset having an insulating layer and a secondary layer and method of forming same
US8741739B2 (en) 2012-01-03 2014-06-03 International Business Machines Corporation High resistivity silicon-on-insulator substrate and method of forming
US20130193445A1 (en) 2012-01-26 2013-08-01 International Business Machines Corporation Soi structures including a buried boron nitride dielectric
US8921209B2 (en) 2012-09-12 2014-12-30 International Business Machines Corporation Defect free strained silicon on insulator (SSOI) substrates
US9202711B2 (en) 2013-03-14 2015-12-01 Sunedison Semiconductor Limited (Uen201334164H) Semiconductor-on-insulator wafer manufacturing method for reducing light point defects and surface roughness
US9951440B2 (en) 2013-05-24 2018-04-24 Sunedison Semiconductor Limited Methods for producing low oxygen silicon ingots
US8951896B2 (en) 2013-06-28 2015-02-10 International Business Machines Corporation High linearity SOI wafer for low-distortion circuit applications
US9209069B2 (en) 2013-10-15 2015-12-08 Sunedison Semiconductor Limited (Uen201334164H) Method of manufacturing high resistivity SOI substrate with reduced interface conductivity
US9768056B2 (en) 2013-10-31 2017-09-19 Sunedison Semiconductor Limited (Uen201334164H) Method of manufacturing high resistivity SOI wafers with charge trapping layers based on terminated Si deposition
KR102189611B1 (ko) 2014-01-23 2020-12-14 글로벌웨이퍼스 씨오., 엘티디. 고 비저항 soi 웨이퍼 및 그 제조 방법
WO2015119742A1 (en) 2014-02-07 2015-08-13 Sunedison Semiconductor Limited Methods for preparing layered semiconductor structures
JP6118757B2 (ja) 2014-04-24 2017-04-19 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法
JP6179530B2 (ja) 2015-01-23 2017-08-16 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1492476A (zh) * 2002-07-16 2004-04-28 国际商业机器公司 制造绝缘体上硅锗衬底材料的方法以及该衬底
CN103681447A (zh) * 2012-09-10 2014-03-26 中国科学院微电子研究所 Soi衬底制作方法及soi衬底

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