TWI709175B - 絕緣體覆矽鍺結構 - Google Patents

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Abstract

本揭露提供一種絕緣體覆矽鍺(SiGe)結構及適合產生該絕緣體覆SiGe結構之方法。根據該方法之一些實施例，將包括SiGe之一層沈積於包括一超薄矽頂層之絕緣體覆矽基板上。在一些實施例中，藉由磊晶沈積來沈積包括SiGe之該層。在一些實施例中，SiGe磊晶層係高品質，此係因為SiGe磊晶層係藉由精確控制在Si/埋入式氧化物介面處之應變鬆弛而產生。在一些實施例中，該方法完成生長於弱鍵結至底線氧化物之數個單層厚Si層上之SiGe之彈性應變鬆弛。

Description

絕緣體覆矽鍺結構
[ 相關申請案之 交叉參考 ]本申請案主張2015年6月1日申請之美國臨時專利申請案第62/169,178號之優先權，該案之全部內容特此以引用的方式併入。
本發明大體上係關於半導體晶圓製造之領域。更具體而言，本發明係關於一種用於形成一絕緣體上半導體結構之方法。
大體上自一單晶晶錠(例如，一矽晶錠)製備半導體晶圓，在後續程序中該單晶晶錠經修整及研磨以具有用於晶圓之適當定向之一或多個平面或凹口。接著，將該晶錠切成個別晶圓。儘管本文將參考由矽構造之半導體晶圓，但其他材料可用以製備半導體晶圓，諸如鍺、碳化矽、矽鍺、砷化鎵及III族及V族元素之其他合金(諸如氮化鎵或磷化銦)或II族及IV族元素之合金(諸如硫化鎘或氧化鋅)。
可在製備複合層結構中利用半導體晶圓(例如，矽晶圓)。一複合層結構(例如，一絕緣體上半導體，且更具體而言，一絕緣體覆矽(SOI)結構)大體上包括一處置晶圓或層、一裝置層及該處置層與該裝置層之間的一絕緣(即，介電)薄膜(通常一氧化物層)。通常，該裝置層係0.01微米與20微米之間厚，諸如0.05微米與20微米之間厚。厚膜裝置層可具有介於大約1.5微米與大約20微米之間的一裝置層厚度。薄膜裝置層可具有介於大約0.01微米與大約0.20微米之間的一厚度。一般而言，藉由將兩個晶圓放置成密切接觸來產生複合層結構(諸如絕緣體覆矽(SOI)、矽-藍寶石(SOS)及矽-石英)，藉此藉由凡得瓦(van der Waal)力起始鍵結，接著進行一熱處理以強化該鍵結。退火可將端矽烷醇基轉換成兩個介面之間的矽氧烷鍵，藉此強化該鍵結。
在熱退火之後，鍵結結構經歷進一步處理以移除施體晶圓之一實質部分來達成層轉移。例如，可使用通常指稱回蝕SOI (即，BESOI)之晶圓薄化技術(例如，蝕刻或研磨)，其中一矽晶圓鍵結至處置晶圓且接著被緩慢蝕刻掉直至處置晶圓上僅剩餘一薄層矽。參閱(例如)美國專利第5,189,500號，該專利之全部內容以宛如闡述引用的方式併入本文中。此方法耗時且昂貴，浪費該等基板之一者且對於比數微米薄之層通常不具有適合厚度均勻性。
達成層轉移之另一一般方法利用一氫植入，接著進行熱致層分裂。粒子(原子或離子化原子，例如，氫原子或氫原子及氦原子之一組合)依一指定深度植入於施體晶圓之正面下方。所植入之粒子依粒子依其植入之該指定深度在施體晶圓中形成一分裂平面。施體晶圓之表面經分裂以移除在植入程序期間沈積於晶圓上之有機化合物或其他污染物(諸如硼化合物)。
接著，將施體晶圓之正面鍵結至一處置晶圓以透過一親水性鍵結程序形成一鍵結晶圓。在鍵結之前，藉由使晶圓之表面曝露於含有(例如)氧或氮之電漿而活化施體晶圓及/或處置晶圓。曝露於電漿在通常指稱表面活化之一程序中修改表面之結構，該活化程序使施體晶圓及處置晶圓之一或兩者之表面具有親水性。可藉由一濕處理(諸如一SC1清潔或氫氟酸)額外地化學活化晶圓之表面。濕處理及電漿活化可以任意順序發生，或晶圓可僅經受一處理。接著，將晶圓擠壓在一起，且在晶圓之間形成一鍵。歸因於凡得瓦力，此鍵相對較弱，且必須在進一步處理可發生之前強化。
在一些程序中，藉由加熱或退火鍵結晶圓對來強化施體晶圓與處置晶圓(即，一鍵結晶圓)之間的親水性鍵。在一些程序中，晶圓鍵結可在低溫下(諸如約300℃與約500℃之間)發生。高溫致使共價鍵形成於施體晶圓及處置晶圓之相鄰表面之間，因此固化施體晶圓與處置晶圓之間的鍵。與鍵結晶圓之加熱或退火同時，先前植入於施體晶圓中之粒子弱化分裂平面。
接著，使施體晶圓之一部分沿分裂平面與鍵結晶圓分離(即，分裂)以形成SOI晶圓。可藉由將鍵結晶圓放置於一夾具中(其中垂直於鍵結晶圓之相對側施加機械力以將施體晶圓之一部分與鍵結晶圓拉開)來實施分裂。根據一些方法，吸盤用以施加機械力。藉由在分裂平面處在鍵結晶圓之邊緣應用一機械楔來起始施體晶圓之該部分之分離以起始一裂縫沿分裂平面之傳播。接著，藉由吸盤施加之機械力自鍵合晶圓提拉施體晶圓之該部分，因此形成一SOI晶圓。
根據其他方法，鍵結對可代以經受一高溫達一段時間以使施體晶圓之該部分與鍵結晶圓分離。曝露於高溫致使裂縫沿分裂平面起始及傳播，因此分離施體晶圓之一部分。歸因於自所植入之離子形成空隙而形成裂縫，該等空隙藉由奧斯特瓦爾德熟化生長。空隙填滿氫氣及氦氣。空隙變成薄片。薄片中之加壓氣體傳播微腔及微裂縫，微腔及微裂縫弱化植入平面上之矽。若退火在適當時間停止，則可藉由一機械程序來分裂被弱化之鍵結晶圓。然而，若熱處理延續達一更長持續時間及/或在一更高溫度下，則微裂縫傳播達到所有裂縫沿分裂平面合併之位準，因此分離施體晶圓之一部分。此方法容許轉移層之更佳均勻性且允許施體晶圓之再循環，但通常需要加熱經植入及鍵結對至接近500℃之溫度。
超薄絕緣體覆矽(UTSOI)基板已用作為低功率高性能互補金屬氧化物半導體(CMOS)裝置之平台。參閱S. Deleonibus等人之名稱為「Future Challenges and Opportunities for Heterogeneous Process Technology, Towards the Thin Films, Zero Intrinsic Variability Devices, Zero Power Era」， IEDM, San Francisco, 2014。相較於塊狀矽CMOS技術，UTSOI提供顯著優點。關於細節，參閱Q. Liu之名稱為「FDSOI CMOS Devices Featuring Dual Strained Channel and Thin BOX Extendable to the 10 nm Node」， IEDM, San Francisco, 2014。UTSOI之此等優點包含：1)完全空乏之通道提供對短通道效應之抗擾性；2)藉由薄BOX (25 nm)隔離之超薄Si本體形成自然淺接面且使接面電容最小化；及3)薄BOX透過來自基板之背閘極偏壓增強靜電控制。儘管具有該等優點，但建立於UTSOI上之裝置之性能仍受限於Si載體遷移率。高遷移率通道材料(如SiGe)提供一額外裝置性能增強劑。參閱G. Hellings等人之名稱為「Implant-Free SiGe Quantum Well pFET: A novel, highly scalable and low thermal budget device, featuring raised source/drain and high-mobility channel」， IEDM, San Francisco, 2010；及S. Krishnan之名稱為「A manufacturable dual channel (Si and SiGe) high-k metal gate CMOS technology with multiple oxides for high performance and low power applications」， IEDM, Washington DC, 2011。為擴大UTSOI之益處，吾人對超薄絕緣體覆SiGe (UTSGOI)基板非常感興趣。然而，與廉價且易於獲得之矽晶圓不同，矽鍺習知地磊晶生長於矽基板上。矽鍺與矽之間的晶格失配導致高穿透位錯密度(＞10 8cm -2)及粗糙表面(R ms＞ 2 nm)。參閱M. L. Lee之名稱為「Strained Si, SiGe, and Ge channels for high-mobility metal-oxide-semiconductor field-effect transistors」， J. Appl. Phys., 第97卷，p. 011101, 2005。通常藉由智慧型切割技術獲得SGOI且經轉移之矽鍺層具有相同於一磊晶製備之矽鍺層之缺陷密度。參閱Z. Y. CHeng之名稱為「SiGe-On-Insulator (SGOI): substrate preparation and MOSFET fabrication for electron mobility evaluation」， SOI Conf., Durango, CO, USA, 2001。此外，經轉移之矽鍺層需要額外處理以達成所需厚度且使表面平滑。通常藉由利用機械拋光與化學蝕刻兩者之化學機械拋光(CMP)來使層薄化。參閱Z. Cheng等人之名稱為「Electron Mobility Enhancement in Strained-Si n-MOSFETs Fabricated on SiGe-on-Insulator (SGOI) Substrates」， IEEE Elect. Dev. Lett., 第22卷，no. 7, 第321頁，2001。矽鍺更易受常用於矽晶圓製造之化學品影響，使得處理矽鍺尤其在將層之厚度控制在埃的數量級上時更具挑戰性。
簡言之，本發明係針對一種製備一多層結構之方法。該方法包括：蝕刻一絕緣體覆矽基板之一矽層，其中該絕緣體覆矽基板包括：(i)一單晶半導體處置層，其包括：兩個主要、大體上平行表面，兩個表面之一者為該單晶半導體處置層之一正面且兩個表面之另一者為該單晶半導體處置層之一背面；一圓周邊緣，其接合該單晶半導體處置層之該正面及該背面；一中心平面，其在該單晶半導體處置層之該正面與該背面之間且平行於該單晶半導體處置層之該正面與該背面；一中心軸，其垂直於該中心平面；及一塊狀區域，其在該單晶半導體處置層之該正面與該背面之間；(ii)一介電層，其與該單晶半導體處置層之該正面介面接觸及(iii)該矽層，其與該介電層介面接觸，且此外其中該矽層蝕刻成如沿該中心軸所量測之大約0.5奈米與大約4奈米之間之一厚度；使包括鍺之一第一層沈積於經蝕刻之矽層上；依足以使鍺自第一層相互擴散至經蝕刻之矽層之一溫度及持續時間退火包括經蝕刻之矽層之該絕緣體覆矽基板及包括鍺之該第一層，以藉此產生包括矽及鍺之一第二層，其具有Si xGe 1-x之一化學式，其中x係介於大約0.2莫耳比率與大約0.8莫耳比率之間；及藉由磊晶沈積而使包括矽及鍺之一第三層沈積於包括矽及鍺之該第二層上，其中包括矽及鍺之該第三層具有一化學式Si yGe 1-y，其中y係介於大約0莫耳比率與大約0.9莫耳比率之間。
本發明係進一步針對一種製備一多層結構之方法。該方法包括：蝕刻一絕緣體覆矽基板之一矽層，其中該絕緣體覆矽基板包括：(i)一單晶半導體處置層，其包括：兩個主要、大體上平行表面，兩個表面之一者為該單晶半導體處置層之一正面且兩個表面之另一者為該單晶半導體處置層之一背面；一圓周邊緣，其接合該單晶半導體處置層之該正面及該背面；一中心平面，其在該單晶半導體處置層之該正面與該背面之間且平行於該單晶半導體處置層之該正面與該背面；一中心軸，其垂直於該中心平面；及一塊狀區域，其在該單晶半導體處置層之該正面與該背面之間；(ii)一介電層，其與該單晶半導體處置層之該正面介面接觸及(iii)該矽層，其與該介電層介面接觸，且此外其中該矽層蝕刻成如沿該中心軸所量測之大約0.5奈米與大約4奈米之間之一厚度；依足以致使硼原子擴散至該介電層與該矽層之間的該介面之一溫度及一持續時間使硼沈積於經蝕刻之矽層上；及藉由磊晶沈積而使包括矽及鍺之一層沈積於經蝕刻之矽層上。
本發明之其他目的及特徵將在下文部分可見及部分地指出。
根據本發明，提供一種用於產生一絕緣體上半導體結構之方法。該絕緣體上半導體結構包括含矽鍺之一裝置層。在一些實施例中，包括矽鍺之一層沈積於包括一超薄矽頂層(例如，一超薄矽裝置層)之一絕緣體覆矽基板上。在一些實施例中，藉由磊晶沈積來沈積包括矽鍺之層。在一些實施例中，矽鍺磊晶層係高品質的，此係因為矽鍺磊晶層藉由精確控制在該超薄矽裝置層與介電層(例如，一埋入式氧化物層)之間的介面處之應變鬆弛而產生。在一些實施例中，該方法完成生長於弱鍵結至下伏介電層之數個單層厚頂部矽裝置層上之矽鍺之彈性應變鬆弛。
在一些實施例中，本發明之方法之第一步驟係製備包括一超薄半導體(例如，矽)頂層之一絕緣體上半導體基板(SOI，例如，絕緣體覆矽基板)。在一磊晶反應器中，一SOI基板之該半導體(例如，矽)頂層可原位蝕刻成一厚度，例如，大約0.5 nm至大約4奈米(諸如大約1奈米)之數量級。依此等厚度，相較於塊狀基板，半導體(例如，矽)晶格鬆弛。在一些實施例中，在本發明之方法之一第二步驟中，包括超薄半導體(例如，矽)頂層之SOI基板曝露於包括鍺之一源(諸如鍺之一揮發性源，例如，GeH 4)之一周圍氣氛以促進鍺與矽之相互混合。在一些實施例中，曝露於鍺源首先導致一薄Ge層之沈積。薄層中之鍺可相互擴散至超薄半導體(例如，矽)頂層，藉此當矽係裝置層材料時產生包括Si xGe 1-x之一層，其中x具有大約0.2與大約0.8之間之一值。在退火步驟期間，矽原子擴散至頂面以使表面能最小化同時鍺原子擴散至層之底部以使系統彈性能最小化。藉由鍺原子之化學電位梯度來驅動相互混合程序。
在一些實施例中，一替代方法係藉由在超薄矽裝置層與介電層(例如，一埋入式氧化物層)之間的介面處引入硼原子而機械鬆開矽背鍵。被捕獲之硼原子鍵結至被捕獲之H原子，此弱化了(例如)超薄矽裝置層與介電層之間的介面處之矽與氧之間的鍵結。
在一些實施例中，一替代方法係沈積選自由砷、銻、碲及其等之任何組合組成之群組之一表面活性劑原子。表面活性劑原子趨向於遷移至生長前沿且抑制表面擴散，此實現一更厚應變Ge層(＞1 nm)之生長。與該更厚應變Ge相關聯之應變能促進矽與鍺之間的相互擴散，藉此增強SiGe層之均勻性。
在一些實施例中，一層矽鍺經沈積以完成絕緣體覆SiGe結構。該矽鍺層可具有化學式Si yGe 1-y，其中y係介於大約0莫耳比率與大約0.9莫耳比率之間，或介於大約0.2莫耳比率與大約0.4莫耳比率之間或介於大約0.3莫耳比率與大約0.9莫耳比率之間且具有一厚度，例如，大約2奈米與大約5000奈米之間，或大約2奈米與大約500奈米之間，諸如大約4奈米與大約40奈米之間。
此方法之優於習知智慧型切割技術之潛在優點包含以下內容。本發明之方法有利地沈積具有減少或消除穿透位錯之一矽鍺層。在彈性應變達到經由原子相互混合而產生穿透位錯之臨界值之前，所揭示之方法鬆弛彈性應變。此應變鬆弛技術會受限於數個單層厚之情況，此係因為一塊狀矽基板上之磊晶沈積鍺層之臨界厚度係大約1奈米之數量級。實質相互擴散會在Si/Ge介面處發生。相應地，本發明之程序產生大約1奈米之數量級之一薄矽頂層以促進相互擴散及所得矽鍺層。再者，相較於習知SiGe層轉移，本發明之方法呈現一簡化程序流程。藉由使用相對成熟之UTSOI技術，僅需要一額外磊晶步驟以將UTSOI轉換成超薄絕緣體覆矽鍺(UTSGOI)基板或絕緣體覆矽鍺(SGOI)基板。在一些實施例中，在一程序步驟中，在相同磊晶反應器中實現頂部矽層薄化與矽鍺之後續生長兩者。
I. 基板
本發明之方法中使用之基板包括一絕緣體上半導體(SOI，例如，絕緣體覆矽)結構。可藉由習知方法製備SOI基板。參考圖1，一絕緣體上半導體(SOI，例如，絕緣體覆矽)結構10可包括(不受限)一單晶半導體處置層12 (例如，一單晶矽處置層)、一介電層14、一單晶半導體裝置層16 (例如，一單晶矽裝置層)。
一SOI基板10包括一半導體處置層12 (例如，來源於單晶半導體處置晶圓之一層)及一半導體裝置層16 (例如，來源於一單晶半導體施體晶圓之一層)。半導體裝置層16可藉由晶圓薄化技術(諸如蝕刻一半導體施體基板)或藉由分割包括一損壞平面之一半導體施體基板而轉移至半導體處置層12上。一般而言，單晶半導體處置晶圓及單晶半導體施體晶圓包括兩個主要、大體上平行表面。平行表面之一者為晶圓之一正面且另一平行表面為晶圓之一背面。晶圓包括：一圓周邊緣，其接合該正面及該背面；一塊狀區域，其在該正面與該背面之間；及一中心平面，其在該正面與該背面之間。晶圓額外地包括垂直於該中心平面之一虛中心軸及自該中心軸延伸至該圓周邊緣之一徑向長度。此外，因為半導體晶圓(例如，矽晶圓)通常具有某種總厚度變化(TTV)、翹曲及彎曲度，所以正面上之每個點與背面上之每個點之間的中點不會精確地落入一平面內。然而，實際上，TTV、翹曲及彎曲度通常輕微使得中點近似可謂落入在正面與背面之間近似等距離之一虛中心平面內。
在適合於製造一SOI基板10之任何操作之前，一處置晶圓及/或一施體晶圓之正面及背面可實質上相同。一表面僅為方便而指稱一「正面」或一「背面」且一般用於區分於其上執行本發明之方法之操作之表面。在本發明之背景中，一單晶半導體處置晶圓(例如，一單晶矽處置晶圓)之一「正面」指稱變成SOI基板10之一內表面之基板之主要表面。一單晶半導體處置晶圓之一「背面」指稱變成絕緣體上半導體復合結構10之一外表面之主要表面。類似地，一單晶半導體施體晶圓(例如，一單晶矽施體晶圓)之一「正面」指稱變成絕緣體上半導體復合結構10之一內表面之該單晶半導體施體晶圓之主要表面。一單晶半導體施體晶圓之正面通常包括一介電層14 (例如，二氧化矽層)，其在最終結構中形成埋入式氧化物(BOX)層。一單晶半導體施體晶圓(例如，一單晶矽施體晶圓)之一「背面」指稱變成絕緣體上半導體復合結構10之一外表面之主要表面。在完成習知接合及晶圓薄化步驟之後，該單晶半導體施體晶圓形成絕緣體上半導體(例如，絕緣體覆矽)復合結構10之半導體裝置層16。
本發明之單晶半導體晶圓(例如，單晶矽處置晶圓及單晶矽施體晶圓)通常具有至少大約150 mm、至少大約200 mm、至少大約300 mm或至少大約450 mm之一標稱直徑。晶圓厚度可自大約250微米變動至大約1500微米，諸如介於大約300微米與大約1000微米之間，適合地落入大約500微米至大約1000微米之範圍內。在一些特定實施例中，晶圓厚度可為大約725微米。
半導體處置晶圓12及裝置層16可包括單晶半導體材料。在一些實施例中，該半導體材料可選自由矽、碳化矽、藍寶石、氮化鋁、矽鍺、砷化鎵、氮化鎵、磷化銦、砷鎵化銦、鍺及其等之組合組成之群組。半導體處置晶圓12及裝置層16可包括相同半導體材料或半導體處置晶圓12及裝置層16之半導體材料可不同。鑑於此，絕緣體上半導體基板10可包括(例如)絕緣體覆矽、絕緣體覆藍寶石、絕緣體覆氮化鋁及其他組合。
在尤其較佳實施例中，單晶半導體晶圓包括已自根據習知丘克拉斯基(Czochralski)晶體生長方法或浮區生長方法生長之一單晶晶錠切片之單晶矽晶圓。在(例如) F. Shimura之「Semiconductor Silicon Crystal Technology」, Academic Press, 1989及「Silicon Chemical Etching」(J. Grabmaier ed.) Springer-Verlag, N.Y., 1982 (以引用的方式併入本文中)中揭示此等方法以及標準矽切片技術、研磨技術、蝕刻技術及拋光技術。較佳地，藉由熟習技術者已知標準方法來拋光及清潔晶圓。參閱(例如) W.C. O’Mara等人之「Handbook of Semiconductor Silicon Technology」, Noyes Publications。若需要，則可(例如)在一標準SC1/SC2溶液中清潔晶圓。在一些實施例中，本發明之單晶矽晶圓係已自根據習知丘克拉斯基(「Cz」)晶體生長方法生長之一單晶晶錠切片之單晶矽晶圓，其通常具有至少大約150 mm、至少大約200 mm、至少大約300 mm或至少大約450 mm之一標稱直徑。較佳地，單晶矽處置晶圓與單晶矽施體晶圓兩者具有沒有表面缺陷(諸如刮痕、大粒子等等)之鏡面拋光正面修整。晶圓厚度可自大約250微米變動至大約1500微米，諸如介於大約300微米與大約1000微米之間，適合地落入大約500微米至大約1000微米之範圍內。在一些特定實施例中，晶圓厚度可為大約725微米。
在一些實施例中，單晶半導體處置晶圓及單晶半導體施體晶圓包括具有大體上藉由丘克拉斯基生長方法達成之濃度之填隙氧。在一些實施例中，半導體晶圓包括具有介於大約4 PPMA與大約18 PPMA之間的一濃度之氧。在一些實施例中，半導體晶圓包括具有介於大約10 PPMA與大約35 PPMA之間的一濃度之氧。較佳地，單晶矽處置晶圓包括具有不大於大約10 ppma之一濃度之氧。可根據SEMI MF 1188-1105來量測填隙氧。
一般而言，不存在對SOI基板之處置晶圓及/或裝置層之電阻率之約束。相應地，處置晶圓及/或裝置層之電阻率係基於本發明之結構之最終用途/應用之要求。因此，電阻率可自毫歐或更小變動至兆歐或更大。在一些實施例中，單晶半導體處置晶圓12包括一p型或一n型摻雜劑。適合摻雜劑包含硼(p型)、稼(p型)、磷(n型)、銻(n型)及砷(n型)。基於處置晶圓之所要電阻率來選擇摻雜劑濃度。在一些實施例中，單晶半導體處置基板包括一p型摻雜劑。在一些實施例中，單晶半導體處置基板為包括一p型摻雜劑(諸如硼)之一單晶矽晶圓。
在一些實施例中，處置晶圓及/或裝置層具有一相對較低之最小體電阻率，諸如低於大約100 ohm-cm、低於大約50 ohm-cm、低於大約1 ohm-cm、低於大約0.1 ohm-cm或甚至低於大約0.01 ohm-cm。在一些實施例中，處置晶圓及/或裝置層具有一相對較低之最小體電阻率，諸如低於大約100 ohm-cm或介於大約1 ohm-cm與大約100 ohm-cm之間。低電阻率晶圓可包括電活性摻雜劑，諸如硼(p型)、稼(p型)、磷(n型)、銻(n型)及砷(n型)。
在一些實施例中，處置晶圓及/或裝置層具有一相對較高之最小體電阻率。高電阻率晶圓大體上自藉由丘克拉斯基方法或浮區方法生長之單晶晶錠切片。高電阻率晶圓可包括具有大體上非常低濃度之電活性摻雜劑，諸如硼(p型)、稼(p型)、鋁(p型)、銦(p型)、磷(n型)、銻(n型)及砷(n型)。Cz生長矽晶圓可經受依自大約600℃至大約1000℃之範圍中之一溫度之一熱退火以消除由晶體生長期間併入之氧氣引起之熱施體。在一些實施例中，單晶半導體處置晶圓具有至少100 Ohm-cm、至少大約500 Ohm-cm、至少大約1000 Ohm-cm、或甚至至少大約3000 Ohm-cm之一最小體電阻率，諸如大約100 Ohm-cm與大約100,000 Ohm-cm之間，或大約500 Ohm-cm與大約100,000 Ohm-cm之間，或大約1000 Ohm-cm與大約100,000 Ohm-cm之間，或大約500 Ohm-cm與大約10,000 Ohm-cm之間，或大約750 Ohm-cm與大約10,000 Ohm-cm之間、大約1000 Ohm-cm與大約10,000 Ohm-cm之間、大約2000 Ohm-cm與大約10,000 Ohm-cm之間、大約3000 Ohm-cm與大約10,000 Ohm-cm之間，或大約3000 Ohm-cm與大約5,000 Ohm-cm之間。在一些實施例中，高電阻率單晶半導體處置基板可包括一p型摻雜劑，諸如硼、鎵、鋁或銦。在一些實施例中，高電阻率單晶半導體處置基板可包括一n型摻雜劑，諸如磷、銻或砷。用於製備高電阻率晶圓之方法係此項技術中已知的，且可自商業供應商(諸如SunEdison Semiconductor Ltd. (St. Peters, MO；先前稱為MEMC Electronic Materials, Inc.))獲得此等高電阻率晶圓。
半導體裝置層16可包括一單晶矽層。半導體裝置層16可具有(100)、(110)或(111)晶體定向之任一者，且晶體定向之選擇可由結構之最終用途所支配。根據本發明之方法製備之結構尤其適合於用作為CMOS裝置。相應地，(100)晶體定向對於單晶矽裝置層係較佳的。在一些實施例中，本發明之最終絕緣體覆矽鍺結構對於將III-V族化合物半導體(例如，InGaAs、InP、GaN等等)整合於一矽平台上可係有用的。此等結構實現電力裝置及RF裝置與CMOS裝置之晶片上光學互連及整合。此等結構可較佳地包括(111)晶體定向。最後，包括具有(110)晶體定向之一矽裝置層之一基板將給定CMOS裝置之增強式載體遷移率。在任何其他方面，裝置層16可具有實質上類似於如上文所描述之處置層12之特性，例如，電阻率、氧含量等等。
參考圖1，SOI基板10包括一中心軸20。在圖1中明確劃界中心軸20，此係因為基板10之各種層及根據本發明之方法隨後添加之層之「厚度」沿此中心軸20量測。
II. 蝕刻裝置層
根據本發明之方法，裝置層16可經受一薄化程序以藉此使裝置層16薄化至如沿中心軸20所量測之大約0.5奈米與大約4奈米之間之一厚度。參閱圖2，其描繪包括一薄化裝置層22之一SOI基板10。在一些實施例中，薄化裝置層22具有如沿該中心軸所量測之大約0.5奈米與大約2奈米之間(諸如大約1奈米與大約2奈米之間)之一厚度。可採用任何適合薄化技術。在一些實施例中，裝置層16藉由蝕刻經薄化以藉此產生一薄化裝置層22。在一些實施例中，裝置層16藉由在一磊晶反應室中進行氣相蝕刻而經薄化以藉此產生一薄化裝置層22。
在一些實施例中，裝置層16藉由氣相蝕刻經薄化以藉此產生一薄化裝置層22。氣相蝕刻可在適合於實施所揭示之方法之其他步驟之一磊晶反應室中發生。一適合磊晶反應室可包含Epsilon E2000®、來自ASM之Epsilon E3200®系統或來自Applied Materials之Centura®。裝置層可藉由一氣態氯化氫蒸汽或氯化物氣相蝕刻薄化成所要厚度。室周圍氣氛可額外地包括一載體氣體，其可係惰性的或其可為一還原性氣氛。適合載體氣體包含氫氣、氬氣、氦氣、氮氣或其等之任何組合。載體氣體輸送蝕刻氣體且移除蝕刻副產物，諸如Si xH yCl 1-x-y。一較佳載體氣體係氫氣。在一些實施例中，在大約800℃或更高之一初始溫度下蝕刻矽層，且在矽層蝕刻步驟期間或矽層蝕刻步驟結束時蝕刻溫度依可介於大約5°C/s與大約20°C/s之間之一升降溫速率下降至小於600℃ (諸如大約500℃)。使溫度斜降至低於600℃ (諸如大約500℃)之目的係維持抑制薄頂部Si層之去濕之一氫基封端Si表面，此係因為取決於周圍壓力，Si表面氫化物在大約550℃與大約600℃之間之溫度下解吸。室壓力可介於大約10托(大約1.33 kPa)與大約760托(大約101.32 kPa)之間。較佳壓力係大約760托以抑制氫化物解吸。在低於600℃之一溫度下，表面氫化物穩定表面且防止去濕使得當厚度減少至如沿中心軸20所量測之大約0.5奈米與大約4奈米之間(諸如如沿中心軸所量測之大約0.5奈米與大約2奈米之間或如沿中心軸所量測之大約1奈米與大約2奈米之間)時出現一平滑及均勻頂部半導體(例如，矽)層。超薄矽層足夠作為用於矽鍺之磊晶生長之一鬆弛矽樣板。依小於大約0.5奈米之厚度，後續沈積矽鍺層中出現之缺陷之數目可較高使得該層可被視為多晶體而不是單晶體。若矽層之厚度大於4奈米，則矽樣板可能並非足夠鬆弛，藉此導致穿透位錯之一高密度。
III. 鍺沈積及退火
根據本發明之一些實施例且參考圖2及圖3，鍺沈積於薄化裝置層22 (例如，薄化頂部矽層)上。鍺首先沈積為薄化頂部半導體(例如，矽)層22上之一薄層，且Ge隨後相互擴散至薄化頂層中以形成一均勻分佈層。為經由Si/Ge相互擴散而促進彈性應變鬆弛，兩種機制起作用。第一種機制係藉由氫基封端生長前沿之表面能最小化。Si-H具有相較於Ge-H之一更高鍵強度，該更高鍵強度因此使表面能最小化，此提供用於Si上擴散之驅動力。其次，藉由使彈性能最小化來驅動Ge下擴散。兩種機制促進薄SiGe層之均質化。
鍺可沈積於具有如沿中心軸所量測之大約0.5奈米與大約4奈米之間(諸如如沿中心軸所量測之大約1奈米與大約2奈米之間)之一沈積厚度之一層中。可使用氣相磊晶(VPE)、金屬有機化學氣相沈積(MOVCD)、化學氣相沈積(CVD)、低壓化學氣相沈積(LPCVD)來沈積鍺層。用於鍺之沈積之室可係適合於裝置層薄化之相同室。可依一脈衝或連續模式來沈積鍺。可使用鍺前驅物(諸如GeH 4、Ge 2H 4、GeCl 4、GeCl 2、GeF 2、GeF 4、GeI 2、GeI 4及其等之組合)藉由磊晶沈積來沈積鍺。在一些較佳實施例中，可使用選自由GeH 4、Ge 2H 4或其等之一組合組成之群組之鍺前驅物藉由磊晶沈積來沈積鍺。室周圍氣氛可額外地包括一載體氣體，其可係惰性的或其可為一還原性氣氛。適合載體氣體包含氫氣、氬氣、氦氣、氮氣或其等之任何組合。一較佳載體氣體係氫氣。鍺層沈積溫度可介於大約300℃與大約600℃之間，諸如大約400℃與大約500℃之間。室周圍壓力可為大約大氣壓力。
在本發明之一些實施例中，在鍺層之沈積之後，包括一薄化裝置層且其上具有鍺層之絕緣體上半導體(SOI，例如，絕緣體覆矽)結構經受一退火以藉此將鍺原子相互擴散至該薄化裝置層中，藉此導致包括半導體(例如，矽及鍺)之一均勻層。退火會加速鍺之相互擴散以藉此產生包括矽(來自該薄化裝置層)及鍺(來自在先前步驟中沈積之鍺層)之一層。退火可在大約300℃與大約600℃之間(諸如大約400℃與大約500℃之間)之一溫度下發生。室周圍壓力可為大約大氣壓力。在退火期間室周圍氣氛可包括氫氣。氫氣吸附於表面上，此抑制表面擴散，藉此促成一平滑表面。另外，所吸附之氫化物藉由促進矽上擴散而使表面能最小化且在表面處形成Si-H鍵，其增強矽與鍺之相互擴散。退火持續時間可介於大約1秒與大約10分鐘之間，諸如介於大約10秒與大約60秒之間。在一些實施例中，包括相互擴散之矽(來自該薄化裝置層)及鍺(來自在先前步驟中沈積之鍺層)之層可具有Si xGe 1-x之一化學式，其中x係介於大約0.2莫耳比率與大約0.8莫耳比率之間。在一些實施例中，x可介於大約0.2莫耳比率與大約0.4莫耳比率之間。包括相互擴散之矽(來自該薄化裝置層)及鍺(來自在先前步驟中沈積之鍺層)之層可具有如沿中心軸所量測之大約0.5奈米與大約8奈米之間(諸如如沿中心軸所量測之大約1奈米與大約8奈米之間或如沿中心軸所量測之大約1奈米與大約4奈米之間)之一厚度。
IV. 硼沈積及退火
根據本發明之一些實施例且參考圖4，硼沈積於薄化裝置層22上(例如，薄化頂部矽層)。硼可沈積於具有如沿中心軸所量測之大約0.5奈米與大約4奈米之間(諸如如沿中心軸所量測之大約1奈米與大約2奈米之間)之一沈積厚度之一層中。可使用氣相磊晶(VPE)、金屬有機化學氣相沈積(MOVCD)、化學氣相沈積(CVD)、低壓化學氣相沈積(LPCVD)來沈積硼。用於硼之沈積之室可係適合於裝置層薄化之相同室。可使用選自由B 2H 6、三甲硼(B(CH 3) 3)、三乙硼(B(CH 2CH 3) 3)及其等之組合組成之群組之硼前驅物藉由磊晶沈積來沈積硼。室周圍氣氛可額外地包括一載體氣體，其可係惰性的或其可為一還原性氣氛。適合載體氣體包含氫氣、氬氣、氦氣、氮氣或其等之任何組合。一較佳載體氣體係氫氣。硼沈積溫度可介於大約300℃與大約800℃之間，諸如大約400℃與大約600℃之間。室周圍壓力可為大約大氣壓力。
在一些實施例中，歸因於矽裝置層與介電層之間的介面應力，硼原子擴散至介電層與矽層之間的介面作為硼氫化物且在該處被捕獲。來自表面反應之氫化物亦透過薄化裝置層擴散且與在介電層與矽層之間的介面處被捕獲之硼原子鍵結。薄化半導體頂層(例如，薄化矽頂層)與介電層(例如，埋入式氧化物層)之間的介面處所插入之硼原子顯著弱化介電層與半導體頂層之間的鍵強度。此介面處之鍵自化學鍵結轉換成凡得瓦鍵結且部分地釋放薄化裝置層之幾何約束，此藉此減輕最終頂層中之應力。
V. 表面活性劑原子沈積及退火
在一些實施例中，如上文所揭示之鍺及/或硼沈積可與一表面活性劑原子(即在生長期間趨向於分離至表面之原子)之沈積組合。在一些實施例中，一表面活性劑原子可沈積於薄化裝置層22上。表面活性劑原子可選自由砷、銻、碲及其等之任何組合組成之群組。表面活性劑原子可沈積於具有如沿中心軸所量測之大約0.5奈米與大約4奈米之間(諸如如沿中心軸所量測之大約1奈米與大約2奈米之間)之一沈積厚度之一層中。可使用氣相磊晶(VPE)、金屬有機化學氣相沈積(MOVCD)、化學氣相沈積(CVD)、低壓化學氣相沈積(LPCVD)來沈積表面活性劑原子。用於硼原子之沈積之室可係適合於裝置層薄化之相同室。可使用選自由AsH 3、三甲砷、三乙砷及其等之組合之群組之砷前驅物藉由化學氣相沈積來沈積砷。可使用選自由三甲銻、三乙銻及其等之一組合之群組之銻前驅物藉由化學氣相沈積來沈積銻。可使用碲前驅物(諸如二甲碲)藉由化學氣相沈積來沈積碲。室周圍氣氛可額外地包括一載體氣體，其可係惰性的或其可為一還原性氣氛。適合載體氣體包含氫氣、氬氣、氦氣、氮氣或其等之任何組合。一較佳載體氣體係氫氣。表面活性劑原子沈積溫度可小於大約600℃，諸如小於大約450℃。室周圍壓力可為大約大氣壓力。表面活性劑原子趨向於遷移至生長前沿且抑制表面擴散，此實現一更厚應變Ge層(＞1 nm)之生長。與該更厚應變Ge相關聯之應變能促進矽與鍺之間的相互擴散，藉此增強SiGe層之均勻性。
在一些實施例中，在完成矽蝕刻/矽鍺生長(沈積)循環時，基板之溫度可下降至＞600°C以昇華n型表面活性劑(例如，Sb、As)以防止SiGe層之額外摻雜。
VI. 矽鍺層之沈積
在薄鍺層之沈積及後續相互擴散、硼之沈積、或表面活性劑原子之沈積或此等步驟之任何組合之後，將包括矽及鍺之一層沈積於SOI基板上。亦參閱圖3及圖4。包括矽及鍺之層可具有一化學式Si yGe 1-y，其中y係介於大約0.0莫耳比率與大約0.9莫耳比率之間，或介於大約0.2與大約0.9之間、或介於大約0.2與大約0.4之間或介於大約0.3與大約0.9之間。可使用氣相磊晶(VPE)、金屬有機化學氣相沈積(MOVCD)、物理氣相沈積(PVD)、化學氣相沈積(CVD)、低壓化學氣相沈積(LPCVD)、電漿輔助化學氣相沈積(PECVD)或分子束磊晶(MBE)來沈積包括矽及鍺之該層。用於CVD之矽前驅物尤其包含甲基矽烷、四氫化矽(矽烷)、三矽烷、二矽烷、五矽烷、新五矽烷、四矽烷、二氯矽烷(SiH 2Cl 2)、三氯矽烷(SiHCl 3)、四氯化矽(SiCl 4)。在一些較佳實施例中，從矽烷、二氯矽烷(SiH 2Cl 2)及三氯矽烷(SiHCl 3)中選擇矽前驅物。可使用鍺前驅物(諸如GeH 4、Ge 2H 4、GeCl 4、GeCl 2、GeF 2、GeF 4、GeI 2、GeI 4及其等之組合)藉由磊晶沈積來沈積鍺。在一些實施例中，可使用選自由GeH 4、Ge 2H 4、GeCl 4及其等之任何組合組成之群組之鍺前驅物藉由磊晶沈積來沈積鍺。室周圍氣氛可額外地包括一載體氣體，其可係惰性的或其可為一還原性氣氛。適合載體氣體包含氫氣、氬氣、氦氣、氮氣或其等之任何組合。一較佳載體氣體係氫氣。鍺層沈積溫度可介於大約300℃與大約600℃之間，諸如大約400℃與大約500℃之間。室周圍壓力可介於大約10托(大約1.33 kPa)與大約760托(大約101.32 kPa)之間。
在一些實施例中，包括矽及鍺之該層具有如沿中心軸所量測之大約2奈米與大約5000奈米之間之一厚度。在一些實施例中，該厚度可介於如沿中心軸所量測之大約2奈米與大約500奈米之間、介於如沿中心軸所量測之大約2奈米與大約100奈米之間，諸如介於如沿中心軸所量測之大約4奈米與大約40奈米之間。
VII. 矽鈍化層之沈積
在一些實施例中，在上文所揭示之層之任一者或所有層之沈積之後，可將包括矽之一鈍化層沈積於SOI基板上。可使用氣相磊晶(VPE)、金屬有機化學氣相沈積(MOVCD)、物理氣相沈積(PVD)、化學氣相沈積(CVD)、低壓化學氣相沈積(LPCVD)、電漿輔助化學氣相沈積(PECVD)或分子束磊晶(MBE)來沈積包括矽之鈍化層。用於CVD之矽前驅物尤其包含甲基矽烷、四氫化矽(矽烷)、三矽烷、二矽烷、五矽烷、新五矽烷、四矽烷、二氯矽烷(SiH 2Cl 2)、三氯矽烷(SiHCl 3)、四氯化矽(SiCl 4)。在一些較佳實施例中，從矽烷、二氯矽烷(SiH 2Cl 2)及三氯矽烷(SiHCl 3)中選擇矽前驅物。室周圍氣氛可額外地包括一載體氣體，其可係惰性的或其可為一還原性氣氛。適合載體氣體包含氫氣、氬氣、氦氣、氮氣或其等之任何組合。一較佳載體氣體係氫氣。鈍化層沈積溫度可介於大約300℃與大約600℃之間，諸如大約400℃與大約500℃之間。室周圍壓力可介於大約10托(大約1.33 kPa)與大約760托(大約101.32 kPa)之間。
在一些實施例中，包括矽之鈍化層具有如沿中心軸所量測之大約0.1奈米與大約4奈米之間之一厚度。在一些實施例中，該厚度可介於如沿中心軸所量測之大約0.5奈米與大約2奈米之間。
在根據本發明之最終SGOI結構中，具有Si xGe 1-x(x=0-0.9)之結構之矽鍺層可具有小於1x10 6/cm 2之一穿透位錯密度。另外，使用RMS (均方根)之表面粗糙度係小於5埃。
已詳細描述本發明，吾人當明白在不背離隨附申請專利範圍中界定之本發明之範疇之情況下修改及變動係可行的。
實例
提供以下非限制性實例以進一步例示本發明。
實例 1. 矽鍺沈積
在一實例中，提供具有介於大約5奈米與大約10奈米之間之一頂部矽裝置層厚度之一絕緣體覆矽基板。在一磊晶反應器中，使用HCl氣相蝕刻將該頂部矽裝置層蝕刻成大約1奈米與大約2奈米之間之一厚度。蝕刻溫度從800℃開始且接著斜降至500℃。室環境為10托至760托之間之一壓力下之H 2。在低於600℃之一溫度下，表面氫化物穩定頂部矽表面且防止去濕使得當厚度減少至1 nm至2 nm範圍時出現一平滑及均勻矽層。
在Si蝕刻之後，將1 nm至2 nm之一薄鍺層生長於矽表面之頂部上。所要鍺生長溫度在H 2環境中之大氣壓力下係介於400℃與500℃之間。可依一連續或脈衝及暫停模式來執行鍺生長。GeH 4或Ge 2H 4用作為鍺前驅物。在1 nm至2 nm鍺層之生長之後，可在400℃至500℃下應用一可選浸泡步驟達10s至60s以進一步促進Si與Ge之相互擴散。使具有目標厚度2 nm至100 nm之一後續Si 1-xGe x(x=0.3至0.9莫耳比率)層在400℃至600℃下生長以完成SGOI基板。0.5 nm至2 nm之一可選Si鈍化層可生長於用於裝置製造之SGOI表面之頂部上。
實例 2. 硼沈積
在一實例中，提供具有介於大約5奈米與大約10奈米之間之一頂部矽裝置層厚度之一絕緣體覆矽基板。在一磊晶反應器中，使用HCl氣相蝕刻將該頂部矽裝置層蝕刻成大約1奈米與大約2奈米之間之一厚度。蝕刻溫度從800℃開始且接著斜降至500℃。室環境為10托至760托之間之一壓力下之H 2。在低於600℃之一溫度下，表面氫化物穩定Si表面且防止去濕使得當厚度減少至1 nm至2 nm範圍時出現一平滑及均勻Si層。
接著，在大氣壓力下依400℃至600℃將二硼烷(B 2H 6)引入至Si表面使得一硼層沈積於Si表面上。歸因於矽層與埋入式氧化物層之介面處之應力，B原子跨越頂部矽層擴散且被捕獲於介面處。來自表面反應之氫化物亦透過頂部矽層擴散且與在矽層與埋入式氧化物層之介面處被捕獲之B原子鍵結。介面處插入之硼層顯著地弱化Si/BOX鍵強度。Si/BOX鍵自化學鍵結轉換成凡得瓦鍵結且部分地釋放Si層之幾何約束。
使具有目標厚度2 nm至100 nm之一後續Si 1-xGe x(x=0.3至0.9莫耳比率)層在400℃至600℃下生長以完成SGOI基板。0.5 nm至2 nm之一可選Si鈍化層可生長於用於裝置製造之SGOI表面之頂部上。因此，藉由彈性鬆弛而不是塑性變形來鬆弛晶格施配誘發之應變，防止形成位錯。此鬆弛機制對於製造裝置品質SiGe裝置層係基本的。在SiGe生長之後，0.5 nm至2 nm之一可選Si鈍化層可生長於用於裝置製造之SGOI表面之頂部上。
實例 3. 表面活性劑原子沈積
在一實例中，提供具有介於大約5奈米與大約10奈米之間之一頂部矽裝置層厚度之一絕緣體覆矽基板。在一磊晶反應器中，使用HCl氣相蝕刻將該頂部矽裝置層蝕刻成大約1奈米與大約2奈米之間之一厚度。蝕刻溫度從800℃開始且接著斜降至500℃。室環境為10托至760托之間之一壓力下之H 2。在低於600℃之一溫度下，表面氫化物穩定Si表面且防止去濕使得當厚度減少至1 nm至2 nm範圍時出現一平滑及均勻Si層。
接著，表面活性劑原子(諸如As、Sb或Te)依450℃或以下引入至Si表面，接著進行H 2環境中之Ge生長。表面活性劑原子趨向於遷移至生長前沿且抑制表面擴散，此實現一更厚應變Ge層(＞1 nm)之生長。與該更厚應變Ge相關聯之應變能促進Si-Ge相互擴散。
使具有目標厚度2 nm至100 nm之一後續Si 1-xGe x(x=0.3至0.9莫耳比率)層在400℃至600℃下生長以完成SGOI基板。0.5 nm至2 nm之一可選Si鈍化層可生長於用於裝置製造之SGOI表面之頂部上。因此，藉由彈性鬆弛而不是塑性變形來鬆弛晶格施配誘發之應變，防止形成位錯。此鬆弛機制對於製造裝置品質SiGe裝置層係基本的。在SiGe生長之後，0.5 nm至2 nm之一可選Si鈍化層可生長於用於裝置製造之SGOI表面之頂部上。
由於可在不背離本發明之範疇之情況下在以上組合物及程序中實行各種改變，因此吾人意欲以上描述中所含有之所有物質被解釋為具繪示性而非限制性意義。
當引入本發明或其(若干)較佳實施例之元件時，冠詞「一」及「該」意欲意謂存在一或多個元件。術語「包括」、「包含」及「具有」意欲為具包含性且意謂除所列出之元件以外可存在額外元件。
10:絕緣體上半導體(SOI)結構/SOI基板/絕緣體上半導體復合結構 12:單晶半導體處置層/半導體處置晶圓 14:介電層 16:單晶半導體裝置層 20:中心軸 22:薄化裝置層
圖1係根據本發明之一些實施例之一絕緣體上半導體(SOI，例如，絕緣體覆矽)結構之一繪圖。
圖2係根據本發明之一些實施例之包括一薄化裝置層之一絕緣體上半導體(SOI，例如，絕緣體覆矽)結構之一繪圖。
圖3係根據本發明之方法之一實施例之包括一薄化裝置層之一絕緣體上半導體(SOI，例如，絕緣體覆矽)結構上之鍺沈積之程序之一圖式。
圖4係根據本發明之方法之一實施例之包括一薄化裝置層之一絕緣體上半導體(SOI，例如，絕緣體覆矽)結構上之鍺沈積之程序之一圖式。
（無）

Claims (18)

  1. 一種多層結構，其包含： 一絕緣體覆矽基板，其包含： (i)一單晶半導體處置層，其包含： 兩個主要、大體上平行表面，兩個表面之一者為該單晶半導體處置層之一正面，且兩個表面之另一者為該單晶半導體處置層之一背面； 一圓周邊緣，其接合該單晶半導體處置層之該正面及該背面； 一中心平面，其在該單晶半導體處置層之該正面與該背面之間且平行於該單晶半導體處置層之該正面與該背面； 一中心軸，其垂直於該中心平面；以及 一塊狀區域，其在該單晶半導體處置層之該正面與該背面之間； (ii)一介電層，其介面接觸於該單晶半導體處置層之該正面；以及 (iii)一矽層，其介面接觸於該介電層，其中，該矽層沿該中心軸量測，具有一厚度介於大約0.5奈米與大約4奈米之間，且此外其中該矽層包含一氫基封端表面； 一第一矽鍺層，其介面接觸於該矽層之該氫基封端表面，其中該第一矽鍺層包含矽與鍺，以及具有一化學式Si xGe 1- x，其中x係介於大約0.2莫耳比率與大約0.8莫耳比率之間；以及 一第二矽鍺層，其介面接觸於該第一矽鍺層，其中該第二矽鍺層包含矽與鍺，以及具有一化學式Si yGe 1- y，其中y係介於大約0.3莫耳比率與大約0.9莫耳比率之間。
  2. 如申請專利範圍第1項所述的多層結構，其中該單晶半導體處置層具有一電阻率介於大約3000 ohm-cm與大約10000 ohm-cm之間。
  3. 如申請專利範圍第1項所述的多層結構，其中包含該氫基封端表面之該矽層，沿該中心軸量測，具有一厚度介於大約0.5奈米與大約2奈米之間。
  4. 如申請專利範圍第1項所述的多層結構，其中包含該氫基封端表面之該矽層，沿該中心軸量測，具有一厚度介於大約1奈米與大約2奈米之間。
  5. 如申請專利範圍第1項所述的多層結構，其中該第一矽鍺層，沿該中心軸量測，具有一厚度介於大約0.5奈米與大約8奈米之間。
  6. 如申請專利範圍第1項所述的多層結構，其中該第一矽鍺層，沿該中心軸量測，具有一厚度介於大約1奈米與大約4奈米之間。
  7. 如申請專利範圍第1項所述的多層結構，其中該第一矽鍺層包含矽與鍺，以及具有一化學式Si xGe 1- x，其中x係介於大約0.2莫耳比率與大約0.4莫耳比率之間。
  8. 如申請專利範圍第1項所述的多層結構，其中該第二矽鍺層，沿該中心軸量測，具有一厚度介於大約2奈米與大約5000奈米之間。
  9. 如申請專利範圍第1項所述的多層結構，其中該第二矽鍺層，沿該中心軸量測，具有一厚度介於大約2奈米與大約500奈米之間。
  10. 如申請專利範圍第1項所述的多層結構，其中該第二矽鍺層，沿該中心軸量測，具有一厚度介於大約2奈米與大約100奈米之間。
  11. 如申請專利範圍第1項所述的多層結構，其中該第二矽鍺層，沿該中心軸量測，具有一厚度介於大約4奈米與大約40奈米之間。
  12. 如申請專利範圍第1項所述的多層結構，其中該第二矽鍺層具有一穿透位錯密度小於1x10 6/cm 2。
  13. 如申請專利範圍第1項所述的多層結構，其中該第二矽鍺層具有使用RMS (均方根)之一表面粗糙度小於5埃。
  14. 如申請專利範圍第1項所述的多層結構，其中包含該氫基封端表面之該矽層，進一步包含一表面活性劑原子，其選自於由砷、銻、碲及其等之任何組合所組成之群組。
  15. 如申請專利範圍第1項所述的多層結構，進一步包含一含矽鈍化層介面接觸於該第二矽鍺層。
  16. 如申請專利範圍第15項所述的多層結構，其中該鈍化層，沿該中心軸量測，具有一厚度介於大約0.1奈米與大約4奈米之間。
  17. 如申請專利範圍第1項所述的多層結構，進一步包含硼原子位於該矽層以及該介電層之間的介面。
  18. 如申請專利範圍第1項所述的多層結構，進一步包含硼氫化物位於該矽層以及該介電層之間的介面。
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