JP6118757B2 - 貼り合わせsoiウェーハの製造方法 - Google Patents

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Description

本発明は、貼り合わせSOIウェーハの製造方法及び貼り合わせSOIウェーハに関する。
RF(Radio Frequency:高周波)デバイス対応のSOIウェーハとして、ベースウェーハの抵抗率を高抵抗化することで対処してきた。しかしながら、更なる高速化に対応するためにより高い周波数に対応することが必要になってきており、従来の高抵抗ウェーハの使用のみでは対処できなくなってきている。
そこで、対応策としてSOIウェーハの埋め込み酸化膜層(BOX層)直下に、発生したキャリアを消滅させる効果を持つ層(キャリアトラップ層)を加えることが提案されており、高抵抗ウェーハ中に発生したキャリアを再結合させるための高抵抗の多結晶シリコン層をベースウェーハ上に形成することが必要となってきている。
特許文献1には、BOX層とベースウェーハの界面に、キャリアトラップ層としての多結晶シリコン層や非晶質シリコン層を形成することが記載されている。
一方、特許文献2にも、BOX層とベースウェーハの界面に、キャリアトラップ層としての多結晶層を形成することが記載されており、更に、多結晶シリコン層の再結晶化を防止するため、多結晶シリコン層形成後の熱処理温度を制限している。
また、特許文献3には、キャリアトラップ層としての多結晶シリコン層や非晶質シリコン層を形成することは記載されていないが、ボンドウェーハと貼り合わせる側のベースウェーハ表面の表面粗さを大きくすることによって、キャリアトラップ層と同様の効果を得ることが記載されている。
特表2007−507093号公報 特表2013−513234号公報 特開2010−278160号公報
上述したように、より高い周波数に対応するデバイスを作製するため、SOIウェーハのBOX層下にキャリアトラップ層を形成することが必要になってきている。
しかしながら、通常の多結晶シリコン層を堆積させキャリアトラップ層を形成すると、SOIウェーハ製造工程中またはデバイス製造工程中の熱履歴によっては多結晶シリコン層がアニールされ単結晶化しキャリアトラップ層としての効果が減少してしまうという問題があった。
従って、多結晶シリコン層堆積後に熱処理を行っても単結晶化が進まないようにする必要がある。言い換えれば、SOIウェーハ製造工程の熱処理工程やデバイス製造工程の熱処理工程を通っても単結晶化が進まないようなコストが安く、効果が持続する多結晶シリコン層を堆積する必要がある。
しかしながら、上記の特許文献1−3のいずれにも、多結晶シリコン層堆積後に熱処理を行っても単結晶化が進まないようにする技術については、開示も示唆もされていない。
本発明は、上記問題点に鑑みてなされたものであって、SOIウェーハ製造工程の熱処理工程やデバイス製造工程の熱処理工程を通っても単結晶化が進まないように多結晶シリコン層を堆積することができるSOIウェーハの製造方法を提供することを目的とする。
上記目的を達成するために、本発明は、いずれもシリコン単結晶からなるボンドウェーハとベースウェーハとを絶縁膜を介して貼り合わせて貼り合わせSOIウェーハを製造する方法であって、少なくとも、前記ベースウェーハの貼り合わせ面側に多結晶シリコン層を堆積する工程と、該多結晶シリコン層の表面を研磨する工程と、前記ボンドウェーハの貼り合わせ面に前記絶縁膜を形成する工程と、該絶縁膜を介して前記ベースウェーハの前記多結晶シリコン層の研磨面と前記ボンドウェーハを貼り合わせる工程と、貼り合わせられた前記ボンドウェーハを薄膜化してSOI層を形成する工程とを有し、前記ベースウェーハとして抵抗率が100Ω・cm以上のシリコン単結晶ウェーハを用い、前記多結晶シリコン層を堆積する工程は、前記ベースウェーハの前記多結晶シリコン層を堆積する表面に予め酸化膜を形成する段階をさらに含み、前記多結晶シリコン層の堆積を900℃以上の温度で行うことを特徴とする貼り合わせSOIウェーハの製造方法を提供する。
このように、ベースウェーハのシリコン単結晶の表面と堆積する多結晶シリコン層との間に、予め酸化膜を形成しておくことによって、堆積後にSOIウェーハ製造工程の熱処理工程やデバイス製造工程の熱処理による単結晶化を抑制することができる。
さらに、堆積温度を900℃以上の温度にすることで、SOIウェーハ製造工程の熱処理工程やデバイス製造工程の熱処理が比較的高温(例えば、1000〜1200℃程度)であっても、多結晶シリコン層の粒界成長が抑制され、キャリアトラップ層としての効果を維持することができる。
このとき、前記酸化膜を、ウェット洗浄によって形成することが好ましい。
ベースウェーハと多結晶シリコン層との間に酸化膜を介在させることでRFデバイスの特性に影響する可能性があるので、形成する酸化膜厚さは薄くすることが好ましく、例えば10nm以下の厚さとすることが好ましい。このような厚さの酸化膜を形成する方法としては、ウェット洗浄を最も簡便な方法として挙げることができる。
このとき、前記多結晶シリコン層を堆積する温度を1010℃以下とすることが好ましい。
ウェット洗浄により数nmの酸化膜を形成する場合、その上に多結晶シリコン層を堆積する温度が1010℃以下であれば、多結晶シリコン層の堆積工程中に下地酸化膜の一部が消失し、ベースウェーハのシリコン単結晶の表面と多結晶シリコン層が接触し多結晶シリコン層の単結晶化が促進されることを抑制することができる。
ここで、前記多結晶シリコン層を堆積した後、前記多結晶シリコン層の堆積温度よりも高温の非酸化性雰囲気で熱処理を行い、その後前記ベースウェーハと前記前記ボンドウェーハとを貼り合わることが好ましい。
キャリアトラップ層としての効果を高めるためには多結晶シリコン層の厚さを厚くすることが好適であるが、厚くすればするほど堆積後のウェーハの反りが大きくなり、貼り合わせ不良の原因となる。しかし、多結晶シリコン層の堆積後であって貼り合わせ前に、多結晶シリコン層の堆積温度よりも高温の非酸化性雰囲気で熱処理を行うことでウェーハの反りを低減することができる。
このとき、前記多結晶シリコン層の貼り合わせ時の厚さを2μm以上とすることが好ましい。
多結晶シリコン層の貼り合わせ時の厚さを2μm以上とすることでウェーハ反りの影響により貼り合わせ不良の頻度が高まるが、多結晶シリコン層の貼り合わせ時の厚さが2μm以上であっても高温の非酸化性雰囲気で熱処理を行ってあれば、ウェーハの反りを低減することができるので、キャリアトラップ層としての効果を高めつつ、貼り合わせ不良の低減を図ることができる。
また、本発明は、シリコン単結晶からなるベースウェーハと、該ベースウェーハ上の多結晶シリコン層と、該多結晶シリコン層上の絶縁膜と、該絶縁膜上のSOI層とを有する貼り合わせSOIウェーハであって、前記ベースウェーハの抵抗率が100Ω・cm以上であり、前記ベースウェーハと前記多結晶シリコン層との境界部の酸素濃度は、前記ベースウェーハ中の酸素濃度及び前記多結晶シリコン層中の酸素濃度よりも高いことを特徴とする貼り合わせSOIウェーハを提供する。
このように、ベースウェーハと多結晶シリコン層との境界部の酸素濃度が、ベースウェーハ中の酸素濃度及び多結晶シリコン層中の酸素濃度よりも高ければ、多結晶シリコン層の単結晶化を抑制することができ、キャリアトラップ層としての効果を維持することができるものとなる。
以上のように、本発明の貼り合わせSOIウェーハの製造方法によれば、ベースウェーハのシリコン単結晶の表面と堆積する多結晶シリコン層との間に、予め酸化膜を形成しておくことによって、堆積後にSOIウェーハ製造工程の熱処理工程やデバイス製造工程の熱処理による単結晶化を抑制することができる。
さらに、堆積温度を900℃以上の温度にすることで、SOIウェーハ製造工程の熱処理工程やデバイス製造工程の熱処理が比較的高温(例えば、1000〜1200℃程度)であっても、多結晶シリコン層の粒界成長が抑制され、キャリアトラップ層としての効果を維持することができる。
また、本発明の貼り合わせSOIウェーハによれば、ベースウェーハと多結晶シリコン層との境界部の酸素濃度を、ベースウェーハ中の酸素濃度及び多結晶シリコン層中の酸素濃度よりも高くすることで、多結晶シリコン層の単結晶化を抑制することができ、キャリアトラップ層としての効果を維持することができる。
本発明の貼り合わせSOIウェーハの製造方法の実施態様の一例を示す製造フローである。 本発明の貼り合わせSOIウェーハの製造方法の実施態様の一例を示す工程断面図である。 本発明の貼り合わせSOIウェーハの断面図である。
以下、本発明について、実施態様の一例として、図を参照しながら詳細に説明するが、本発明はこれに限定されるものではない。
前述のように、より高い周波数に対応するデバイスを作製するため、SOIウェーハのBOX層下にキャリアトラップ層を形成することが必要になってきているが、通常の多結晶シリコン層を堆積させキャリアトラップ層を形成すると、SOIウェーハ製造工程中またはデバイス製造工程中の熱履歴によっては多結晶シリコン層がアニールされ単結晶化しキャリアトラップ層としての効果が減少してしまうという問題があった。
そこで、発明者らは、SOIウェーハ製造工程の熱処理工程やデバイス製造工程の熱処理工程を通っても単結晶化が進まないように多結晶シリコン層又は非晶質シリコン層を堆積することができるSOIウェーハの製造方法について鋭意検討を重ねた。
その結果、ベースウェーハのシリコン単結晶の表面と堆積する多結晶シリコン層との間に、予め酸化膜を形成しておくことによって、堆積後にSOIウェーハ製造工程の熱処理工程やデバイス製造工程の熱処理による単結晶化を抑制することができ、さらに、堆積温度を900℃以上の温度にすることで、SOIウェーハ製造工程の熱処理工程やデバイス製造工程の熱処理が比較的高温(例えば、1000〜1200℃程度)であっても、多結晶シリコン層の粒界成長が抑制され、キャリアトラップ層としての効果を維持することができることを見出し、本発明をなすに至った。
以下、図1−2を参照しながら、本発明の貼り合わせSOIウェーハの製造方法の実施態様の一例を説明する。
まず、シリコン単結晶からなるボンドウェーハ10を準備する(図1のステップS11、図2(a)参照)。
次に、例えば熱酸化やCVD等によって、ボンドウェーハ10に、埋め込み酸化膜層(BOX層)16となる絶縁膜(例えば、酸化膜)13を成長させる(図1のステップS12、図2(b)参照)。
次に、その絶縁膜13の上からイオン注入機により、水素イオンと希ガスイオンのうちの少なくとも一種類のガスイオンを注入して、ボンドウェーハ10内にイオン注入層17を形成する(図1のステップS13、図2(c)参照)。この際、目標とするSOI層15の厚さを得ることができるように、イオン注入加速電圧を選択する。
次に、ボンドウェーハ10の貼り合わせ面のパーティクルを除去するために、貼り合わせ前洗浄を行う(図1のステップS14参照)。
一方、上記とは別に、シリコン単結晶からなるベースウェーハ11を準備する(図1のステップS21、図2(d)参照)。
次に、ベースウェーハ11上に、酸化膜(ベース酸化膜)20を形成する(図1のステップS22、図2(e)参照)。酸化膜20の厚さは特に限定されないが、ベースウェーハ11と多結晶シリコン層12との間に酸化膜20が介在することによってRFデバイスの特性に影響する可能性があるので、形成する酸化膜厚さは薄くすることが好ましく、例えば、0.3nm以上、10nm以下の厚さとすることが好ましい。
このような厚さの酸化膜を形成する方法としては、ウェット洗浄が最も簡便な方法として挙げることができる。具体的には、SC1(NHOHとHの混合水溶液)、SC2(HClとHの混合水溶液)、硫酸過水(HSOとHの混合水溶液)、オゾン水などを用いた洗浄や、これらを組み合わせた洗浄を行うことにより、厚さ0.5〜3nm程度の均一な酸化膜を形成することができる。
次に、酸化膜(ベース酸化膜)20上に多結晶シリコン層12を堆積させる(図1のステップS23、図2(f)参照)。ここで、堆積温度は900℃以上とする。
堆積温度が900℃、あるいは、900℃より高温であれば、SOIウェーハ製造工程の熱処理工程やデバイス製造工程の熱処理が比較的高温(例えば、1000〜1200℃程度)であっても、多結晶シリコン層の粒界成長が抑制され、キャリアトラップ層としての効果を維持することができる。
また、堆積温度が900℃、あるいは、900℃より高温であれば、一般的なエピタキシャル成長用のCVD装置を用いて、原料ガスとしてトリクロロシランを使用し、常圧で高速に多結晶シリコン層12を堆積することができる。
多結晶シリコンが成長するのであれば、堆積温度の上限は特に限定されないが、SOIウェーハ製造工程やデバイス製造工程の最高温度よりも高くする必要はない(高くするとスリップ転位や金属汚染が発生しやすくなる)ので、その最高温度以下、例えば、1200℃以下にすることが好ましい。
次に、ベースウェーハ11に堆積された多結晶シリコン層12の表面を研磨により平坦化する(図1のステップS24、図2(g)参照)。900℃以上の温度で堆積した多結晶シリコン層12の表面粗さは大きく、そのまま貼り合わせることが困難であるため、多結晶シリコン層12の表面を研磨により平坦化する必要がある。
次に、研磨された多結晶シリコン層12の表面のパーティクルを除去するために、貼り合わせ前洗浄を行う(図1のステップS25参照)。
なお、図1のステップS11〜S14と、図1のステップS21〜S25とは並行してすすめることができる。
次に、多結晶シリコン層12が形成されたベースウェーハ11を、ベースウェーハ11の多結晶シリコン層12が形成された面とボンドウェーハ10の注入面とが接するように、絶縁膜13を形成したボンドウェーハ10と密着させて貼り合わせる(図1のステップS31、図2(h)参照)。
次に、イオン注入層17に微小気泡層を発生させる熱処理(剥離熱処理)を貼り合わせたウェーハに施し、発生した微小気泡層にて剥離して、ベースウェーハ11上に埋め込み酸化膜層16とSOI層15が形成された貼り合わせウェーハ14を作製する(図1のステップS32、図2(i)参照)。なお、このときに、剥離面19を有する剥離ウェーハ18が派生する。
次に、貼り合わせ界面の結合強度を増加させるために貼り合わせウェーハ14に結合熱処理を施す(図1のステップS33参照)。
上記のようにして貼り合わせSOIウェーハを製造することができる。
本発明の貼り合わせSOIウェーハの製造方法においては、ベースウェーハのシリコン単結晶の表面と堆積する多結晶シリコン層との間に、予め酸化膜を形成しておくことによって、堆積後にSOIウェーハ製造工程の熱処理工程やデバイス製造工程の熱処理による単結晶化を抑制することができ、さらに、多結晶シリコン層の堆積温度を900℃以上の温度にするので、SOIウェーハ製造工程の熱処理工程やデバイス製造工程の熱処理が比較的高温(例えば、1000〜1200℃程度)であっても、多結晶シリコン層の粒界成長が抑制され、キャリアトラップ層としての効果を維持することができる。
また、ウェット洗浄によって数nmの下地酸化膜を形成する場合、その上に多結晶シリコン層を堆積する温度が1010℃以下であれば、多結晶シリコン層の堆積工程中に下地酸化膜の一部が消失し、ベースウェーハのシリコン単結晶の表面と多結晶シリコン層が接触し多結晶シリコン層の単結晶化が促進されることを抑制することができる。
さらに、キャリアトラップ層としての効果を高めるためには多結晶シリコン層の厚さを厚くすることが好適であるが、厚くすればするほど堆積後のウェーハの反りが大きくなり、貼り合わせ不良の原因となる。
しかし、多結晶シリコン層の堆積後であって貼り合わせ前に、多結晶シリコン層の堆積温度よりも高温の非酸化性雰囲気で熱処理を行うことでウェーハの反りを低減することができる。非酸化性雰囲気としては、例えば、水素ガス雰囲気とすることができる。水素ガス雰囲気であれば、多結晶シリコン層の堆積後に原料ガスの導入を止めるだけで容易に切り替えることが可能である。
また、多結晶シリコン層の貼り合わせ時の厚さを2μm以上とすることによって、ウェーハの反りの影響により貼り合わせ不良の頻度が高まるが、多結晶シリコン層の貼り合わせ時の厚さが2μm以上であっても、多結晶シリコン層堆積後(貼り合わせ前)に高温の非酸化性雰囲気で熱処理を行うことでウェーハの反りを低減することができるので、キャリアトラップ層としての効果を高めつつ、貼り合わせ不良の低減を図ることができる。
なお、高温の非酸化性雰囲気で熱処理は、多結晶シリコン層の表面を研磨する工程の前後のどちらに行なってもよいが、研磨後に洗浄以外の他の工程を行わずに貼り合わせることで貼り合わせ不良を低減できるので、上記熱処理は、研磨前に行うことが好ましい。
また、多結晶シリコン層の貼り合わせ時の厚さが10μm以下とすることが好ましい。
なお、ベースウェーハ11の抵抗率は、100Ω・cm以上であれば高周波デバイス製造用に好適に用いることができ、1000Ω・cm以上であることがより好ましく、3000Ω・cm以上であることが特に好ましい。抵抗率の上限は特に限定されないが、例えば、50000Ω・cmとすることができる。
次に、図3を参照しながら、本発明の貼り合わせSOIウェーハを説明する。
本発明の貼り合わせSOIウェーハ1は、シリコン単結晶からなるベースウェーハ11と、ベースウェーハ11上の多結晶シリコン層12と、多結晶シリコン層上の絶縁膜16と、絶縁膜16上のSOI層15とを有しており、ベースウェーハ11の抵抗率が100Ω・cm以上であり、ベースウェーハ11と多結晶シリコン層12との境界部21の酸素濃度が、ベースウェーハ11中の酸素濃度及び多結晶シリコン層12中の酸素濃度よりも高いものである。
多結晶シリコン層12を堆積する前に形成する酸化膜をウェット洗浄により形成すると、形成される酸化膜が薄いため、900℃以上で多結晶シリコン層12を堆積する際に下地酸化膜が消失しやすい。ただし、堆積温度が比較的低い場合(例えば1010℃以下)であれば、酸素の拡散が充分に進行しないため、ベースウェーハ11と多結晶シリコン層12の境界部(界面部)21に酸素が高濃度に残留し、それにより多結晶シリコン層の単結晶化を抑制することができ、キャリアトラップ層としての効果を維持することができる。
以下、実施例及び比較例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。
(実施例1)
図1−2で説明した製造方法を用いて貼り合わせSOIウェーハを作製した。ただし、ベースウェーハとして、直径200mm、結晶方位<100>、抵抗率700Ω・cm、p型の単結晶シリコンを用い、ベース酸化膜形成、多結晶シリコン層堆積(トリクロロシランを原料ガスとして使用)、BOX酸化、水素イオン注入、剥離熱処理、結合熱処理は、以下の条件で行った。
ベース酸化膜形成 :SC1+SC2洗浄 酸化膜厚約1nm
多結晶シリコン層堆積:900℃ 常圧 膜厚1.0μm(研磨後0.5μm)
BOX酸化 :1050℃ 酸化膜厚400nm
水素イオン注入 :105keV 7.5×1016/cm
剥離熱処理 :500℃ 30分 100%Ar雰囲気
結合熱処理 :900℃パイロジェニック酸化 + 1100℃120分の
Arアニール
なお、堆積後アニールは行わなかった。
また、多結晶シリコン層研磨後のウェーハの反りを測定し、結合熱処理後の多結晶シリコン層の単結晶化の状況を調べた(断面SEM観察により確認)。その結果を表1に示す。
(実施例2)
実施例1と同様にして貼り合わせSOIウェーハを作製した。ただし、多結晶シリコン層堆積は、920℃ 常圧 膜厚1.5μm(研磨後1.0μm)の条件で行った。
実施例1と同様にして多結晶シリコン層研磨後のウェーハの反りを測定し、結合熱処理後の多結晶シリコン層の単結晶化の状況を調べた。その結果を表1に示す。
(実施例3)
実施例1と同様にして貼り合わせSOIウェーハを作製した。ただし、多結晶シリコン層堆積は、940℃ 常圧 膜厚2.1μm(研磨後1.6μm)の条件で行った。
実施例1と同様にして多結晶シリコン層研磨後のウェーハの反りを測定し、結合熱処理後の多結晶シリコン層の単結晶化の状況を調べた。その結果を表1に示す。
(実施例4)
実施例1と同様にして貼り合わせSOIウェーハを作製した。ただし、多結晶シリコン層堆積は、960℃ 常圧 膜厚2.9μm(研磨後2.4μm)の条件で行った。
実施例1と同様にして多結晶シリコン層研磨後のウェーハの反りを測定し、結合熱処理後の多結晶シリコン層の単結晶化の状況を調べた。その結果を表1に示す。
(実施例5)
実施例1と同様にして貼り合わせSOIウェーハを作製した。ただし、多結晶シリコン層堆積は、980℃ 常圧 膜厚3.8μm(研磨後3.3μm)の条件で行った。
実施例1と同様にして多結晶シリコン層研磨後のウェーハの反りを測定し、結合熱処理後の多結晶シリコン層の単結晶化の状況を調べた。その結果を表1に示す。
(実施例6)
実施例1と同様にして貼り合わせSOIウェーハを作製した。ただし、多結晶シリコン層堆積は、1000℃ 常圧 膜厚3.5μm(研磨後3.0μm)の条件で行った。
実施例1と同様にして多結晶シリコン層研磨後のウェーハの反りを測定し、結合熱処理後の多結晶シリコン層の単結晶化の状況を調べた。その結果を表1に示す。
さらに、作製された貼り合わせSOIウェーハについて、電子顕微鏡観察(断面SEM及び断面TEM観察)により多結晶シリコン層とベースウェーハとの境界部の酸化膜の有無を確認した。また、境界部の酸素濃度をSIMS(Secondary Ion Mass Spectrometry)により測定した。
その結果、電子顕微鏡画像の目視による確認では、境界部に層状に連続した酸化膜は観察されなかった。また、ベースウェーハ及び多結晶シリコン層中の酸素濃度はいずれも1×1017〜2×1017atoms/cmであったのに対し、境界部にはベースウェーハ及び多結晶シリコン層中の酸素濃度よりも高いピークが観察され、ピークの最大値は約8×1020atoms/cmであった。
(実施例7)
実施例1と同様にして貼り合わせSOIウェーハを作製した。ただし、多結晶シリコン層堆積は、1000℃ 常圧 膜厚4.9μm(研磨後3.0μm)の条件で行い、堆積後アニールは、貼り合わせ前に、1130℃ 10分 100%Hの条件で行った。
実施例1と同様にして多結晶シリコン層研磨後のウェーハの反りを測定し、結合熱処理後の多結晶シリコン層の単結晶化の状況を調べた。その結果を表1に示す。
(実施例8)
実施例1と同様にして貼り合わせSOIウェーハを作製した。ただし、多結晶シリコン層堆積は、1010℃ 常圧 膜厚5.5μm(研磨後5.0μm)の条件で行った。
実施例1と同様にして多結晶シリコン層研磨後のウェーハの反りを測定し、結合熱処理後の多結晶シリコン層の単結晶化の状況を調べた。その結果を表1に示す。
(実施例9)
実施例1と同様にして貼り合わせSOIウェーハを作製した。ただし、ベース酸化膜形成は、800℃ dryO酸化 酸化膜厚30nmの条件で行い、多結晶シリコン層堆積は、1040℃ 常圧 膜厚1.5μm(研磨後1.0μm)の条件で行った。
実施例1と同様にして多結晶シリコン層研磨後のウェーハの反りを測定し、結合熱処理後の多結晶シリコン層の単結晶化の状況を調べた。その結果を表1に示す。
(比較例1)
実施例1と同様にして貼り合わせSOIウェーハを作製した。ただし、多結晶シリコン層堆積(モノシランを原料ガスとして使用)は、650℃ 減圧 膜厚1.5μm(研磨後1.0μm)の条件で行った。
実施例1と同様にして多結晶シリコン層研磨後のウェーハの反りを測定し、結合熱処理後の多結晶シリコン層の単結晶化の状況を調べた。その結果を表1に示す。
(比較例2)
実施例1と同様にして貼り合わせSOIウェーハを作製した。ただし、多結晶シリコン層堆積は、850℃ 常圧 膜厚1.5μm(研磨後1.0μm)の条件で行った。
実施例1と同様にして多結晶シリコン層研磨後のウェーハの反りを測定し、結合熱処理後の多結晶シリコン層の単結晶化の状況を調べた。その結果を表1に示す。
(比較例3)
実施例1と同様にして貼り合わせSOIウェーハを作製した。ただし、多結晶シリコン層堆積は、1020℃ 常圧 膜厚6.1μmの条件で行った。
比較例3においては、多結晶シリコン層堆積後のSEM観察で単結晶の堆積が確認されたため、多結晶シリコン層の堆積とはならなかったので、後の工程は実施しなかった。
Figure 0006118757
表1からわかるように、ベース酸化膜形成をウェット洗浄で行った実施例1−8、比較例1−3においては、多結晶シリコン層堆積を900℃以上、1010℃以下で行った実施例1−8では多結晶シリコン層の単結晶化は起こらなかったが、多結晶シリコン層堆積を上記温度範囲外で行った比較例1−3では多結晶シリコン層の単結晶化が起こっていた。
また、ベース酸化膜形成をdryO酸化で行った実施例9においては、多結晶シリコン層堆積を1040℃で行ったが、多結晶シリコン層の単結晶化は起こらなかった。これは、ベース酸化膜が30nmと比較的厚く形成されているので、後工程での熱処理によるベース酸化膜の消失が起こらなかったためと考えられる。
さらに、堆積後アニールを行った実施例7においては、ウェーハの反りが低減されていた。
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
1…貼り合わせSOIウェーハ、 10…ボンドウェーハ、 11…ベースウェーハ、
12…多結晶シリコン層、 13…絶縁膜(酸化膜)、 14…貼り合わせウェーハ、
15…SOI層、 16…埋め込み酸化膜層(BOX層、絶縁膜)、
17…イオン注入層、 18…剥離ウェーハ、 19…剥離面、
20…酸化膜(ベース酸化膜)、 21…境界部。

Claims (5)

  1. いずれもシリコン単結晶からなるボンドウェーハとベースウェーハとを絶縁膜を介して貼り合わせて貼り合わせSOIウェーハを製造する方法であって、
    少なくとも、
    前記ベースウェーハの貼り合わせ面側に多結晶シリコン層を堆積する工程と、
    該多結晶シリコン層の表面を研磨する工程と、
    前記ボンドウェーハの貼り合わせ面に前記絶縁膜を形成する工程と、
    該絶縁膜を介して前記ベースウェーハの前記多結晶シリコン層の研磨面と前記ボンドウェーハを貼り合わせる工程と、
    貼り合わせられた前記ボンドウェーハを薄膜化してSOI層を形成する工程と
    を有し、
    前記ベースウェーハとして抵抗率が100Ω・cm以上のシリコン単結晶ウェーハを用い、
    前記多結晶シリコン層を堆積する工程は、前記ベースウェーハの前記多結晶シリコン層を堆積する表面に予め酸化膜を形成する段階をさらに含み、
    前記多結晶シリコン層の堆積をCVDにより900℃以上の温度で行うことを特徴とする貼り合わせSOIウェーハの製造方法。
  2. 前記酸化膜を、ウェット洗浄によって形成することを特徴とする請求項1に記載された貼り合わせSOIウェーハの製造方法。
  3. 前記多結晶シリコン層を堆積する温度を1010℃以下とすることを特徴とする請求項2に記載された貼り合わせSOIウェーハの製造方法。
  4. 前記多結晶シリコン層を堆積した後、前記多結晶シリコン層の堆積温度よりも高温の非酸化性雰囲気で熱処理を行い、その後前記ベースウェーハと前記前記ボンドウェーハとを貼り合わることを特徴とする請求項1から請求項3のいずれか一項に記載された貼り合わせSOIウェーハの製造方法。
  5. 前記多結晶シリコン層の貼り合わせ時の厚さを2μm以上とすることを特徴とする請求項4に記載された貼り合わせSOIウェーハの製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017005078A (ja) * 2015-06-09 2017-01-05 信越半導体株式会社 貼り合わせsoiウェーハの製造方法

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3573094B1 (en) 2014-11-18 2023-01-04 GlobalWafers Co., Ltd. High resistivity semiconductor-on-insulator wafer and a method of manufacturing
WO2016081367A1 (en) 2014-11-18 2016-05-26 Sunedison Semiconductor Limited HIGH RESISTIVITY SILICON-ON-INSULATOR SUBSTRATE COMPRISING A CHARGE TRAPPING LAYER FORMED BY He-N2 CO-IMPLANTATION
CN107533953B (zh) 2015-03-03 2021-05-11 环球晶圆股份有限公司 具有可控膜应力的在硅衬底上沉积电荷捕获多晶硅膜的方法
CN114496732B (zh) 2015-06-01 2023-03-03 环球晶圆股份有限公司 制造绝缘体上硅锗的方法
JP6447439B2 (ja) * 2015-09-28 2019-01-09 信越半導体株式会社 貼り合わせsoiウェーハの製造方法
EP3378094B1 (en) 2015-11-20 2021-09-15 Globalwafers Co., Ltd. Manufacturing method of smoothing a semiconductor surface
JP6443394B2 (ja) * 2016-06-06 2018-12-26 信越半導体株式会社 貼り合わせsoiウェーハの製造方法
SG11201810486VA (en) 2016-06-08 2018-12-28 Globalwafers Co Ltd High resistivity single crystal silicon ingot and wafer having improved mechanical strength
US10269617B2 (en) 2016-06-22 2019-04-23 Globalwafers Co., Ltd. High resistivity silicon-on-insulator substrate comprising an isolation region
JP6614076B2 (ja) 2016-09-07 2019-12-04 信越半導体株式会社 貼り合わせ用基板の表面欠陥の評価方法
JP2018137278A (ja) * 2017-02-20 2018-08-30 信越半導体株式会社 貼り合わせsoiウェーハの製造方法
CN112262467B (zh) 2018-06-08 2024-08-09 环球晶圆股份有限公司 将硅薄层移转的方法
JP6827442B2 (ja) 2018-06-14 2021-02-10 信越半導体株式会社 貼り合わせsoiウェーハの製造方法及び貼り合わせsoiウェーハ
CN110943066A (zh) * 2018-09-21 2020-03-31 联华电子股份有限公司 具有高电阻晶片的半导体结构及高电阻晶片的接合方法
JP2021190660A (ja) * 2020-06-04 2021-12-13 株式会社Sumco 貼り合わせウェーハ用の支持基板
EP4297069A4 (en) * 2021-02-19 2024-08-07 Shinetsu Chemical Co COMPOSITE SLICE AND ITS MANUFACTURING METHOD
CN115910908A (zh) * 2021-09-22 2023-04-04 苏州华太电子技术股份有限公司 半导体结构的制作方法以及半导体结构
JP7529000B2 (ja) 2022-11-15 2024-08-06 株式会社Sumco 積層ウェーハの製造方法

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4631804A (en) * 1984-12-10 1986-12-30 At&T Bell Laboratories Technique for reducing substrate warpage springback using a polysilicon subsurface strained layer
US4742020A (en) 1985-02-01 1988-05-03 American Telephone And Telegraph Company, At&T Bell Laboratories Multilayering process for stress accommodation in deposited polysilicon
US4897360A (en) 1987-12-09 1990-01-30 Wisconsin Alumni Research Foundation Polysilicon thin film process
JPH0719839B2 (ja) 1989-10-18 1995-03-06 株式会社東芝 半導体基板の製造方法
JP2766417B2 (ja) * 1992-02-10 1998-06-18 三菱マテリアル株式会社 貼り合わせ誘電体分離ウェーハの製造方法
JP2967398B2 (ja) * 1995-09-18 1999-10-25 信越半導体株式会社 シリコンウエーハ内部の不純物分析方法
JP3391184B2 (ja) * 1996-03-28 2003-03-31 信越半導体株式会社 シリコンウエーハおよびその製造方法
KR100218347B1 (ko) * 1996-12-24 1999-09-01 구본준 반도체기판 및 그 제조방법
US6479166B1 (en) 1998-10-06 2002-11-12 Case Western Reserve University Large area polysilicon films with predetermined stress characteristics and method for producing same
US6815774B1 (en) * 1998-10-29 2004-11-09 Mitsubishi Materials Silicon Corporation Dielectrically separated wafer and method of the same
US6500717B2 (en) * 2000-12-01 2002-12-31 Agere Systems Inc. Method for making an integrated circuit device with dielectrically isolated tubs and related circuit
US6770966B2 (en) * 2001-07-31 2004-08-03 Intel Corporation Electronic assembly including a die having an integrated circuit and a layer of diamond to transfer heat
US6991999B2 (en) * 2001-09-07 2006-01-31 Applied Materials, Inc. Bi-layer silicon film and method of fabrication
US6964880B2 (en) * 2003-06-27 2005-11-15 Intel Corporation Methods for the control of flatness and electron mobility of diamond coated silicon and structures formed thereby
US20070032040A1 (en) 2003-09-26 2007-02-08 Dimitri Lederer Method of manufacturing a multilayer semiconductor structure with reduced ohmic losses
FR2860341B1 (fr) * 2003-09-26 2005-12-30 Soitec Silicon On Insulator Procede de fabrication de structure multicouche a pertes diminuees
US6902977B1 (en) * 2003-10-03 2005-06-07 Advanced Micro Devices, Inc. Method for forming polysilicon gate on high-k dielectric and related structure
JP4730581B2 (ja) * 2004-06-17 2011-07-20 信越半導体株式会社 貼り合わせウェーハの製造方法
CN101432849B (zh) * 2006-04-27 2011-03-16 信越半导体股份有限公司 Soi晶片的制造方法
JP5356872B2 (ja) * 2009-03-18 2013-12-04 パナソニック株式会社 個体撮像装置の製造方法
JP5532680B2 (ja) 2009-05-27 2014-06-25 信越半導体株式会社 Soiウェーハの製造方法およびsoiウェーハ
FR2953640B1 (fr) * 2009-12-04 2012-02-10 S O I Tec Silicon On Insulator Tech Procede de fabrication d'une structure de type semi-conducteur sur isolant, a pertes electriques diminuees et structure correspondante
US8815641B2 (en) * 2010-01-29 2014-08-26 Soitec Diamond SOI with thin silicon nitride layer and related methods
US8895435B2 (en) * 2011-01-31 2014-11-25 United Microelectronics Corp. Polysilicon layer and method of forming the same
JP5673170B2 (ja) * 2011-02-09 2015-02-18 信越半導体株式会社 貼り合わせ基板、貼り合わせ基板の製造方法、半導体デバイス、及び半導体デバイスの製造方法
JP2012174884A (ja) * 2011-02-22 2012-09-10 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
FR2973158B1 (fr) 2011-03-22 2014-02-28 Soitec Silicon On Insulator Procédé de fabrication d'un substrat de type semi-conducteur sur isolant pour applications radiofréquences
US9356171B2 (en) * 2012-01-25 2016-05-31 The Trustees Of Dartmouth College Method of forming single-crystal semiconductor layers and photovaltaic cell thereon

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017005078A (ja) * 2015-06-09 2017-01-05 信越半導体株式会社 貼り合わせsoiウェーハの製造方法

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