JP6443394B2 - 貼り合わせsoiウェーハの製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 40
- 238000010438 heat treatment Methods 0.000 claims description 33
- 239000013078 crystal Substances 0.000 claims description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 11
- 229910052710 silicon Inorganic materials 0.000 claims description 11
- 239000010703 silicon Substances 0.000 claims description 11
- 238000000151 deposition Methods 0.000 claims description 2
- 238000005498 polishing Methods 0.000 claims description 2
- 238000010030 laminating Methods 0.000 claims 1
- 235000012431 wafers Nutrition 0.000 description 123
- 239000010408 film Substances 0.000 description 85
- 230000003647 oxidation Effects 0.000 description 13
- 238000007254 oxidation reaction Methods 0.000 description 13
- 238000005468 ion implantation Methods 0.000 description 11
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 10
- 229910052796 boron Inorganic materials 0.000 description 10
- 230000000052 comparative effect Effects 0.000 description 10
- 230000003746 surface roughness Effects 0.000 description 10
- 239000011800 void material Substances 0.000 description 10
- 239000000758 substrate Substances 0.000 description 9
- 238000005259 measurement Methods 0.000 description 8
- 238000011109 contamination Methods 0.000 description 6
- 238000000926 separation method Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 239000000969 carrier Substances 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 238000011282 treatment Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007613 environmental effect Effects 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- -1 hydrogen ions Chemical class 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- GPRLSGONYQIRFK-UHFFFAOYSA-N hydron Chemical compound [H+] GPRLSGONYQIRFK-UHFFFAOYSA-N 0.000 description 1
- 230000013011 mating Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 238000001953 recrystallisation Methods 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02373—Group 14 semiconducting materials
- H01L21/02381—Silicon, silicon germanium, germanium
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
- H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
- H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
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- H—ELECTRICITY
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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Description
図1の貼り合わせSOIウェーハの製造方法では、まず、いずれもシリコン単結晶からなるベースウェーハ1及びボンドウェーハ2を準備する(図1(a)、(e))。このとき、ベースウェーハ1としては、抵抗率が100Ω・cm以上のシリコン単結晶ウェーハを用意する。
イオン注入剥離法によってSOI層を形成する場合は、貼り合わせたウェーハに対して、イオン注入層6に微小気泡層を発生させる熱処理(剥離熱処理)を施し、イオン注入層6(微小気泡層)でボンドウェーハ2を剥離して、ベースウェーハ1上に絶縁膜5とSOI層7が形成された貼り合わせSOIウェーハ8を作製する(図1(i))。
ベースウェーハとして、直径300mm、結晶方位<100>、抵抗率3000Ω・cmの鏡面研磨されたシリコン単結晶ウェーハを複数用意した。このウェーハの表面に、常圧エピタキシャル成長装置を用いて、厚さ3μmの多結晶シリコン層を堆積し、その表面を1μm研磨することで、多結晶シリコン層の研磨面の表面粗さ(AFM(原子間力顕微鏡)で1μm角のRMS)が0.20nmのウェーハを作製した。
これらのウェーハに熱酸化時間を変えて熱酸化を行い、膜厚がそれぞれ15nm,20nm,28nm,34nmの熱酸化膜を形成し、それぞれの熱酸化膜表面の表面粗さ(AFMで1μm角のRMS)を測定した。その結果を表1及び図2に示す。なお、図2は表1の結果をグラフにプロットしたものである。
実験例1で作製した貼り合わせSOIウェーハのSOI層の表面に900℃で犠牲酸化と酸化膜除去を行った後、平坦化熱処理として1100〜1200℃の範囲で2時間の熱処理(100%Ar雰囲気)を行い、貼り合わせ界面からベースウェーハの表面近傍の深さ方向の抵抗率分布をSR(Spreading Resistance)測定により測定し、抵抗率の最小値を求めた。その結果を表2及び図3に示す。なお、図3は表2の結果をグラフにプロットしたものである。
ベースウェーハとして、直径300mm、p型、結晶方位<100>、抵抗率3000Ω・cmの鏡面研磨されたシリコン単結晶ウェーハを用意した。ベースウェーハの表面に、常圧エピタキシャル成長装置を用いて、厚さ3μmの多結晶シリコン層を堆積し、その表面を1μm研磨することで、多結晶シリコン層の研磨面の表面粗さ(AFMで1μm角のRMS)を0.20nmとした。
このベースウェーハに熱酸化を行い、多結晶シリコン層の研磨面に膜厚が15nmの熱酸化膜を形成した。この熱酸化膜の表面の表面粗さ(AFMで1μm角のRMS)を測定したところ、0.35nmであった。
その後、イオン注入剥離法により薄膜化するために、形成した酸化膜の上から水素イオンの注入を行った。なお、水素イオンの注入条件は加速エネルギー50keV、ドーズ量5×1016/cm2とした。
上記の熱処理を行った貼り合わせSOIウェーハについて、ベースウェーハの抵抗率(Ω・cm)を測定し、その結果を表3に示した。
実施例1と同様にして貼り合わせSOIウェーハの作製及び熱処理を行った。ただし、多結晶シリコン層の研磨面に形成する熱酸化膜の膜厚は20nmとした。この熱酸化膜の表面のRMSは0.45nmであった。
また、実施例1と同様にして、ボイド発生の有無の評価、及びベースウェーハの抵抗率の測定を行い、これらの結果を表3に示した。
実施例1と同様にして貼り合わせSOIウェーハの作製及び熱処理を行った。ただし、多結晶シリコン層の研磨面に形成する熱酸化膜の膜厚は25nmとした。この熱酸化膜の表面のRMSは0.55nmであった。
また、実施例1と同様にして、ボイド発生の有無の評価、及びベースウェーハの抵抗率の測定を行い、これらの結果を表3に示した。
実施例1と同様にして貼り合わせSOIウェーハの作製及び熱処理を行った。ただし、多結晶シリコン層の研磨面に形成する熱酸化膜の膜厚は30nmとした。この熱酸化膜の表面のRMSは0.8nmであった。
また、実施例1と同様にして、ボイド発生の有無の評価、及びベースウェーハの抵抗率の測定を行い、これらの結果を表3に示した。
実施例1と同様にして貼り合わせSOIウェーハの作製及び熱処理を行った。ただし、多結晶シリコン層の研磨面に形成する熱酸化膜の膜厚は10nmとした。この熱酸化膜の表面のRMSは0.3nmであった。
また、実施例1と同様にして、ボイド発生の有無の評価、及びベースウェーハの抵抗率の測定を行い、これらの結果を表3に示した。
実施例1と同様にして貼り合わせSOIウェーハの作製及び熱処理を行った。ただし、多結晶シリコン層の研磨面には熱酸化膜を形成しなかった。
また、実施例1と同様にして、ボイド発生の有無の評価、及びベースウェーハの抵抗率の測定を行い、これらの結果を表3に示した。
実施例1と同様にして貼り合わせSOIウェーハの作製及び熱処理を行った。ただし、平坦化熱処理は1200℃、1時間、100%Ar雰囲気の条件で行った。
また、実施例1と同様にして、ボイド発生の有無の評価、及びベースウェーハの抵抗率の測定を行い、これらの結果を表3に示した。
実施例1と同様にして貼り合わせSOIウェーハの作製及び熱処理を行った。ただし、多結晶シリコン層の研磨面に形成する熱酸化膜の膜厚は25nmとし、また、平坦化熱処理は1200℃、1時間、100%Ar雰囲気の条件で行った。多結晶シリコン層の研磨面に形成した熱酸化膜の表面のRMSは0.55nmであった。
また、実施例1と同様にして、ボイド発生の有無の評価、及びベースウェーハの抵抗率の測定を行い、これらの結果を表3に示した。
4…熱酸化膜、 5…絶縁膜、 6…イオン注入層、 7…SOI層、
8…貼り合わせSOIウェーハ。
Claims (2)
- いずれもシリコン単結晶からなるボンドウェーハとベースウェーハとを絶縁膜を介して貼り合わせて貼り合わせSOIウェーハを製造する方法であって、
前記ベースウェーハの貼り合わせ面側に多結晶シリコン層を堆積する工程と、
該多結晶シリコン層の表面を研磨して研磨面を得る工程と、
該研磨面に熱酸化膜を形成する工程と、
前記ボンドウェーハの貼り合わせ面に前記絶縁膜を形成する工程と、
該絶縁膜と前記熱酸化膜とを密着させて前記ボンドウェーハと前記ベースウェーハを貼り合わせる貼り合わせ工程と、
貼り合わせられた前記ボンドウェーハを薄膜化してSOI層を形成する工程とを有し、
前記ベースウェーハとして抵抗率が100Ω・cm以上のシリコン単結晶ウェーハを用い、
前記研磨面に形成する前記熱酸化膜の膜厚を15nm以上とし、
前記研磨面に形成する前記熱酸化膜の表面のRMSを0.6nm以下とし、
前記貼り合わせ工程の後に行われる熱処理の最高処理温度を1150℃以下とすることを特徴とする貼り合わせSOIウェーハの製造方法。 - 前記研磨面のRMSを0.3nm以下とし、前記研磨面に形成する前記熱酸化膜の膜厚を25nm以下とすることを特徴とする請求項1に記載の貼り合わせSOIウェーハの製造方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016112475A JP6443394B2 (ja) | 2016-06-06 | 2016-06-06 | 貼り合わせsoiウェーハの製造方法 |
PCT/JP2017/016431 WO2017212812A1 (ja) | 2016-06-06 | 2017-04-25 | 貼り合わせsoiウェーハの製造方法 |
US16/303,701 US10490440B2 (en) | 2016-06-06 | 2017-04-25 | Method for manufacturing bonded SOI wafer |
CN201780032865.8A CN109314040B (zh) | 2016-06-06 | 2017-04-25 | 贴合式soi晶圆的制造方法 |
TW106114492A TWI717504B (zh) | 2016-06-06 | 2017-05-02 | 貼合式soi晶圓的製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016112475A JP6443394B2 (ja) | 2016-06-06 | 2016-06-06 | 貼り合わせsoiウェーハの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2017220503A JP2017220503A (ja) | 2017-12-14 |
JP6443394B2 true JP6443394B2 (ja) | 2018-12-26 |
Family
ID=60578511
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016112475A Active JP6443394B2 (ja) | 2016-06-06 | 2016-06-06 | 貼り合わせsoiウェーハの製造方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US10490440B2 (ja) |
JP (1) | JP6443394B2 (ja) |
CN (1) | CN109314040B (ja) |
TW (1) | TWI717504B (ja) |
WO (1) | WO2017212812A1 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP4009361A1 (en) * | 2016-12-05 | 2022-06-08 | GlobalWafers Co., Ltd. | High resistivity silicon-on-insulator structure |
JP6919579B2 (ja) * | 2018-01-17 | 2021-08-18 | 株式会社Sumco | 貼り合わせウェーハの製造方法、貼り合わせウェーハ |
JP6827442B2 (ja) * | 2018-06-14 | 2021-02-10 | 信越半導体株式会社 | 貼り合わせsoiウェーハの製造方法及び貼り合わせsoiウェーハ |
KR102533585B1 (ko) * | 2020-02-25 | 2023-05-18 | 주식회사 효산 | Soi 기판 제조 방법 |
JP2021190660A (ja) * | 2020-06-04 | 2021-12-13 | 株式会社Sumco | 貼り合わせウェーハ用の支持基板 |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10107237A (ja) * | 1996-09-30 | 1998-04-24 | Toshiba Corp | 誘電体分離基板とその製造方法 |
JP3618254B2 (ja) * | 1998-06-02 | 2005-02-09 | 信越半導体株式会社 | Soi基板の製造方法 |
JP3911901B2 (ja) * | 1999-04-09 | 2007-05-09 | 信越半導体株式会社 | Soiウエーハおよびsoiウエーハの製造方法 |
CN1856873A (zh) | 2003-09-26 | 2006-11-01 | 卢万天主教大学 | 制造具有降低的欧姆损耗的多层半导体结构的方法 |
JP2005109149A (ja) * | 2003-09-30 | 2005-04-21 | Toshiba Ceramics Co Ltd | 半導体ウエハの製造方法 |
JP2006294957A (ja) * | 2005-04-13 | 2006-10-26 | Shin Etsu Handotai Co Ltd | 貼り合わせsoiウエーハの製造方法及び貼り合わせsoiウエーハ |
JP4876442B2 (ja) * | 2005-06-13 | 2012-02-15 | 株式会社Sumco | Simoxウェーハの製造方法およびsimoxウェーハ |
JP2007173354A (ja) * | 2005-12-20 | 2007-07-05 | Shin Etsu Chem Co Ltd | Soi基板およびsoi基板の製造方法 |
FR2953640B1 (fr) | 2009-12-04 | 2012-02-10 | S O I Tec Silicon On Insulator Tech | Procede de fabrication d'une structure de type semi-conducteur sur isolant, a pertes electriques diminuees et structure correspondante |
FR2973158B1 (fr) * | 2011-03-22 | 2014-02-28 | Soitec Silicon On Insulator | Procédé de fabrication d'un substrat de type semi-conducteur sur isolant pour applications radiofréquences |
CN102790007A (zh) * | 2012-07-24 | 2012-11-21 | 沈阳硅基科技有限公司 | 一种厚膜tm-soi硅片的制备方法 |
US9613849B2 (en) * | 2012-11-22 | 2017-04-04 | Shin-Etsu Chemical Co., Ltd. | Composite substrate manufacturing method, and composite substrate |
JP5978986B2 (ja) * | 2012-12-26 | 2016-08-24 | 信越半導体株式会社 | 高周波半導体装置及び高周波半導体装置の製造方法 |
JP5942948B2 (ja) * | 2013-09-17 | 2016-06-29 | 信越半導体株式会社 | Soiウェーハの製造方法及び貼り合わせsoiウェーハ |
JP6100200B2 (ja) * | 2014-04-24 | 2017-03-22 | 信越半導体株式会社 | 貼り合わせsoiウェーハの製造方法 |
JP6118757B2 (ja) * | 2014-04-24 | 2017-04-19 | 信越半導体株式会社 | 貼り合わせsoiウェーハの製造方法 |
JP2015228432A (ja) * | 2014-06-02 | 2015-12-17 | 信越半導体株式会社 | Soiウェーハの製造方法及び貼り合わせsoiウェーハ |
-
2016
- 2016-06-06 JP JP2016112475A patent/JP6443394B2/ja active Active
-
2017
- 2017-04-25 WO PCT/JP2017/016431 patent/WO2017212812A1/ja active Application Filing
- 2017-04-25 US US16/303,701 patent/US10490440B2/en active Active
- 2017-04-25 CN CN201780032865.8A patent/CN109314040B/zh active Active
- 2017-05-02 TW TW106114492A patent/TWI717504B/zh active
Also Published As
Publication number | Publication date |
---|---|
CN109314040B (zh) | 2022-11-25 |
JP2017220503A (ja) | 2017-12-14 |
US10490440B2 (en) | 2019-11-26 |
CN109314040A (zh) | 2019-02-05 |
US20190221470A1 (en) | 2019-07-18 |
WO2017212812A1 (ja) | 2017-12-14 |
TW201810628A (zh) | 2018-03-16 |
TWI717504B (zh) | 2021-02-01 |
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