CN109314040B - 贴合式soi晶圆的制造方法 - Google Patents

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Abstract

公开了一种通过彼此贴合其间具有绝缘膜的接合晶圆和基底晶圆而制造贴合式SOI晶圆的方法，所述接合晶圆和基底晶圆每个由单晶硅制成。所述方法包括：在基底晶圆贴合面侧堆积多晶硅层的步骤；研磨多晶硅层表面而得到研磨面的步骤；在研磨面形成热氧化膜的步骤；在接合晶圆贴合面形成绝缘膜的步骤；通过彼此粘合绝缘膜及热氧化膜而彼此贴合接合晶圆及基底晶圆的贴合步骤；薄膜化经贴合的接合晶圆而将SOI层形成薄膜的步骤，其中用电阻率100Ω·cm或以上的单晶硅晶圆作为基底晶圆，形成于研磨面的热氧化膜厚度为15nm或以上，形成于研磨面的热氧化膜表面的RMS为0.6nm或以下，贴合步骤后进行的热处理的最高处理温度为1150℃以下。从而，提供了贴合式SOI晶圆的制造方法，其中通过抑制来自贴合交界面的硼污染的影响，抑制高电阻基板的电阻率降低。

Description

贴合式SOI晶圆的制造方法
技术领域
本发明涉及贴合式SOI晶圆的制造方法。
背景技术
作为RF(Radio Frequency，高频)装置对应的SOI晶圆，以使基底晶圆的电阻率为高电阻化而予以进行应对。然而，为了对应更进一步的高速化，对应更高的频率成为必要，仅通过已知的高电阻晶圆的使用则变得无法应对。
于此，作为对策，提案有：于SOI晶圆的埋置氧化膜层(BOX层)的紧接下方处，加上具有可使生成的载体消灭的效果的层(载体陷阱层)，因此有必要于基底晶圆上形成用于使在高电阻晶圆中生成的载体再结合的高电阻的多晶硅层。
专利文献1记载：于BOX层与基底晶圆的交界面，形成有作为载体陷阱层的多晶硅层或非晶质硅层。另一方面，于专利文献2也记载：于BOX层与基底晶圆的交界面，形成有作为载体陷阱层的多晶硅层，更进一步，为了防止多晶硅层的再结晶化，限制了多晶硅层形成后的热处理温度。
再者，专利文献3记载：为了制作对应RF装置的SOI晶圆，于比500Ω·cm更大的高电阻率的硅基板上，以0.5～10nm的厚度形成与自然氧化物层相异的介电材料层后，形成多晶硅层。
另一方面，专利文献4记载：于基底晶圆的贴合面之侧形成多晶硅层或非晶质硅层，更进一步记载：作为基底晶圆，使用电阻率为100Ω·cm以上，并且形成多晶硅层的表面的表面粗糙度为2nm以上者。
再者，专利文献5记载：于电阻率为100Ω·cm以上的基底晶圆的贴合面之侧形成多晶硅层或非晶质硅层的步骤之前，于基底晶圆的贴合面之侧形成热氮化膜。
[现有技术文献]
[专利文献]
[专利文献1]日本日本特表2007-507093号公报
[专利文献2]日本特表2013-513234号公报
[专利文献3]日本特表2014-509087号公报
[专利文献4]日本特开2015-60887号公报
[专利文献5]日本特开2015-228432号公报
[发明所欲解决的问题]
发明内容
如同以上，需要有为了使发生于SOI晶圆的BOX层紧接下方(即基底晶圆)处的载体为再结合的载体陷阱层。
将多晶硅层作为载体陷阱层的情况，于基底晶圆成长硅层且研磨，与表面形成有绝缘膜的接合晶圆在室温下贴合后，将接合晶圆薄膜化而成为SOI晶圆，但是在以室温贴合后的SOI晶圆的制造步骤之中，进行例如用于提高贴合交界面的结合强度的结合热处理、用于平坦化薄膜化后的SOI层的表面的平坦化热处理、及用于调整SOI层的膜厚度的牺牲氧化热处理等的热处理。
此时，于在室温下的贴合步骤之前存在于无尘室的环境引起的硼会附着于晶圆，而在贴合步骤之中被封入晶圆的结合面。该硼会在之后的SOI晶圆制造步骤中的热处理中使载体陷阱层扩散，使作为高电阻基板的基底晶圆的电阻率降低。
若高电阻基板的电阻率降低至1000Ω·cm以下，二次谐波失真特性会大大地降低。因此，消去此环境硼污染的影响是重要的，与环境硼污染的影响无关，提升具有载体陷阱层的SOI晶圆的二次谐波失真特性有其必要。
于上述的专利文献3至5记载有在将多晶硅层作为载体陷阱层而贴合的SOI晶圆之中，能于多晶硅层的表面形成氧化膜而贴合。然而，任一的专利文献之中，皆并未揭示表示有实际地于多晶硅层的表面形成氧化膜的实施例。再者，若对基底晶圆上所具有的多晶硅层构造进行基底氧化(于基底晶圆侧形成氧化膜)，表面粗糙度会增大，而有无法贴合的问题。
为了解决上述问题，本发明的目的在于提供一种贴合式SOI晶圆的制造方法，通过抑制来自贴合交界面的硼污染的影响，而能抑制高电阻基板的电阻率降低。
[解决问题的技术手段]
为了达成上述目的，本发明提供一种贴合式SOI晶圆的制造方法，透过绝缘膜而将皆由单晶硅所构成的接合晶圆及基底晶圆予以贴合而制造贴合式SOI晶圆，该贴合式SOI晶圆的制造方法包含：堆积步骤，于该基底晶圆的贴合面侧将多晶硅层予以堆积；研磨步骤，将该多晶硅层的表面予以研磨而得到研磨面；热氧化膜形成步骤，于该研磨面形成热氧化膜；绝缘膜形成步骤，于该接合晶圆的贴合面形成该绝缘膜；贴合步骤，将该绝缘膜及该热氧化膜予以密接而将该接合晶圆及该基底晶圆予以贴合；以及薄膜化步骤，将经贴合的该接合晶圆予以薄膜化而形成SOI层，其中，使用电阻率为100Ω·cm以上的单晶硅晶圆作为该基底晶圆，形成于该研磨面的该热氧化膜的膜厚度为15nm以上，形成于该研磨面的该热氧化膜的表面的RMS为0.6nm以下，并且于该贴合步骤之后所进行的热处理的最高处理温度为1150℃以下。
如此的贴合式SOI晶圆的制造方法，由于能抑制来自贴合交界面的硼污染的影响的缘故，而能抑制高电阻基板的电阻率降低。再者，由于使氧化膜的表面的RMS为0.6nm以下的缘故，而能抑制贴合时的空洞或起泡的发生。
此时，其中将该研磨面的RMS予以为0.3nm以下，将形成于该研磨面的该热氧化膜的膜厚度予以为25nm以下为佳。
如此，通过使研磨面的RMS为0.3nm以下，且使于研磨面形成的热氧化膜的膜厚度为25nm以下，能确实地将热氧化膜的表面的RMS抑制为0.6nm以下。
〔对照先前技术的功效〕
本发明的贴合式SOI晶圆的制造方法，由于能抑制来自贴合交界面的硼污染的影响的缘故，而能抑制高电阻基板的电阻率降低。再者，由于使热氧化膜的表面的RMS为0.6nm以下的缘故，能抑制贴合时的空洞或起泡的发生。
附图说明
图1是显示本发明的贴合式SOI晶圆的制造方法的一范例的示意图。
图2是显示在实验例一之中的热氧化膜的膜厚度与表面粗糙度(RMS)的关系的图。
图3是显示在实验例二之中的贴合步骤之后进行的热处理(平坦化热处理)的最高处理温度与基底晶圆的电阻率的关系的图。
具体实施方式
以下，虽然参考图式的同时详细地说明本发明，但是本发明并不限定于这些。
图1是显示本发明的贴合式SOI晶圆的制造方法的一范例的示意图。
在图1的贴合式SOI晶圆的制造方法之中，首先，准备皆由单晶硅所构成的基底晶圆1及接合晶圆2(图1的(a)、(e))。此时，作为基底晶圆1，准备电阻率为100Ω·cm以上的单晶硅晶圆。
基底晶圆1的电阻率若为100Ω·cm以上，则能合适地用于高频装置制造用，1000Ω·cm以上更佳，3000Ω·cm以上特佳。虽然并未特别限定电阻率的上限，例如能为5000Ω·cm。
接下来，于基底晶圆1的贴合面侧堆积多晶硅层3(图1的(b))。此多晶硅层的堆积，例如能使用磊晶成长装置来进行。
于此，研磨于基底晶圆1的表面所堆积的多晶硅层3的表面而得到研磨面(图1的(c))。另外，使此研磨面的表面粗糙度(RMS，1μm平方)为0.3nm以下为佳。再者，研磨面的RMS的下限并未特别限定，能为例如0nm以上。
接下来，例如通过热氧化等，于多晶硅层3的研磨面形成热氧化膜4(图1的(d))。作为此热氧化膜4的膜厚度，可为15nm以上，15nm以上且25nm以下的范围为佳。热氧化膜4的膜厚未达15nm，无法充分地抑制在室温下的贴合时夹在贴合交界面的硼的扩散，而无法抑制高电阻基板的点组率的降低。
再者，此热氧化膜4的表面的表面粗糙度(RMS，1μm平方)为0.6nm以下。若热氧化膜4的表面的RMS超过0.6nm，会无法抑制贴合时的空洞或起泡的发生。再者，热氧化膜4的表面的RMS的下限并未特别限定，能为例如0nm以上。
另外，本发明人们新发现了热氧化多晶硅层所形成的热氧化膜的膜厚度愈薄，热氧化膜的表面的表面粗糙度愈良好，当表面粗糙度为良好，贴合不良会变得难以发生。基于此，在本发明之中，通过使多晶硅层的研磨面的RMS为0.3nm以下，且使热氧化膜的膜厚度为规定的膜厚度(例如25nm以下)，而能确实地将热氧化膜的表面的RMS抑制于0.6nm以下。
接下来，通过例如热氧化或CVD等，于接合晶圆2的贴合面，形成成为埋置氧化膜层的绝缘膜5(例如，氧化膜)(图1的(f))。此情况，绝缘膜5的形成，不仅贴合面，形成于接合晶圆的全体的方式亦可。
在此之后的步骤之中，虽然如同上述，将形成有多晶硅层及热氧化膜的基底晶圆与形成有绝缘膜的接合晶圆予以贴合，之后薄膜化接合晶圆而形成SOI层，但是在本发明的贴合式SOI晶圆的制造方法之中，此薄膜化接合晶圆而形成SOI层的步骤，通过离子注入剥离法而进行为佳。
通过离子注入剥离法形成SOI层的情况，例如上述的绝缘膜5的形成(图1的(f))之后，对接合晶圆2，自绝缘膜5之上，通过离子注入机注入氢离子与稀有气体离子之中的至少一种的气体离子，而于接合晶圆2内形成离子注入层6(图1的(g))。
接下来，将形成有多晶硅层3与热氧化膜4的基底晶圆1，以形成有热氧化膜4的面相接的方式，与形成有绝缘膜5及离子注入层6的接合晶圆2密接而贴合(图1的(h))。
之后，将经贴合的接合晶圆2薄膜化而形成SOI层7。
通过离子注入剥离法形成SOI层的情况，对经贴合的晶圆，实施使于离子注入层6产生微小气泡层的热处理(剥离热处理)，在离子注入层6(微小气泡层)剥离接合晶圆2，而制作于基底晶圆1上形成有绝缘膜5及SOI层7的贴合式SOI晶圆8(图1的(i))。
对于如同上述制作的贴合式SOI晶圆，进行用于提高贴合交界面的结合强度的结合热处理、用于平坦化薄膜化后的SOI层的表面的平坦化热处理、及用于调整SOI层的膜厚度的牺牲氧化热处理等的热处理。
另外，在本发明之中，贴合步骤之后所进行的这些热处理的最高处理温度为1150℃以下。但是，必定进行对于贴合式SOI晶圆的结合热处理。此结合热处理，可兼平坦化热处理或牺牲氧化热处理等而进行，另外单独进行亦可。亦即，在本发明之中，不论热处理的名称或目的，这些于贴合步骤之后所进行的全部的热处理有以最高处理温度1150℃以下而进行的必要。
当贴合步骤之后进行的热处理的最高处理温度超过1150℃，即使形成于多晶硅层的研磨面的热氧化膜的膜厚度为15nm以上，也无法充分地抑制在室温下的贴合时夹于贴合交界面的硼的扩散，而无法抑制高电阻基板的电阻率的降低。再者，虽然并未特别限定于贴合步骤之后进行的热处理的最高处理温度的下限，但是800℃以上为佳。
如同以上说明的本发明的贴合式SOI晶圆的制造方法，通过抑制来自贴合交界面的硼污染的影响，能抑制高电阻基板的电阻率降低。
以下，表示实验例，而更具体地说明形成于多晶硅层的研磨面的热氧化膜的膜厚度与表面粗糙度的关系，以及于贴合步骤之后进行的热处理的最高处理温度与基底晶圆的电阻率的关系。
[实验例一]
作为基底晶圆，准备多片直径300mm，结晶方位＜100＞，电阻率3000Ω·cm的经镜面研磨的单晶硅晶圆。于此晶圆的表面，使用常压磊晶成长装置，堆积厚度3μm的多晶硅层，研磨表面1μm，由此而制作多晶硅层的研磨面的表面粗糙度(以AFM(原子力显微镜)的1μm平方的RMS)为0.20nm的晶圆。
对这些晶圆改变热氧化时间而进行热氧化，分别形成膜厚度15nm、20nm、28nm及34nm的热氧化膜，测定各别的热氧化膜表面的表面粗糙度(以AFM的1μm平方的RMS)。其结果表示于表1及图2。另外，图2为将表1的结果绘制成图者。
【表1】
膜厚度(nm) RMS(nm)
0 0.20
15 0.37
20 0.55
28 0.76
34 0.93
如表1及图2所示，相对于在形成的热氧化膜的厚度分别为15nm及20nm的晶圆之中，热氧化膜的表面的RMS为0.6nm以下，在形成热氧化膜的厚度分别为28nm及34nm的晶圆之中，热氧化膜的表面的RMS超过0.6nm。
将这些经形成有热氧化膜的晶圆与接合晶圆(带有氧化膜的单晶硅晶圆，已经形成有剥离用的离子注入层)相贴合，进行剥离热处理剥离接合晶圆而形成SOI层，制作了贴合式SOI晶圆。对这些贴合式SOI晶圆，确认贴合不良(空洞产生)的有无，仅于使用热氧化膜的表面的RMS超过0.6nm的晶圆(热氧化膜的膜厚度：28nm、34nm)的情况确认有空洞的产生。
[实验例二]
对在实验例一之中制作的贴合式SOI晶圆的SOI层的表面，以900℃进行牺牲氧化及氧化膜除去之后，进行作为平坦化热处理的以1100～1200℃的范围且二小时的热处理(100％Ar氛围)，通过SR(Spreading Resistance)测定测定自贴合交界面向基底晶圆的表面附近的深度方向的电阻率分布，求得电阻率的最小值。其结果表示于表2及图3。另外，图3为将表2的结果绘制成图。
【表2】
Figure BDA0001881631730000091
如表2及图3所示，热处理温度为1100℃至1150℃为止，虽然在任一的情况之中，基底晶圆维持有1000Ω·cm以上的高电阻率，但是当超过1150℃电阻率的降低变为显著，热氧化膜的膜厚度为15nm的情况的基底晶圆的电阻率则未达1000Ω·cm。并且得知：特别在1200℃，基底晶圆的电阻率极端地降低。
以下，利用实施例及比较例而更具体地说明本发明，但是本发明并不限定于此。
[实施例一]
作为基底晶圆，准备了直径300mm、p型、结晶方位＜100＞、电阻率3000Ω·cm的经镜面研磨的单晶硅晶圆。于晶圆的表面，使用常压磊晶成长装置，堆积厚度3μm的多晶硅层，研磨该表面1μm，由此使多晶硅层的研磨面的表面粗糙度(以AFM的1μm平方的RMS)为0.20nm。
对此基底晶圆进行热氧化，于多晶硅层的研磨面形成膜厚度15nm的热氧化膜。测定此热氧化膜的表面的表面粗糙度(以AFM的1μm平方的RMS)的结果，为0.35nm。
另一方面，作为接合晶圆，准备单晶硅晶圆(直径300mm、p型、结晶方位＜100＞、电阻率10Ω·cm)，于其表面形成厚度180nm的氧化膜(绝缘膜)。之后，为了通过离子注入剥离法而薄膜化，自形成有氧化膜的上方进行了氢离子的注入。另外，氢离子的注入条件为：加速能50keV、剂量5×1016/cm2。
将如同上述形成有多晶硅层及热氧化膜的基底晶圆，与如同上述形成有绝缘膜及离子注入层的接合晶圆相贴合，进行500℃且30分钟的剥离热处理，剥离接合晶圆而形成SOI层，制作了贴合式SOI晶圆。对制作的贴合式SOI晶圆，评价贴合不良(空洞产生)的有无，将其结果表示于表3。
再者，对于剥离后的SOI层表面(剥离面)，进行牺牲氧化处理(900℃氧化(氧化膜厚度200nm)+氧化膜除去)、平坦化热处理(1150℃、二小时、100％Ar氛围)、牺牲氧化处理(900℃氧化+氧化膜除去)，使SOI层的膜厚度为80nm。对进行了上述的热处理的贴合式SOI晶圆，测定基底晶圆的电阻率(Ω·cm)，其结果表示于表3。
[实施例二]
与实施例一相同，进行了贴合式SOI晶圆的制作及热处理。但是，使形成于多晶硅层的研磨面的热氧化膜的膜厚度为20nm。此热氧化膜的表面的RMS为0.45nm。
再者，与实施例一相同，进行空洞产生的有无的评价，以及基底晶圆的电阻率的测定，这些结果表示于表3。
[实施例三]
与实施例一相同，进行了贴合式SOI式晶圆的制作及热处理。但是，使形成于多晶硅层的研磨面的热氧化膜的膜厚度为25nm。此热氧化膜的表面的RMS为0.55nm。
再者，与实施例一相同，进行空洞产生的有无的评价，以及基底晶圆的电阻率的测定，这些结果表示于表3。
[比较例一]
与实施例一相同，进行了贴合式SOI式晶圆的制作及热处理。但是，使形成于多晶硅层的研磨面的热氧化膜的膜厚度为30nm。此热氧化膜的表面的RMS为0.8nm。
再者，与实施例一相同，进行空洞产生的有无的评价，以及基底晶圆的电阻率的测定，这些结果表示于表3。
[比较例二]
与实施例一相同，进行了贴合式SOI式晶圆的制作及热处理。但是，使形成于多晶硅层的研磨面的热氧化膜的膜厚度为10nm。此热氧化膜的表面的RMS为0.3nm。
再者，与实施例一相同，进行空洞产生的有无的评价，以及基底晶圆的电阻率的测定，这些结果表示于表3。
[比较例三]
与实施例一相同，进行了贴合式SOI式晶圆的制作及热处理。但是，并未于多晶硅层的研磨面形成热氧化膜。
再者，与实施例一相同，进行空洞产生的有无的评价，以及基底晶圆的电阻率的测定，这些结果表示于表3。
[比较例四]
与实施例一相同，进行了贴合式SOI式晶圆的制作及热处理。但是，以1200℃、1小时、100％Ar氛围的条件进行平坦化热处理。
再者，与实施例一相同，进行空洞产生的有无的评价，以及基底晶圆的电阻率的测定，这些结果表示于表3。
[比较例五]
与实施例一相同，进行了贴合式SOI式晶圆的制作及热处理。但是，使形成于多晶硅层的研磨面的热氧化膜的膜厚度为25nm，再者，以1200℃、1小时、100％Ar氛围的条件进行平坦化热处理。形成于多晶硅层的研磨面的热氧化膜的表面的RMS为0.55nm。
再者，与实施例一相同，进行空洞产生的有无的评价，以及基底晶圆的电阻率的测定，这些结果表示于表3。
【表3】
Figure BDA0001881631730000121
如表3所示，在以本发明的贴合式SOI晶圆的制造方法制造贴合式SOI晶圆的实施例一至三之中，并未产生空洞，再者，基底晶圆的电阻率能确保为1000Ω·cm。
另一方面，在热氧化膜的表面的RMS超过0.6nm的比较例一之中，有空洞产生。再者，热氧化膜的膜厚度未达15nm的比较例二、并未形成热氧化膜的比较例三、以及于接合步骤之后进行了最高处理温度超过1150℃的热处理(平坦化热处理)的比较例四、五之中，确认了基底晶圆的电阻率的大幅度的降低。
此外，本发明并不限定于上述的实施例。上述实施例为举例说明，凡具有与本发明的申请专利范围所记载之技术思想实质上同样之构成，产生相同的功效者，不论为何物皆包含在本发明的技术范围内。

Claims (2)

1.一种贴合式SOI晶圆的制造方法，透过绝缘膜而将皆由单晶硅所构成的接合晶圆及基底晶圆予以贴合而制造贴合式SOI晶圆，该贴合式SOI晶圆的制造方法包含：
堆积步骤，于该基底晶圆的贴合面侧将多晶硅层予以堆积；
研磨步骤，将该多晶硅层的表面予以研磨而得到研磨面；
热氧化膜形成步骤，于该研磨面形成热氧化膜；
绝缘膜形成步骤，于该接合晶圆的贴合面形成该绝缘膜；
贴合步骤，将该绝缘膜及该热氧化膜予以密接而将该接合晶圆及该基底晶圆予以贴合；以及
薄膜化步骤，将经贴合的该接合晶圆予以薄膜化而形成SOI层，
其中，使用电阻率为100Ω·cm以上的单晶硅晶圆作为该基底晶圆，
形成于该研磨面的该热氧化膜的膜厚度为15nm以上，
形成于该研磨面的该热氧化膜的表面的RMS为0.6nm以下，并且
于该贴合步骤之后所进行的热处理的最高处理温度为1150℃以下。
2.如权利要求1所述的贴合式SOI晶圆的制造方法，其中将该研磨面的RMS予以为0.3nm以下，将形成于该研磨面的该热氧化膜的膜厚度予以为25nm以下。
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