JP2017220503A - 貼り合わせｓｏｉウェーハの製造方法 - Google Patents

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Abstract

【課題】貼り合わせ界面からのボロン汚染の影響を抑えることで、高抵抗基板の抵抗率低下を抑えることができる貼り合わせＳＯＩウェーハの製造方法を提供する。
【解決手段】ベースウェーハ１の貼り合わせ面側に多結晶シリコン層３を堆積し、多結晶シリコン層の表面を研磨して研磨面を得て、研磨面に熱酸化膜４を形成する工程と、ボンドウェーハ２の貼り合わせ面に絶縁膜５を形成する工程と、絶縁膜と熱酸化膜とを密着させてボンドウェーハとベースウェーハを貼り合わせ、貼り合わせられたボンドウェーハを薄膜化してＳＯＩ層を形成する工程とを有する。ベースウェーハとして抵抗率が１００Ω・ｃｍ以上のシリコン単結晶ウェーハを用い、研磨面に形成する熱酸化膜の膜厚を１５ｎｍ以上とし、熱酸化膜の表面のＲＭＳを０．６ｎｍ以下とし、貼り合わせ工程の後に行われる熱処理の最高処理温度を１１５０℃以下とする。
【選択図】図１

Description

本発明は、貼り合わせＳＯＩウェーハの製造方法に関する。
ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ：高周波）デバイス対応のＳＯＩウェーハとして、ベースウェーハの抵抗率を高抵抗化することで対処してきた。しかしながら、さらなる高速化に対応するためにより高い周波数に対応することが必要になってきており、従来の高抵抗ウェーハの使用のみでは対処できなくなってきている。
そこで、対応策としてＳＯＩウェーハの埋め込み酸化膜層（ＢＯＸ層）直下に、発生したキャリアを消滅させる効果を持つ層（キャリアトラップ層）を加えることが提案されており、高抵抗ウェーハ中に発生したキャリアを再結合させるための高抵抗の多結晶シリコン層をベースウェーハ上に形成することが必要となってきている。
特許文献１には、ＢＯＸ層とベースウェーハの界面に、キャリアトラップ層としての多結晶シリコン層や非晶質シリコン層を形成することが記載されている。一方、特許文献２にも、ＢＯＸ層とベースウェーハの界面に、キャリアトラップ層としての多結晶層を形成することが記載されており、さらに、多結晶シリコン層の再結晶化を防止するため、多結晶シリコン層形成後の熱処理温度を制限している。
また、特許文献３には、ＲＦデバイス対応のＳＯＩウェーハを作製するため、５００Ω・ｃｍより大きい高抵抗率のシリコン基板上に、自然酸化物層とは異なる誘電材料層を０．５〜１０ｎｍの厚さで形成した後、多結晶シリコン層を形成することが記載されている。
一方、特許文献４には、ベースウェーハの貼り合わせ面側に多結晶シリコン層又は非晶質シリコン層を形成することが記載されており、さらに、ベースウェーハとして、抵抗率が１００Ω・ｃｍ以上であり、かつ、多結晶シリコン層を形成する表面の表面粗さが２ｎｍ以上のものを用いることが記載されている。
また、特許文献５には、抵抗率が１００Ω・ｃｍ以上のベースウェーハの貼り合わせ面側に多結晶シリコン層又は非晶質シリコン層を形成する工程の前に、ベースウェーハの貼り合わせ面側に熱窒化膜を形成することが記載されている。
特表２００７−５０７０９３号公報 特表２０１３−５１３２３４号公報 特表２０１４−５０９０８７号公報 特開２０１５−６０８８７号公報 特開２０１５−２２８４３２号公報
以上のように、ＳＯＩウェーハのＢＯＸ層直下即ちベースウェーハに発生したキャリアを再結合させるためのキャリアトラップ層が必要となってきている。
多結晶シリコン層をキャリアトラップ層とする場合、ベースウェーハに多結晶シリコン層を成長させ研磨し、表面に絶縁膜を形成したボンドウェーハと室温で貼り合わせた後、ボンドウェーハを薄膜化してＳＯＩウェーハとするが、室温で貼り合わせた後のＳＯＩウェーハの製造工程では、例えば、貼り合わせ界面の結合強度を高めるための結合熱処理、薄膜化後のＳＯＩ層の表面を平坦化するための平坦化熱処理、ＳＯＩ層の膜厚を調整するための犠牲酸化熱処理等のような熱処理が行われる。
その際、室温での貼り合わせ工程前にクリーンルームに存在する環境起因のボロンがウェーハに付着し、貼り合わせ工程でウェーハの結合面に閉じ込められる。そのボロンはその後のＳＯＩウェーハ製造工程中の熱処理中にキャリアトラップ層を拡散し、高抵抗基板であるベースウェーハの抵抗率も低下させる。
高抵抗基板の抵抗率が１０００Ω・ｃｍ以下に低下すると、２次高調波歪み特性が大きく低下してしまう。従って、この環境ボロン汚染の影響をなくすことが重要であり、環境ボロン汚染の影響に関係なく、キャリアトラップ層を有するＳＯＩウェーハの２次高調波歪み特性を向上させる必要がある。
上述の特許文献３〜５には、多結晶シリコン層をキャリアトラップ層とする貼り合わせＳＯＩウェーハにおいて、多結晶シリコン層の表面に酸化膜を形成して貼り合わせることもできることが記載されている。しかしながら、いずれの特許文献にも、実際に多結晶シリコン層の表面に酸化膜を形成したことを示す実施例は開示されていない。また、ベースウェーハ上に多結晶シリコン層がある構造にベース酸化（ベースウェーハ側に酸化膜を形成すること）を行うと、表面ラフネスが大きくなり、貼り合わせができなくなるという問題があった。
本発明は、上記問題を解決するためになされたものであり、貼り合わせ界面からのボロン汚染の影響を抑えることで、高抵抗基板の抵抗率低下を抑えることができる貼り合わせＳＯＩウェーハの製造方法を提供することを目的とする。
上記課題を解決するために、本発明では、いずれもシリコン単結晶からなるボンドウェーハとベースウェーハとを絶縁膜を介して貼り合わせて貼り合わせＳＯＩウェーハを製造する方法であって、前記ベースウェーハの貼り合わせ面側に多結晶シリコン層を堆積する工程と、該多結晶シリコン層の表面を研磨して研磨面を得る工程と、該研磨面に熱酸化膜を形成する工程と、前記ボンドウェーハの貼り合わせ面に前記絶縁膜を形成する工程と、該絶縁膜と前記熱酸化膜とを密着させて前記ボンドウェーハと前記ベースウェーハを貼り合わせる貼り合わせ工程と、貼り合わせられた前記ボンドウェーハを薄膜化してＳＯＩ層を形成する工程とを有し、前記ベースウェーハとして抵抗率が１００Ω・ｃｍ以上のシリコン単結晶ウェーハを用い、前記研磨面に形成する前記熱酸化膜の膜厚を１５ｎｍ以上とし、前記研磨面に形成する前記熱酸化膜の表面のＲＭＳを０．６ｎｍ以下とし、前記貼り合わせ工程の後に行われる熱処理の最高処理温度を１１５０℃以下とする貼り合わせＳＯＩウェーハの製造方法を提供する。
このような貼り合わせＳＯＩウェーハの製造方法であれば、貼り合わせ界面からのボロン汚染の影響を抑えることができるので、高抵抗基板の抵抗率低下を抑えることができる。また、熱酸化膜の表面のＲＭＳを０．６ｎｍ以下としているので、貼り合わせ時のボイドやブリスターの発生を抑えることができる。
このとき、前記研磨面のＲＭＳを０．３ｎｍ以下とし、前記研磨面に形成する前記熱酸化膜の膜厚を２５ｎｍ以下とすることが好ましい。
このように、研磨面のＲＭＳを０．３ｎｍ以下とし、研磨面に形成する熱酸化膜の膜厚を２５ｎｍ以下とすることで、熱酸化膜の表面のＲＭＳを確実に０．６ｎｍ以下に抑えることができる。
本発明の貼り合わせＳＯＩウェーハの製造方法であれば、貼り合わせ界面からのボロン汚染の影響を抑えることができるので、高抵抗基板の抵抗率低下を抑えることができる。また、熱酸化膜の表面のＲＭＳを０．６ｎｍ以下としているので、貼り合わせ時のボイドやブリスターの発生を抑えることができる。
本発明の貼り合わせＳＯＩウェーハの製造方法の一例を示す概略図である。 実験例１における熱酸化膜の膜厚と表面粗さ（ＲＭＳ）との関係を示す図である。 実験例２における貼り合わせ工程の後に行われる熱処理（平坦化熱処理）の最高処理温度とベースウェーハの抵抗率との関係を示す図である。
以下、本発明について、図面を参照しながら詳細に説明するが、本発明はこれらに限定されるものではない。
図１は、本発明の貼り合わせＳＯＩウェーハの製造方法の一例を示す概略図である。
図１の貼り合わせＳＯＩウェーハの製造方法では、まず、いずれもシリコン単結晶からなるベースウェーハ１及びボンドウェーハ２を準備する（図１（ａ）、（ｅ））。このとき、ベースウェーハ１としては、抵抗率が１００Ω・ｃｍ以上のシリコン単結晶ウェーハを用意する。
ベースウェーハ１の抵抗率は、１００Ω・ｃｍ以上であれば高周波デバイス製造用に好適に用いることができ、１０００Ω・ｃｍ以上であることがより好ましく、３０００Ω・ｃｍ以上であることが特に好ましい。抵抗率の上限は特に限定されないが、例えば、５００００Ω・ｃｍとすることができる。
次に、ベースウェーハ１の貼り合わせ面側に多結晶シリコン層３を堆積する（図１（ｂ））。この多結晶シリコン層の堆積は、例えばエピタキシャル成長装置を用いて行うことができる。
ここで、ベースウェーハ１の表面に堆積された多結晶シリコン層３の表面を研磨して研磨面を得る（図１（ｃ））。なお、この研磨面の表面粗さ（ＲＭＳ，１μｍ角）は０．３ｎｍ以下とすることが好ましい。
次に、例えば熱酸化等によって、多結晶シリコン層３の研磨面に熱酸化膜４を形成する（図１（ｄ））。この熱酸化膜４の膜厚としては、１５ｎｍ以上であればよく、１５ｎｍ以上２５ｎｍ以下の範囲が好ましい。熱酸化膜４の膜厚が１５ｎｍ未満では、室温での貼り合わせ時に貼り合わせ界面に挟まれたボロンの拡散を十分に抑えることができず、高抵抗基板の抵抗率の低下を抑えることができなくなる。
また、この熱酸化膜４の表面の表面粗さ（ＲＭＳ，１μｍ角）は０．６ｎｍ以下とする。熱酸化膜４の表面のＲＭＳが０．６ｎｍを超えると、貼り合わせ時のボイドやブリスターの発生を抑えることができなくなる。
なお、本発明者らは、多結晶シリコン層を熱酸化して形成した熱酸化膜の膜厚が薄くなるほど、熱酸化膜の表面の表面粗さは良好となり、表面粗さが良好となれば貼り合わせ不良が発生しにくくなることを新たに見出した。これに基づいて、本発明では、多結晶シリコン層の研磨面のＲＭＳを０．３ｎｍ以下とし、熱酸化膜の膜厚を所定の膜厚（例えば２５ｎｍ以下）とすることで、熱酸化膜の表面のＲＭＳを確実に０．６ｎｍ以下に抑えることができる。
次に、例えば熱酸化やＣＶＤ等によって、ボンドウェーハ２の貼り合わせ面に、埋め込み酸化膜層となる絶縁膜５（例えば、酸化膜）を形成する（図１（ｆ））。この場合、絶縁膜５の形成は、貼り合わせ面のみならず、ボンドウェーハの全体に形成するようにしてもよい。
この後の工程では、上述のようにして多結晶シリコン層と熱酸化膜を形成したベースウェーハと、絶縁膜を形成したボンドウェーハとを貼り合わせ、その後ボンドウェーハを薄膜化してＳＯＩ層を形成するが、本発明の貼り合わせＳＯＩウェーハの製造方法では、このボンドウェーハを薄膜化してＳＯＩ層を形成する工程は、イオン注入剥離法により行うことが好ましい。
イオン注入剥離法によってＳＯＩ層を形成する場合は、例えば上述の絶縁膜５の形成（図１（ｆ））の後、ボンドウェーハ２に対して絶縁膜５の上からイオン注入機により、水素イオンと希ガスイオンのうちの少なくとも一種類のガスイオンを注入して、ボンドウェーハ２内にイオン注入層６を形成する（図１（ｇ））。
次に、多結晶シリコン層３と熱酸化膜４が形成されたベースウェーハ１を、熱酸化膜４が形成された面が接するように、絶縁膜５及びイオン注入層６を形成したボンドウェーハ２と密着させて貼り合わせる（図１（ｈ））。
その後、貼り合わせられたボンドウェーハ２を薄膜化してＳＯＩ層７を形成する。
イオン注入剥離法によってＳＯＩ層を形成する場合は、貼り合わせたウェーハに対して、イオン注入層６に微小気泡層を発生させる熱処理（剥離熱処理）を施し、イオン注入層６（微小気泡層）でボンドウェーハ２を剥離して、ベースウェーハ１上に絶縁膜５とＳＯＩ層７が形成された貼り合わせＳＯＩウェーハ８を作製する（図１（ｉ））。
上記のように作製した貼り合わせＳＯＩウェーハに対し、貼り合わせ界面の結合強度を高めるための結合熱処理、薄膜化後のＳＯＩ層の表面を平坦化するための平坦化熱処理、ＳＯＩ層の膜厚を調整するための犠牲酸化熱処理等のような熱処理を行う。
なお、本発明では、貼り合わせ工程の後に行われるこれらの熱処理の最高処理温度を１１５０℃以下とする。ただし、貼り合わせＳＯＩウェーハに対する結合熱処理は必ず行われる。この結合熱処理は、平坦化熱処理や犠牲酸化熱処理等と兼ねて行われてもよいし、別途行なわれてもよい。即ち、本発明では、熱処理の名称や目的に関わらず、これらの貼り合わせ工程の後に行われる全ての熱処理が最高処理温度１１５０℃以下で行われる必要がある。
貼り合わせ工程の後に行われる熱処理の最高処理温度が１１５０℃を超えると、多結晶シリコン層の研磨面に形成した熱酸化膜の膜厚が１５ｎｍ以上であっても、室温での貼り合わせ時に貼り合わせ界面に挟まれたボロンの拡散を十分に抑えることができず、高抵抗基板の抵抗率の低下を抑えることができなくなる。
以上説明したような本発明の貼り合わせＳＯＩウェーハの製造方法であれば、貼り合わせ界面からのボロン汚染の影響を抑えることで、高抵抗基板の抵抗率低下を抑えることができる。
以下、実験例を示して、多結晶シリコン層の研磨面に形成した熱酸化膜の膜厚と表面粗さとの関係、及び貼り合わせ工程の後に行われる熱処理の最高処理温度とベースウェーハの抵抗率との関係についてさらに具体的に説明する。
（実験例１）
ベースウェーハとして、直径３００ｍｍ、結晶方位＜１００＞、抵抗率３０００Ω・ｃｍの鏡面研磨されたシリコン単結晶ウェーハを複数用意した。このウェーハの表面に、常圧エピタキシャル成長装置を用いて、厚さ３μｍの多結晶シリコン層を堆積し、その表面を１μｍ研磨することで、多結晶シリコン層の研磨面の表面粗さ（ＡＦＭ（原子間力顕微鏡）で１μｍ角のＲＭＳ）が０．２０ｎｍのウェーハを作製した。
これらのウェーハに熱酸化時間を変えて熱酸化を行い、膜厚がそれぞれ１５ｎｍ，２０ｎｍ，２８ｎｍ，３４ｎｍの熱酸化膜を形成し、それぞれの熱酸化膜表面の表面粗さ（ＡＦＭで１μｍ角のＲＭＳ）を測定した。その結果を表１及び図２に示す。なお、図２は表１の結果をグラフにプロットしたものである。
Figure 2017220503
表１及び図２に示されるように、形成した熱酸化膜の膜厚がそれぞれ１５ｎｍ，２０ｎｍのウェーハにおいては、熱酸化膜の表面のＲＭＳが０．６ｎｍ以下であったのに対し、形成した熱酸化膜の膜厚がそれぞれ２８ｎｍ，３４ｎｍのウェーハにおいては、熱酸化膜の表面のＲＭＳが０．６ｎｍを超えていた。
これらの熱酸化膜を形成したウェーハを、ボンドウェーハ（酸化膜付きのシリコン単結晶ウェーハ、剥離用のイオン注入層形成済み）と貼り合わせ、剥離熱処理を行ってボンドウェーハを剥離してＳＯＩ層を形成し、貼り合わせＳＯＩウェーハを作製した。これらの貼り合わせＳＯＩウェーハについて、貼り合わせ不良（ボイド発生）の有無を確認したところ、熱酸化膜の表面のＲＭＳが０．６ｎｍを超えているウェーハ（熱酸化膜の膜厚：２８ｎｍ，３４ｎｍ）を用いた場合にのみ、ボイドの発生が確認された。
（実験例２）
実験例１で作製した貼り合わせＳＯＩウェーハのＳＯＩ層の表面に９００℃で犠牲酸化と酸化膜除去を行った後、平坦化熱処理として１１００〜１２００℃の範囲で２時間の熱処理（１００％Ａｒ雰囲気）を行い、貼り合わせ界面からベースウェーハの表面近傍の深さ方向の抵抗率分布をＳＲ（Ｓｐｒｅａｄｉｎｇ Ｒｅｓｉｓｔａｎｃｅ）測定により測定し、抵抗率の最小値を求めた。その結果を表２及び図３に示す。なお、図３は表２の結果をグラフにプロットしたものである。
Figure 2017220503
表２及び図３に示されるように、熱処理温度が１１００℃から１１５０℃までは、いずれの場合においてもベースウェーハが１０００Ω・ｃｍ以上の高抵抗率を維持していたが、１１５０℃を超えると抵抗率の低下が顕著になり、熱酸化膜の膜厚が１５ｎｍの場合のベースウェーハの抵抗率が１０００Ω・ｃｍ未満となった。特に１２００℃では、ベースウェーハの抵抗率が極端に低下することがわかった。
以下、実施例及び比較例を用いて本発明を具体的に説明するが、本発明はこれらに限定されるものではない。
（実施例１）
ベースウェーハとして、直径３００ｍｍ、ｐ型、結晶方位＜１００＞、抵抗率３０００Ω・ｃｍの鏡面研磨されたシリコン単結晶ウェーハを用意した。ベースウェーハの表面に、常圧エピタキシャル成長装置を用いて、厚さ３μｍの多結晶シリコン層を堆積し、その表面を１μｍ研磨することで、多結晶シリコン層の研磨面の表面粗さ（ＡＦＭで１μｍ角のＲＭＳ）を０．２０ｎｍとした。
このベースウェーハに熱酸化を行い、多結晶シリコン層の研磨面に膜厚が１５ｎｍの熱酸化膜を形成した。この熱酸化膜の表面の表面粗さ（ＡＦＭで１μｍ角のＲＭＳ）を測定したところ、０．３５ｎｍであった。
一方、ボンドウェーハとしては、シリコン単結晶ウェーハ（直径３００ｍｍ、ｐ型、結晶方位＜１００＞、抵抗率１０Ω・ｃｍ）を用意し、その表面に厚さ１８０ｎｍの酸化膜（絶縁膜）を形成した。
その後、イオン注入剥離法により薄膜化するために、形成した酸化膜の上から水素イオンの注入を行った。なお、水素イオンの注入条件は加速エネルギー５０ｋｅＶ、ドーズ量５×１０１６／ｃｍ２とした。
上記のようにして多結晶シリコン層と熱酸化膜を形成したベースウェーハと、上記のようにして絶縁膜とイオン注入層を形成したボンドウェーハとを貼り合わせ、５００℃、３０分間の剥離熱処理を行って、ボンドウェーハを剥離してＳＯＩ層を形成し、貼り合わせＳＯＩウェーハを作製した。作製した貼り合わせＳＯＩウェーハについて、貼り合わせ不良（ボイド発生）の有無を評価し、その結果を表３に示した。
また、剥離後のＳＯＩ層表面（剥離面）に対し、犠牲酸化処理（９００℃酸化（酸化膜厚２００ｎｍ）＋酸化膜除去）、平坦化熱処理（１１５０℃、２時間、１００％Ａｒ雰囲気）、犠牲酸化処理（９００℃酸化＋酸化膜除去）を行い、ＳＯＩ層の膜厚を８０ｎｍとした。
上記の熱処理を行った貼り合わせＳＯＩウェーハについて、ベースウェーハの抵抗率（Ω・ｃｍ）を測定し、その結果を表３に示した。
（実施例２）
実施例１と同様にして貼り合わせＳＯＩウェーハの作製及び熱処理を行った。ただし、多結晶シリコン層の研磨面に形成する熱酸化膜の膜厚は２０ｎｍとした。この熱酸化膜の表面のＲＭＳは０．４５ｎｍであった。
また、実施例１と同様にして、ボイド発生の有無の評価、及びベースウェーハの抵抗率の測定を行い、これらの結果を表３に示した。
（実施例３）
実施例１と同様にして貼り合わせＳＯＩウェーハの作製及び熱処理を行った。ただし、多結晶シリコン層の研磨面に形成する熱酸化膜の膜厚は２５ｎｍとした。この熱酸化膜の表面のＲＭＳは０．５５ｎｍであった。
また、実施例１と同様にして、ボイド発生の有無の評価、及びベースウェーハの抵抗率の測定を行い、これらの結果を表３に示した。
（比較例１）
実施例１と同様にして貼り合わせＳＯＩウェーハの作製及び熱処理を行った。ただし、多結晶シリコン層の研磨面に形成する熱酸化膜の膜厚は３０ｎｍとした。この熱酸化膜の表面のＲＭＳは０．８ｎｍであった。
また、実施例１と同様にして、ボイド発生の有無の評価、及びベースウェーハの抵抗率の測定を行い、これらの結果を表３に示した。
（比較例２）
実施例１と同様にして貼り合わせＳＯＩウェーハの作製及び熱処理を行った。ただし、多結晶シリコン層の研磨面に形成する熱酸化膜の膜厚は１０ｎｍとした。この熱酸化膜の表面のＲＭＳは０．３ｎｍであった。
また、実施例１と同様にして、ボイド発生の有無の評価、及びベースウェーハの抵抗率の測定を行い、これらの結果を表３に示した。
（比較例３）
実施例１と同様にして貼り合わせＳＯＩウェーハの作製及び熱処理を行った。ただし、多結晶シリコン層の研磨面には熱酸化膜を形成しなかった。
また、実施例１と同様にして、ボイド発生の有無の評価、及びベースウェーハの抵抗率の測定を行い、これらの結果を表３に示した。
（比較例４）
実施例１と同様にして貼り合わせＳＯＩウェーハの作製及び熱処理を行った。ただし、平坦化熱処理は１２００℃、１時間、１００％Ａｒ雰囲気の条件で行った。
また、実施例１と同様にして、ボイド発生の有無の評価、及びベースウェーハの抵抗率の測定を行い、これらの結果を表３に示した。
（比較例５）
実施例１と同様にして貼り合わせＳＯＩウェーハの作製及び熱処理を行った。ただし、多結晶シリコン層の研磨面に形成する熱酸化膜の膜厚は２５ｎｍとし、また、平坦化熱処理は１２００℃、１時間、１００％Ａｒ雰囲気の条件で行った。多結晶シリコン層の研磨面に形成した熱酸化膜の表面のＲＭＳは０．５５ｎｍであった。
また、実施例１と同様にして、ボイド発生の有無の評価、及びベースウェーハの抵抗率の測定を行い、これらの結果を表３に示した。
Figure 2017220503
表３に示されるように、本発明の貼り合わせＳＯＩウェーハの製造方法で貼り合わせＳＯＩウェーハを製造した実施例１〜３では、ボイドが発生せず、また、ベースウェーハの抵抗率は１０００Ω・ｃｍを確保できた。
一方、熱酸化膜の表面のＲＭＳが０．６ｎｍを超えていた比較例１では、ボイドが発生した。また、熱酸化膜の膜厚が１５ｎｍ未満であった比較例２や熱酸化膜を形成しなかった比較例３、及び貼り合わせ工程の後に最高処理温度が１１５０℃を超えた熱処理（平坦化熱処理）を行った比較例４，５では、ベースウェーハの抵抗率の大幅な低下が確認された。
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
１…ベースウェーハ、 ２…ボンドウェーハ、 ３…多結晶シリコン層、
４…熱酸化膜、 ５…絶縁膜、 ６…イオン注入層、 ７…ＳＯＩ層、
８…貼り合わせＳＯＩウェーハ。

Claims (2)

  1. いずれもシリコン単結晶からなるボンドウェーハとベースウェーハとを絶縁膜を介して貼り合わせて貼り合わせＳＯＩウェーハを製造する方法であって、
    前記ベースウェーハの貼り合わせ面側に多結晶シリコン層を堆積する工程と、
    該多結晶シリコン層の表面を研磨して研磨面を得る工程と、
    該研磨面に熱酸化膜を形成する工程と、
    前記ボンドウェーハの貼り合わせ面に前記絶縁膜を形成する工程と、
    該絶縁膜と前記熱酸化膜とを密着させて前記ボンドウェーハと前記ベースウェーハを貼り合わせる貼り合わせ工程と、
    貼り合わせられた前記ボンドウェーハを薄膜化してＳＯＩ層を形成する工程とを有し、
    前記ベースウェーハとして抵抗率が１００Ω・ｃｍ以上のシリコン単結晶ウェーハを用い、
    前記研磨面に形成する前記熱酸化膜の膜厚を１５ｎｍ以上とし、
    前記研磨面に形成する前記熱酸化膜の表面のＲＭＳを０．６ｎｍ以下とし、
    前記貼り合わせ工程の後に行われる熱処理の最高処理温度を１１５０℃以下とすることを特徴とする貼り合わせＳＯＩウェーハの製造方法。
  2. 前記研磨面のＲＭＳを０．３ｎｍ以下とし、前記研磨面に形成する前記熱酸化膜の膜厚を２５ｎｍ以下とすることを特徴とする請求項１に記載の貼り合わせＳＯＩウェーハの製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210108073A (ko) * 2020-02-25 2021-09-02 (주)더숨 Soi 기판 제조 방법
EP3742473A4 (en) * 2018-01-17 2021-09-29 Sumco Corporation PROCESS FOR MANUFACTURING TIE SLICE, AND TIE SLICE
WO2021246279A1 (ja) * 2020-06-04 2021-12-09 株式会社Sumco 貼り合わせウェーハ用の支持基板

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018106535A1 (en) * 2016-12-05 2018-06-14 Sunedison Semiconductor Limited High resistivity silicon-on-insulator structure and method of manufacture thereof
JP6827442B2 (ja) * 2018-06-14 2021-02-10 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法及び貼り合わせｓｏｉウェーハ

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10107237A (ja) * 1996-09-30 1998-04-24 Toshiba Corp 誘電体分離基板とその製造方法
JP2000294470A (ja) * 1999-04-09 2000-10-20 Shin Etsu Handotai Co Ltd Ｓｏｉウエーハおよびｓｏｉウエーハの製造方法
JP2005109149A (ja) * 2003-09-30 2005-04-21 Toshiba Ceramics Co Ltd 半導体ウエハの製造方法
JP2007173354A (ja) * 2005-12-20 2007-07-05 Shin Etsu Chem Co Ltd Ｓｏｉ基板およびｓｏｉ基板の製造方法
WO2014080874A1 (ja) * 2012-11-22 2014-05-30 信越化学工業株式会社 複合基板の製造方法及び複合基板
JP2014127590A (ja) * 2012-12-26 2014-07-07 Shin Etsu Handotai Co Ltd 高周波半導体装置及び高周波半導体装置の製造方法
JP2015060887A (ja) * 2013-09-17 2015-03-30 信越半導体株式会社 Ｓｏｉウェーハの製造方法及び貼り合わせｓｏｉウェーハ
JP2015228432A (ja) * 2014-06-02 2015-12-17 信越半導体株式会社 Ｓｏｉウェーハの製造方法及び貼り合わせｓｏｉウェーハ

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3618254B2 (ja) * 1998-06-02 2005-02-09 信越半導体株式会社 Ｓｏｉ基板の製造方法
WO2005031842A2 (en) 2003-09-26 2005-04-07 Universite Catholique De Louvain Method of manufacturing a multilayer semiconductor structure with reduced ohmic losses
JP2006294957A (ja) * 2005-04-13 2006-10-26 Shin Etsu Handotai Co Ltd 貼り合わせｓｏｉウエーハの製造方法及び貼り合わせｓｏｉウエーハ
JP4876442B2 (ja) * 2005-06-13 2012-02-15 株式会社Ｓｕｍｃｏ Ｓｉｍｏｘウェーハの製造方法およびｓｉｍｏｘウェーハ
FR2953640B1 (fr) 2009-12-04 2012-02-10 S O I Tec Silicon On Insulator Tech Procede de fabrication d'une structure de type semi-conducteur sur isolant, a pertes electriques diminuees et structure correspondante
FR2973158B1 (fr) * 2011-03-22 2014-02-28 Soitec Silicon On Insulator Procédé de fabrication d'un substrat de type semi-conducteur sur isolant pour applications radiofréquences
CN102790007A (zh) * 2012-07-24 2012-11-21 沈阳硅基科技有限公司 一种厚膜tm-soi硅片的制备方法
JP6118757B2 (ja) * 2014-04-24 2017-04-19 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法
JP6100200B2 (ja) * 2014-04-24 2017-03-22 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10107237A (ja) * 1996-09-30 1998-04-24 Toshiba Corp 誘電体分離基板とその製造方法
JP2000294470A (ja) * 1999-04-09 2000-10-20 Shin Etsu Handotai Co Ltd Ｓｏｉウエーハおよびｓｏｉウエーハの製造方法
JP2005109149A (ja) * 2003-09-30 2005-04-21 Toshiba Ceramics Co Ltd 半導体ウエハの製造方法
JP2007173354A (ja) * 2005-12-20 2007-07-05 Shin Etsu Chem Co Ltd Ｓｏｉ基板およびｓｏｉ基板の製造方法
WO2014080874A1 (ja) * 2012-11-22 2014-05-30 信越化学工業株式会社 複合基板の製造方法及び複合基板
JP2014127590A (ja) * 2012-12-26 2014-07-07 Shin Etsu Handotai Co Ltd 高周波半導体装置及び高周波半導体装置の製造方法
JP2015060887A (ja) * 2013-09-17 2015-03-30 信越半導体株式会社 Ｓｏｉウェーハの製造方法及び貼り合わせｓｏｉウェーハ
JP2015228432A (ja) * 2014-06-02 2015-12-17 信越半導体株式会社 Ｓｏｉウェーハの製造方法及び貼り合わせｓｏｉウェーハ

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3742473A4 (en) * 2018-01-17 2021-09-29 Sumco Corporation PROCESS FOR MANUFACTURING TIE SLICE, AND TIE SLICE
US11211285B2 (en) 2018-01-17 2021-12-28 Sumco Corporation Method of producing bonded wafer and bonded wafer
KR20210108073A (ko) * 2020-02-25 2021-09-02 (주)더숨 Soi 기판 제조 방법
KR102533585B1 (ko) 2020-02-25 2023-05-18 주식회사 효산 Soi 기판 제조 방법
WO2021246279A1 (ja) * 2020-06-04 2021-12-09 株式会社Sumco 貼り合わせウェーハ用の支持基板

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