CN112530855B - 复合异质集成半导体结构、半导体器件及制备方法 - Google Patents

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Abstract

本发明提供一种复合异质集成半导体结构、半导体器件及制备方法，可集成具有不同功能、不同特性的材料层，实现复合异质集成，且根据不同材料层所具有的特点，从而可发挥各材料层的不同优势，以获得高质量、高性能的半导体器件；进一步的，半导体单晶晶片可以回收循环利用，从而可大大降低成本。

Description

复合异质集成半导体结构、半导体器件及制备方法
技术领域
本发明涉及半导体技术领域，特别是涉及一种复合异质集成半导体结构、半导体器件及制备方法。
背景技术
半导体材料是一类具有半导体性能(导电能力介于导体与绝缘体之间，电阻率约在1mΩ·cm～1GΩ·cm范围内)、可用来制作半导体器件和集成电路的电子材料。随着科技的发展，半导体材料已由第一代半导体材料如硅(Si)、锗(Ge)等及第二代化合物半导体材料如砷化镓(GaAs)、磷化铟(InP)等发展到现在的第三代宽禁带半导体材料如碳化硅(SiC)、氮化镓(GaN)、氧化镓(Ga2O3)、金刚石、氮化铝(AlN)等。
其中，在第一代半导体材料中，硅(Si)材料由于分布广泛、价格低廉，且工艺成熟，因此在半导体领域得到最广泛的应用，但在光学、高频、高功率器件等的应用上，却难以满足需求。第三代半导体材料相较于第一代、第二代半导体材料，具有更宽的禁带宽度、更高的击穿电场、更高的热导率、更高的电子饱和速率及更强的抗辐照能力，因而更适合于制作高频、抗辐照及大功率器件。如在第三代半导体材料中，GaN材料由于其具有极高的击穿电压、较高的电子迁移率、较高的电子饱和速度以及极高的功率密度，使其在高频、高功率的通信领域具有十分巨大的应用市场和无限的潜能，但高质量的GaN单晶材料价格高昂；SiC材料具有良好的导热性，在大功率电子器件方面应用广泛，但同样的高质量的高纯半绝缘SiC材料价格高昂；Ga2O3材料则带隙更大、击穿场强更高，在大功率电力电子器件、高频装备和日盲光电探测器等方面具有重要应用，但散热能力的不足严重限制了Ga2O3器件的性能；金刚石材料具有极高的导热率，在作为衬底使用时，可以为电子器件提供极优异的散热环境而使电子器件的性能大幅提升，但极高昂的成本更是难以广泛应用。可见，半导体材料均各具优势但也都存在缺点。
自1965年摩尔定律的提出，微电子技术已飞速发展超过半个世纪，以微缩技术带来芯片性能的提升已接近极限，因此，将具有不同功能的材料、器件和模块等集成在一起，以向芯片功能多样化的超越摩尔定律(More than Moore)方向发展，已成为研究热点。因此，如何将不同的半导体材料集成到一起，发挥各自对应的优势特性，以弥补其不足，成为半导体发展最关键的问题。
目前，为集成具有不同功能的材料层，较为广泛采用的为异质外延技术，但异质外延技术存在不可忽视的晶格失配和热失配的问题，其将造成如高缺陷密度、高位错密度等缺陷，降低器件的寿命、影响器件的性能和可靠性。
因此，提供一种复合异质集成半导体结构、半导体器件及制备方法，实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种复合异质集成半导体结构、半导体器件及制备方法，用于解决现有技术中难以制备高质量的、具有不同功能的复合异质集成半导体结构的问题。
为实现上述目的及其他相关目的，本发明提供一种复合异质集成半导体结构的制备方法，包括以下步骤：
提供具有注入面的第一半导体单晶晶片及具有注入面的第二半导体单晶晶片；
自所述第一半导体单晶晶片的注入面进行第一离子注入，于所述第一半导体单晶晶片的第一预设深度处形成第一缺陷层；自所述第二半导体单晶晶片的注入面进行第二离子注入，于所述第二半导体单晶晶片的第二预设深度处形成第二缺陷层；其中，所述第一半导体单晶晶片的剥离温度为T1，所述第二半导体单晶晶片的剥离温度为T2，且T2＞T1；
于所述第一半导体单晶晶片的注入面上形成第一键合介质层；于所述第二半导体单晶晶片的注入面上形成第二键合介质层；
键合所述第一键合介质层及第二键合介质层；
进行第一退火，所述第一退火的温度为t1，且T2＞t1≥T1，沿所述第一缺陷层进行剥离，形成第一损伤层；
进行第一表面处理，去除所述第一损伤层，显露第一半导体单晶薄膜；
于所述第一半导体单晶薄膜的表面形成第三键合介质层；
提供支撑衬底，于所述支撑衬底的表面形成第四键合介质层；
键合所述第三键合介质层及第四键合介质层；
进行第二退火，所述第二退火的温度为t2，且t2≥T2，沿所述第二缺陷层进行剥离，形成第二损伤层；
进行第二表面处理，去除所述第二损伤层，显露第二半导体单晶薄膜；
于所述第二半导体单晶薄膜的表面形成第五键合介质层；
提供基底，于所述基底的表面形成第六键合介质层；
键合所述第五键合介质层及第六键合介质层，并进行退火处理；
去除所述支撑衬底、第三键合介质层及第四键合介质层，显露所述第一半导体单晶薄膜。
可选地，所述第一半导体单晶晶片包括GaN单晶晶片或Ga2O3单晶晶片，所述第二半导体单晶晶片包括SiC单晶晶片或金刚石单晶晶片。
可选地，所述基底包括硅单晶晶片、表面为氧化硅的硅晶片及绝缘体上硅晶片中的一种。
可选地，所述离子注入包括H离子注入及He离子注入中的一种或组合；所述第一预设深度为150nm～50μm；所述第二预设深度为150nm～50μm。
可选地，所述第一退火的温度t1的取值范围为700℃≥t1≥50℃，所述第二退火的温度t2的取值范围为1600℃≥t2≥800℃；所述退火处理的温度取值范围为500℃～1000℃；退火包括在真空、氮气及惰性气体中的至少一种所形成的气氛下进行。
可选地，所述键合的方式包括介质层键合，其中，键合介质层包括氧化硅、氧化铝及氮化硅中的一种或组合，键合介质层的厚度范围为1nm～10μm。
可选地，所述键合的方式包括表面活化键合，其中，键合介质层为纳米硅，键合介质层的厚度范围为1nm～10nm。
可选地，所述第一表面处理的方法包括高温退火、化学机械抛光、湿法腐蚀及离子束刻蚀中的一种或组合；所述第二表面处理的方法包括高温退火、化学机械抛光、湿法腐蚀及离子束刻蚀中的一种或组合。
可选地，去除所述支撑衬底、第三键合介质层及第四键合介质层，显露所述第一半导体单晶薄膜的方法包括机械研磨法、化学机械抛光、湿法腐蚀及离子束刻蚀中的一种或组合。
本发明还提供一种复合异质集成半导体结构，所述复合异质集成半导体结构包括自上而下的第一半导体单晶薄膜、第二半导体单晶薄膜及基底，且所述第一半导体单晶薄膜与所述第二半导体单晶薄膜之间以及所述第二半导体单晶薄膜与所述基底之间均具有键合介质层。
本发明还提供一种半导体器件的制备方法，包括采用上述复合异质集成半导体结构的制备方法制备所述半导体器件。
本发明还提供一种半导体器件，所述半导体器件包括所述复合异质集成半导体结构。
如上所述，本发明的复合异质集成半导体结构、半导体器件及制备方法，可集成具有不同功能、不同特性的材料层，实现复合异质集成，且根据不同材料层所具有的特点，从而可发挥各材料层的不同优势，以获得高质量、高性能的半导体器件；进一步的，半导体单晶晶片可以回收循环利用，从而可大大降低成本。
附图说明
图1显示为本发明中制备复合异质集成半导体结构的工艺流程图。
图2显示为本发明中于第一半导体单晶晶片中形成第一缺陷层后的结构示意图。
图3显示为本发明中于第二半导体单晶晶片中形成第二缺陷层后的结构示意图。
图4显示为本发明中键合第一键合介质层及第二键合介质层后的结构示意图。
图5显示为本发明中进行第一退火及剥离后的结构示意图。
图6显示为本发明中进行第一表面处理去除第一损伤层后的结构示意图。
图7显示为本发明中键合第三键合介质层及第四键合介质层后的结构示意图。
图8显示为本发明中进行第二退火及剥离后的结构示意图。
图9显示为本发明中进行第二表面处理去除第二损伤层后的结构示意图。
图10显示为本发明中键合第五键合介质层及第六键合介质层以及进行退火处理后的结构示意图。
图11显示为本发明中去除支撑衬底、第三键合介质层及第四键合介质层显露第一半导体单晶薄膜后的结构示意图。
元件标号说明
100 第一半导体单晶晶片
100a 第一半导体单晶晶片的注入面
101 第一半导体单晶薄膜
102 第一缺陷层
1021、1022 第一损伤层
103 第一半导体回收单晶晶片
200 第二半导体单晶晶片
200a 第二半导体单晶晶片的注入面
201 第二半导体单晶薄膜
202 第二缺陷层
2021、2022 第二损伤层
203 第二半导体回收单晶晶片
301 第一键合介质层
302 第二键合介质层
303 第三键合介质层
304 第四键合介质层
305 第五键合介质层
306 第六键合介质层
400 支撑衬底
500 基底
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。本文使用的“介于……之间”表示包括两端点值。
在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，其组件布局型态也可能更为复杂。
如图1所示，本发明提供一种复合异质集成半导体结构的制备方法，可集成具有不同功能、不同特性的材料层，实现复合异质集成，且根据不同材料层所具有的特点，从而可发挥各材料层的不同优势，以便于后续获得高质量、高性能的半导体器件，进一步的半导体单晶晶片可以回收循环利用，从而可大大降低成本。
参阅图2～图11，有关所述复合异质集成半导体结构的制备具体可包括以下步骤：
首先，参阅图2及图3，提供具有注入面100a的第一半导体单晶晶片100及具有注入面200a的第二半导体单晶晶片200，所述第一半导体单晶晶片100及第二半导体单晶晶片200的尺寸、厚度、晶向可根据需要进行选择，此处不作过分限制。
接着，参阅图2及图3，自所述第一半导体单晶晶片100的注入面100a进行第一离子注入，于所述第一半导体单晶晶片100的第一预设深度处形成第一缺陷层102；自所述第二半导体单晶晶片200的注入面200a进行第二离子注入，于所述第二半导体单晶晶片200的第二预设深度处形成第二缺陷层202；其中，所述第一半导体单晶晶片100的剥离温度为T1，所述第二半导体单晶晶片的剥离温度为T2，且T2＞T1。
作为示例，所述第一半导体单晶晶片100包括但不限于GaN单晶晶片或Ga2O3单晶晶片，所述第二半导体单晶晶片200包括但不限于SiC单晶晶片或金刚石单晶晶片。
具体的，所述第一半导体单晶晶片100包括但并非仅限于GaN单晶晶片或Ga2O3单晶晶片，所述第二半导体单晶晶片200包括但非仅限于SiC单晶晶片或金刚石单晶晶片。所述第一半导体单晶晶片100与所述第二半导体单晶晶片200具有不同的剥离温度，从而在后续的剥离工艺中，根据需要可进行分步剥离，以最终获得需要的所述复合异质集成半导体结构。其中，所述第一半导体单晶晶片100可采用剥离温度为T1的如GaN单晶晶片或Ga2O3单晶晶片，即所述T1的取值范围优选为400℃～500℃，如400℃、450℃、500℃等，但并非局限于此，如所述第一半导体单晶晶片100还可选用T1的取值范围为50℃～700℃的材质，如T1为50℃、200℃、400℃、450℃、500℃及700℃等任何范围内的值；所述第二半导体单晶晶片200可采用剥离温度为T2的如SiC单晶晶片或金刚石单晶晶片，即所述T2的取值范围优选为1000℃以上，如1000℃、1200℃等，但并非局限于此，如所述第二半导体单晶晶片200还可选用T2的取值范围为800℃～1600℃的材质，如T2为800℃、1000℃、1200℃、1400℃及1600℃等任何范围内的值。
优选的，所述第二半导体单晶晶片200的剥离温度T2与所述第一半导体单晶晶片100的剥离温度T1之间的温度差ΔT为400℃～800℃，如400℃、500℃、800℃等任何范围内的值，以便于后续剥离工艺中，可实现良好的分步剥离。
作为示例，所述离子注入包括H离子注入及He离子注入中的一种或组合；所述第一预设深度为150nm～50μm，如厚度为150nm、1μm、5μm、10μm及50μm等任何范围内的值；所述第二预设深度为150nm～50μm，如厚度为150nm、1μm、5μm、10μm及50μm等任何范围内的值。
具体的，当所述第一半导体单晶晶片100采用GaN单晶晶片时，注入能量包括20keV～3MeV，如20keV、50keV、100keV、1MeV、3MeV等任何范围内的值，注入剂量包括2×1017ions/cm2～1×1018ions/cm2，如2×1017ions/cm2、3×1017ions/cm2、5×1017ions/cm2、1×1018ions/cm2等任何范围内的值。当所述第一半导体单晶晶片100采用Ga2O3单晶晶片时，注入能量包括5keV～1MeV，如5keV、10keV、100keV、1MeV等任何范围内的值，注入剂量包括1×1016ions/cm2～6×1017ions/cm2，如1×1016ions/cm2、5×1016ions/cm2、1×1017ions/cm2、6×1017ions/cm2等任何范围内的值。当所述第二半导体单晶晶片200采用SiC单晶晶片时，注入能量包括20keV～2MeV，如20keV、50keV、100keV、1MeV、2MeV等任何范围内的值，注入剂量包括1×1016ions/cm2～1×1017ions/cm2，如1×1016ions/cm2、5×1016ions/cm2、1×1017ions/cm2等任何范围内的值。当所述第二半导体单晶晶片200采用金刚石单晶晶片时，注入能量包括20keV～2MeV，如20keV、50keV、100keV、1MeV、2MeV等任何范围内的值，注入剂量包括1×1016ions/cm2～1×1018ions/cm2，如1×1016ions/cm2、5×1016ions/cm2、1×1017ions/cm2、1×1018ions/cm2等任何范围内的值。
如图2，箭头表示离子注入的方向。在一示例中，可自所述第一半导体单晶晶片100的注入面100a进行单类型离子注入，即可包括H离子注入或He离子注入。当注入离子为H离子时，所述H离子可对所述第一预设深度处的所述第一半导体单晶晶片100的晶格形成破坏，即形成所述第一缺陷层102，且在所述第一缺陷层102的上方形成第一半导体单晶薄膜101，在所述第一缺陷层102的下方形成第一半导体回收单晶晶片103。在退火时，所述H离子迁移聚集在所述第一缺陷层102中并产生压强，在后续的剥离处理过程中，所述第一半导体单晶晶片100可以在所述第一缺陷层102处实现剥离，其中，形成所述第一缺陷层102的深度由离子注入的能量决定，而能否剥离由离子注入的剂量决定。当注入离子为He离子时，所述He离子会在所述第一半导体单晶晶片100内的第一预设深度形成所述第一缺陷层102，在退火时，所述He离子会迁移聚集在所述第一缺陷层102中并产生压强，在后续的剥离处理过程中，所述第一半导体单晶晶片100可以在所述第一缺陷层102处实现剥离。在另一示例中，也可自所述注入面100a的表面进行两种类型离子的共注入，即注入离子为He离子及H离子，其中，先注入的所述He离子如上所述可用于形成较大的空体积缺陷，后注入的所述H离子则可以被所述He离子注入所形成的较大的空体积缺陷捕获，从而增加空体积缺陷内部的压强，并通过退火工艺作用，使缺陷更易生长，最终形成可以分离所述第一半导体单晶晶片100的裂痕，进而促进所述第一半导体单晶晶片100在所述第一缺陷层102处实现剥离，可以有效地促进所述第一半导体单晶晶片100在离子注入剂量较低的情况下剥离，即可以有效地降低离子注入的总剂量，进而缩短了制备周期，节约生产成本。
在图3中，有关所述第二半导体单晶晶片200自注入面200a进行离子注入，形成第二缺陷层202、第二半导体单晶薄膜201及第二半导体回收单晶晶片203的步骤及方法可参阅所述第一半导体单晶晶片100，此处不作赘述。
接着，参阅图4，于所述第一半导体单晶晶片100的注入面100a上形成第一键合介质层301；于所述第二半导体单晶晶片200的注入面200a上形成第二键合介质层302，并键合所述第一键合介质层301及第二键合介质层302。
作为示例，所述键合的方式包括介质层键合，其中，键合介质层包括氧化硅、氧化铝及氮化硅中的一种，键合介质层的厚度范围为1nm～10μm，如1nm、10nm、50nm、1μm、5μm、10μm等任何范围内的值；所述键合的方式包括表面活化键合，其中，键合介质层为纳米硅，键合介质层的厚度范围为1nm～10nm，如1nm、5nm、10nm等任何范围内的值。
具体的，基于所述第一键合介质层301及第二键合介质层302的材质的选择，在键合工艺中，可采用目前较为成熟的键合技术，即可形成具有良好键合效果的复合结构，如可采用介质层键合、表面活化键合等。其中，当所述第一键合介质层301及第二键合介质层302均采用纳米硅时，可采用表面活化键合，如先通过氩离子激活待键合片的表面，然后在两个待键合片的表面沉积纳米硅层，而后再采用氩离子激活纳米硅层，从而将两个待键合片经加压键合到一起。当所述第一键合介质层301采用氧化硅、氧化铝及氮化硅中的一种，以及所述第二键合介质层302采用氧化硅、氧化铝及氮化硅中的一种时，可采用介质层键合，如先在两个待键合片的表面沉积键合介质层，而后采用氮气等离子体、氧气等离子体及氩气等离子体中的一种激活键合介质层，从而将两个待键合片经加压键合到一起，且优选所述第一键合介质层301与所述第二键合介质层302具有相同材质，以进一步的提高键合效果。进一步的，由于表面活化键合的整个过程需要在真空环境中进行，对工艺条件要求高，但可获得极强的键合强度，而介质层键合在空气下即可进行，因此工艺简单，但键合强度相对较低，所以在具体应用中可根据需要进行选择。
接着，参阅图5，进行第一退火，所述第一退火的温度为t1，且T2＞t1≥T1，沿所述第一缺陷层102进行剥离，形成第一损伤层1021及1022。
具体的，由于所述第一退火的温度为t1，且T2＞t1≥T1，因此具有较低的剥离温度的所述第一半导体单晶晶片100沿所述第一缺陷层102进行剥离，而所述第二半导体单晶晶片200由于具有较高的剥离温度T2，因此在第一退火的温度t1低于所述剥离温度T2时所述第二半导体单晶晶片200不进行剥离，从而可实现有针对性的选择剥离。
作为示例，所述第一退火的温度t1的取值范围为700℃≥t1≥50℃，如50℃、100℃、400℃、500℃、600℃、700℃等任何范围内的值；所述第一退火包括在真空、氮气及惰性气体中的至少一种所形成的气氛下进行，所述第一退火时间包括1min～24h，如1min、30min、1h、6h、24h等任何范围内的值。
具体的，由于所述第一键合介质层301及第二键合介质层302可形成良好的键合，在进行退火的时候，注入的H或/及He离子迁移聚集，使得缺陷生长，以进行剥离，形成所述第一损伤层1021及1022。其中，当所述第一半导体单晶晶片100采用GaN单晶晶片时，所述第一退火温度t1包括300℃～700℃，如300℃、500℃、700℃等任何范围内的值，所述第一退火时间包括1min～24h，如1min、30min、1h、6h、24h等任何范围内的值。当所述第一半导体单晶晶片100采用Ga2O3单晶晶片时，所述第一退火温度t1包括50℃～700℃，如50℃、100℃、300℃、500℃、700℃等任何范围内的值，所述第一退火时间包括1min～24h，如1min、30min、1h、6h、24h等任何范围内的值。
接着，参阅图6，进行第一表面处理，去除所述第一损伤层1021，显露所述第一半导体单晶薄膜101。
作为示例，所述第一表面处理的方法包括高温退火、化学机械抛光、湿法腐蚀及离子束刻蚀中的一种，具体可根据需要进行选择，通过所述第一表面处理，可去除所述第一损伤层1021。进一步的，也可对所述第一损伤层1022进行表面处理，以便回收所述第一半导体回收单晶晶片103，以降低成本。
接着，参阅图7，于所述第一半导体单晶薄膜101的表面形成第三键合介质层303。接着，提供支撑衬底400，并于所述支撑衬底400的表面形成第四键合介质层304，键合所述第三键合介质层303及第四键合介质层304。
具体的，所述第三键合介质层303及第四键合介质层304的材质可采用如氧化硅、氧化铝及氮化硅中的一种或组合或者采用纳米硅，但并非局限于此，键合方法可参阅所述第一键合介质层301及第二键合介质层302，如介质层键合或表面活化键合，此处不作赘述。其中，所述第三键合介质层303及第四键合介质层304的材质及键合方式可与所述第一键合介质层301及第二键合介质层302相同，当然也可不同，具体根据需要进行选择，此处不作过分限制。
接着，参阅图8，进行第二退火，所述第二退火的温度为t2，且t2≥T2，沿所述第二缺陷层202进行剥离，形成第二损伤层2021及2022。
作为示例，所述第二退火的温度t2的取值范围为1600℃≥t2≥800℃，如800℃、1000℃、1200℃及1600℃等任何范围内的值；所述第二退火包括在真空、氮气及惰性气体中的至少一种所形成的气氛下进行。所述第二退火时间包括1min～24h，如1min、30min、1h、6h、24h等任何范围内的值。
具体的，由于所述第三键合介质层303及第四键合介质层304可形成良好的键合，在进行退火的时候，注入的H或/及He离子迁移聚集，使得缺陷生长，以进行剥离，形成所述第二损伤层2021及2022。其中，当所述第二半导体单晶晶片200采用SiC单晶晶片时，所述第二退火温度t2包括800℃～1300℃，如800℃、1000℃、1300℃等任何范围内的值，所述第二退火时间包括1min～24h，如1min、30min、1h、6h、24h等任何范围内的值。当所述第二半导体单晶晶片200采用金刚石单晶晶片时，所述第二退火温度t2包括800℃～1600℃，如800℃、1000℃、1200℃、1600℃等任何范围内的值，所述第二退火时间包括1min～24h，如1min、30min、1h、6h、24h等任何范围内的值。
接着，参阅图9，进行第二表面处理，去除所述第二损伤层2021，显露所述第二半导体单晶薄膜201。
作为示例，所述第二表面处理的方法包括高温退火、化学机械抛光、湿法腐蚀及离子束刻蚀中的一种，具体可根据需要进行选择，通过所述第二表面处理，可去除所述第二损伤层2021。进一步的，也可对所述第二损伤层2022进行表面处理，以便回收所述第二半导体回收单晶晶片203，以降低成本。
接着，参阅图10，于所述第二半导体单晶薄膜201的表面形成第五键合介质层305，并提供基底500，于所述基底500的表面形成第六键合介质层306，键合所述第五键合介质层305及第六键合介质层306，并进行退火处理。
具体的，所述退火处理的温度取值范围为500℃～1000℃，如500℃、700℃、800℃及1000℃等任何范围内的值，所述退火处理可在真空、氮气及惰性气体中的至少一种所形成的气氛下进行，所述退火处理的时间包括1min～24h，如1min、30min、1h、12h及24h等任何范围内的值。所述退火处理的具体工艺可根据需要进行选择，以便通过所述退火处理增强键合强度，使得所述第五键合介质层305及第六键合介质层306之间可形成良好的键合，以避免后续工艺中产生解键合的问题。
作为示例，所述基底500包括但并非局限于硅单晶晶片、表面为氧化硅的硅晶片及绝缘体上硅(SOI)晶片中的一种。
具体的，所述第五键合介质层305及第六键合介质层306的材质可采用如氧化硅、氧化铝及氮化硅中的一种或组合或者采用纳米硅，但并非局限于此，键合方法可参阅所述第一键合介质层301及第二键合介质层302，如介质层键合或表面活化键合，此处不作赘述。其中，所述五键合介质层305及第六键合介质层306的材质及键合方式、所述三键合介质层303及第四键合介质层304的材质及键合方式，以及所述第一键合介质层301及第二键合介质层302的材质及键合方式可相同，当然也可不同，具体根据需要进行选择，此处不作过分限制。
接着，参阅图11，去除所述支撑衬底400、第三键合介质层303及第四键合介质层304，显露所述第一半导体单晶薄膜101。
作为示例，去除所述支撑衬底400、第三键合介质层303及第四键合介质层304，显露所述第一半导体单晶薄膜101的方法包括机械研磨法、化学机械抛光、湿法腐蚀及离子束刻蚀中的一种或组合。如可采用机械研磨法与化学机械抛光、湿法腐蚀及离子束刻蚀中的一种相结合的方法等，具体可根据需要进行选择。
如图11，本实施例中还提供一种复合异质集成半导体结构，所述复合异质集成半导体结构可采用上述制备方法准备，但并非局限于此。本实施例中，直接采用上述方法制备，因此有关所述复合异质集成半导体结构的具体结构、制备工艺等，此处不作赘述。
具体的，所述复合异质集成半导体结构包括自上而下的第一半导体单晶薄膜101、第二半导体单晶薄膜201及基底500，且所述第一半导体单晶薄膜101与所述第二半导体单晶薄膜201之间以及所述第二半导体单晶薄膜201与所述基底500之间均具有键合介质层。
本实施例中还提供一种半导体器件的制备方法，所述半导体器件的制备包括采用上述复合异质集成半导体结构的制备方法制备所述半导体器件，有关所述复合异质集成半导体结构的具体结构、制备工艺等，此处不作赘述。
本实施例中还提供一种半导体器件，所述半导体器件包括采用上述复合异质集成半导体结构，有关所述复合异质集成半导体结构的具体结构、制备工艺等，此处不作赘述。
以下通过具体的实施例，以对本发明进行进一步的介绍，但并非仅局限于以下实施例。
如图2及图3所示，提供注入面为100a的氮化镓单晶晶片作为第一半导体单晶晶片100，以及提供注入面为200a的金刚石单晶晶片作为第二半导体单晶晶片200。
接着，从所述注入面100a对所述氮化镓单晶晶片进行H离子注入，使注入的H离子到达第一预设深度处形成第一缺陷层102，其中，所述第一缺陷层102的上方形成GaN单晶薄膜，所述第一缺陷层102的下方形成GaN回收单晶晶片，形成第一复合结构，即该第一复合结构包括所述GaN单晶薄膜、第一缺陷层102及GaN回收单晶晶片，其中，H离子注入能量为35keV，注入剂量为2.5×1017ions/cm2，注入角度为7°。
同理，从注入面200a对所述金刚石单晶晶片进行H离子注入，使注入的H离子到达第二预设深度处形成第二缺陷层202，其中，所述第二缺陷层202的上方形成金刚石单晶薄膜，所述第二缺陷层202的下方形成金刚石回收单晶晶片，形成第二复合结构，即该第二复合结构包括所述金刚石单晶薄膜、第二缺陷层202及金刚石回收单晶晶片，其中，H离子注入能量为150keV，注入剂量为1×1017ions/cm2，注入角度为7°。
如图4，在所述GaN单晶薄膜的注入面上沉积第一键合介质层301，以及在所述金刚石单晶薄膜的注入面上沉积第二键合介质层302，并使用等离子体激活后，进行键合，得到第三复合结构，该第三复合结构包括所述GaN回收单晶晶片、第一缺陷层102、GaN单晶薄膜、第一键合介质层301、第二键合介质层302、金刚石单晶薄膜、第二缺陷层202及金刚石回收单晶晶片。其中，所述第一键合介质层301及所述第二键合介质层302均为氧化硅，厚度分别均为500nm，等离子体激活中采用N2等离子体。
如图5所示，对所述第三复合结构进行第一退火处理，使所述第三复合结构沿所述第一缺陷层102剥离，得到第四复合结构。其中，所述第一缺陷层102形成第一损伤层1021及1022，即该第四复合结构包括所述第一损伤层1021、GaN单晶薄膜、第一键合介质层301、第二键合介质层302、金刚石单晶薄膜、第二缺陷层202及金刚石回收单晶晶片。其中，所述第一退火温度为450℃，退火时间为6h，退火环境气体为N2，该退火条件未达到所述金刚石单晶晶片的剥离条件，从而所述金刚石单晶晶片不剥离。应当理解的是，GaN回收单晶晶片在表面处理去除所述第一损伤层1022后，可以被回收循环利用，而使成本大大降低，表面处理方式为化学机械抛光，去除量为2μm，表面处理后GaN回收单晶晶片的表面粗糙度在1nm以下。
如图6所示，对所述第四复合结构进行第一表面处理，去除所述第一损伤层1021和部分所述GaN单晶薄膜，得到第五复合结构，即该第五复合结构包括GaN单晶薄膜、第一键合介质层301、第二键合介质层302、金刚石单晶薄膜、第二缺陷层202及金刚石回收单晶晶片。应当理解的是，所述GaN单晶薄膜的厚度可根据需要进行控制。其中，所述第一表面处理的方法是化学机械抛光，所述GaN单晶薄膜的厚度为70nm。
如图7所示，在所述GaN单晶薄膜的表面沉积第三键合介质层303，并提供硅单晶晶片作为支撑衬底400，且在所述硅单晶晶片的表面沉积第四键合介质层304。接着，使用等离子体激活后进行键合，得到第六复合结构，该第六复合结构包括所述硅单晶晶片、第四键合介质层304、第三键合介质层303、GaN单晶薄膜、第一键合介质层301、第二键合介质层302、金刚石单晶薄膜、第二缺陷层202及金刚石回收单晶晶片。其中，所述第三键合介质层303及第四键合介质层304均为氧化铝，厚度均为200nm，等离子体激活采用O2等离子体。
如图8所示，对所述第六复合结构进行第二退火处理，使所述第六复合结构沿所述第二缺陷层202剥离，得到第七复合结构。其中，所述第二缺陷层202形成第二损伤层2021及2022，即该第七复合结构包括所述硅单晶晶片、第四键合介质层304、第三键合介质层303、GaN单晶薄膜、第一键合介质层301、第二键合介质层302、金刚石单晶薄膜及第二损伤层2021。其中，所述第二退火温度为1000℃，退火时间为12h，退火环境为真空。应当理解的是，所述金刚石回收单晶晶片在第二表面处理去除表面的所述第二损伤层2022后，可以被回收循环利用，而使成本大大降低，所述第二表面处理方式为化学机械抛光，去除量为5μm，所述第二表面处理后，所述金刚石回收单晶晶片的表面粗糙度在1nm以下。
如图9所示，对所述第七复合结构进行第二表面处理，去除所述第二损伤层2021和部分所述金刚石单晶薄膜，得到第八复合结构。其中，所述第八复合结构包括金刚石单晶薄膜、第二键合介质层302、第一键合介质层301、GaN单晶薄膜、第三键合介质层303、第四键合介质层304及硅单晶晶片。应当理解的是，所述金刚石单晶薄膜的厚度可根据需要进行控制。其中，所述第二表面处理的方法是化学机械抛光，所述金刚石单晶薄膜的厚度为200nm。
如图10所示，提供表面为热氧化的SiO2的硅晶片作为基底500，并采用表面活化键合，键合所述基底500与所述第八复合结构。表面活化键合过程为：对所述表面为热氧化的SiO2的硅晶片和所述金刚石单晶薄膜的表面首先采用Ar离子轰击，然后在所述金刚石单晶薄膜的表面沉积6nm厚的纳米硅作为第五键合介质层305，在所述表面为热氧化的SiO2的硅晶片的表面沉积6nm厚的纳米硅作为第六键合介质层306，再用Ar等离子体激活，然后在10MPa下加压，键合200s，整个表面活化键合过程环境为真空、温度为室温(20℃～25℃)得到第九复合结构，即所述第九复合结构包括所述表面为热氧化的SiO2的硅晶片、第六键合介质层306、第五键合介质层305、金刚石单晶薄膜、第二键合介质层302、第一键合介质层301、GaN单晶薄膜、第三键合介质层303、第四键合介质层304及硅单晶晶片。
之后，对所述第九复合结构进行退火处理，以增强键合强度，使所述第五键合介质层305及第六键合介质层306之间可形成良好的键合，以避免后续工艺中产生解键合的问题。其中，所述退火处理的温度取值为800℃，退火时间为6h，退火环境气体为N2。
如图11所示，去除所述第九复合结构中的所述硅单晶晶片、第四键合介质层304及第三键合介质层303，得到第十复合结构，即该第十复合结构包括GaN单晶薄膜、第一键合介质层301、第二键合介质层302、金刚石单晶薄膜、第五键合介质层305、第六键合介质层306及所述表面为热氧化的SiO2的硅晶片。其中，去除方法为ICP离子束刻蚀。至此，获得依次堆叠所述GaN单晶薄膜、第一键合介质层301、第二键合介质层302、金刚石单晶薄膜、第五键合介质层305、第六键合介质层306及所述表面为热氧化的SiO2的硅晶片的复合异质集成半导体结构。
在所述复合异质集成半导体结构中，基于所述GaN单晶薄膜，后续可以在所述GaN单晶薄膜上同质外延制备高质量、高性能的GaN器件；所述金刚石单晶薄膜可以为所述GaN单晶薄膜上制备的高频、大功率的GaN器件提供极优质的散热条件，使GaN器件性能和稳定性大幅提升；表面为热氧化的SiO2的所述硅晶片作为基底，其成本低廉，并且可以用以制备如Si CMOS集成电路而实现与GaN器件、金刚石器件等的异质集成，且热氧化的SiO2层可提供电学绝缘和光学隔离的特性，以提高器件的电学及光学性能；所述GaN单晶晶片和所述金刚石单晶晶片在剥离后均可回收利用，成本将大大降低。
同理，所述第一半导体单晶晶片100还可采用如Ga2O3单晶晶片，所述第二半导体单晶晶片200也可采用如SiC单晶晶片，且所述基底500也可采用如硅单晶晶片或绝缘体上硅晶片，具体可根据需要进行材质及制备工艺等的选择，以制备获得具有不同材料层，且可发挥各材料层的不同优势，进行排列组合的所述复合异质集成半导体结构及半导体器件。
综上所述，本发明的复合异质集成半导体结构、半导体器件及制备方法，可集成具有不同功能、不同特性的材料层，实现复合异质集成，且根据不同材料层所具有的特点，从而可发挥各材料层的不同优势，以获得高质量、高性能的半导体器件；进一步的，半导体单晶晶片可以回收循环利用，从而可大大降低成本。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种复合异质集成半导体结构的制备方法，其特征在于，包括以下步骤：
提供具有注入面的第一半导体单晶晶片及具有注入面的第二半导体单晶晶片；
自所述第一半导体单晶晶片的注入面进行第一离子注入，于所述第一半导体单晶晶片的第一预设深度处形成第一缺陷层；自所述第二半导体单晶晶片的注入面进行第二离子注入，于所述第二半导体单晶晶片的第二预设深度处形成第二缺陷层；其中，所述第一半导体单晶晶片的剥离温度为T1，所述第二半导体单晶晶片的剥离温度为T2，且T2＞T1，且所述第二半导体单晶晶片的剥离温度T2与所述第一半导体单晶晶片的剥离温度T1之间的温度差ΔT为400℃～800℃；
于所述第一半导体单晶晶片的注入面上形成第一键合介质层；于所述第二半导体单晶晶片的注入面上形成第二键合介质层；
键合所述第一键合介质层及第二键合介质层；
进行第一退火，所述第一退火的温度为t1，且T2＞t1≥T1，沿所述第一缺陷层进行剥离，形成第一损伤层；
进行第一表面处理，去除所述第一损伤层，显露第一半导体单晶薄膜；
于所述第一半导体单晶薄膜的表面形成第三键合介质层；
提供支撑衬底，于所述支撑衬底的表面形成第四键合介质层；
键合所述第三键合介质层及第四键合介质层；
进行第二退火，所述第二退火的温度为t2，且t2≥T2，沿所述第二缺陷层进行剥离，形成第二损伤层；
进行第二表面处理，去除所述第二损伤层，显露第二半导体单晶薄膜；
于所述第二半导体单晶薄膜的表面形成第五键合介质层；
提供基底，于所述基底的表面形成第六键合介质层；
键合所述第五键合介质层及第六键合介质层，并进行退火处理；
去除所述支撑衬底、第三键合介质层及第四键合介质层，显露所述第一半导体单晶薄膜。
2.根据权利要求1所述的复合异质集成半导体结构的制备方法，其特征在于：所述第一半导体单晶晶片包括GaN单晶晶片或Ga2O3单晶晶片，所述第二半导体单晶晶片包括SiC单晶晶片或金刚石单晶晶片。
3.根据权利要求1所述的复合异质集成半导体结构的制备方法，其特征在于：所述基底包括硅单晶晶片、表面为氧化硅的硅晶片及绝缘体上硅晶片中的一种。
4.根据权利要求1所述的复合异质集成半导体结构的制备方法，其特征在于：所述离子注入包括H离子注入及He离子注入中的一种或组合；所述第一预设深度为150nm～50μm；所述第二预设深度为150nm～50μm。
5.根据权利要求1所述的复合异质集成半导体结构的制备方法，其特征在于：所述第一退火的温度t1的取值范围为700℃≥t1≥50℃，所述第二退火的温度t2的取值范围为1600℃≥t2≥800℃；所述退火处理的温度取值范围为500℃～1000℃；退火包括在真空、氮气及惰性气体中的至少一种所形成的气氛下进行。
6.根据权利要求1所述的复合异质集成半导体结构的制备方法，其特征在于：所述键合的方式包括介质层键合，其中，键合介质层包括氧化硅、氧化铝及氮化硅中的一种或组合，键合介质层的厚度范围为1nm～10μm。
7.根据权利要求1所述的复合异质集成半导体结构的制备方法，其特征在于：所述键合的方式包括表面活化键合，其中，键合介质层为纳米硅，键合介质层的厚度范围为1nm～10nm。
8.根据权利要求1所述的复合异质集成半导体结构的制备方法，其特征在于：所述第一表面处理的方法包括高温退火、化学机械抛光、湿法腐蚀及离子束刻蚀中的一种或组合；所述第二表面处理的方法包括高温退火、化学机械抛光、湿法腐蚀及离子束刻蚀中的一种或组合。
9.根据权利要求1所述的复合异质集成半导体结构的制备方法，其特征在于：去除所述支撑衬底、第三键合介质层及第四键合介质层，显露所述第一半导体单晶薄膜的方法包括机械研磨法、化学机械抛光、湿法腐蚀及离子束刻蚀中的一种或组合。
10.一种半导体器件的制备方法，其特征在于：包括采用权利要求1～9中任一所述复合异质集成半导体结构的制备方法制备所述半导体器件。
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First Demonstration of Waferscale Heterogeneous Integration of Ga2O3MOSFETs on SiC and Si Substrates by Ion-Cutting Process;Wenhui Xu, et. al.;2019 IEEE International Electron Devices Meeting (IEDM);20200312;全文 *
Wafer-scale Heterogeneous Integration of Monocrystalline beta-Ga2O3Thin Films on SiC for Thermal Management by Ion-Cutting Technique;Zhe Cheng et. al.;arXiv;20200526;全文 *

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CN112530855A (zh) 2021-03-19

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