WO2021246279A1 - 貼り合わせウェーハ用の支持基板 - Google Patents

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polycrystalline silicon
silicon layer
bonded
bonded wafer
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正太 渋谷
大輔 稗田
寛章 石▲崎▼
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株式会社Sumco
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    • H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer

Definitions

  • the present invention relates to a support substrate for a bonded wafer used for a bonded wafer formed by bonding an active layer substrate and a support substrate.
  • SOI wafers have been used as substrates for high frequency (RF: Radio Frequency) devices.
  • the SOI wafer has a structure in which an insulating film such as silicon oxide (SiO 2 ) and an active layer (for example, a silicon single crystal) are sequentially formed on a support substrate (for example, a silicon single crystal wafer).
  • One of the typical methods for manufacturing SOI wafers is the bonding method.
  • this bonding method an insulating film is formed on at least one of a support substrate and an active layer substrate, and then these substrates are bonded via the insulating film and then heat-treated at a high temperature of about 1200 ° C. (Hereinafter, the SOI wafer manufactured by the bonding method is referred to as a "bonded wafer").
  • RF has been dealt with by increasing the resistivity of the support substrate (for example, the resistivity is 3000 ⁇ ⁇ cm or more).
  • the resistivity is 3000 ⁇ ⁇ cm or more.
  • it is required to correspond to a higher frequency, and it is becoming impossible to cope only with increasing the resistance of the support substrate.
  • Patent Document 1 in order to prevent an increase in warpage of a bonded wafer due to the thickness of a polycrystalline silicon layer and an increase in growth temperature, the ultrathin oxide film partially disappears and epitaxial growth is prevented.
  • a method of growing a polycrystalline silicon layer in two steps is described. In this method, the deposition of the polycrystalline silicon layer is the first growth to grow the first polycrystalline silicon layer and the second growth to grow the second polycrystalline silicon layer thicker than the first polycrystalline silicon layer. It is done in two stages.
  • the surface of the bonded wafer manufactured by the above method is observed using an optical microscope or the like, the surface is raised like a swelling on a part of the wafer, and the diameter is several tens of ⁇ m to several mm. Microscopic protrusions of the size of are often seen. This is called a blister defect, and is a defect formed because the wafers do not adhere well to each other at the bonding interface. Blister defects can cause device defects when a device is formed in the area where the defect is present, or the active layer portion located on the defect can be peeled off and become a dust source during the device process. Causes various problems such as.
  • Warpage of the support substrate and surface roughness of the surface of the polycrystalline silicon layer are considered to be the causes of the wafers not being bonded well at the bonding interface.
  • the polycrystalline silicon layer was formed by the method described in Patent Document 1. In this case, since the warp of the support substrate is suppressed, the blister defect is considered to be caused by the surface roughness after surface polishing.
  • an object of the present invention is to provide a support substrate for a bonded wafer that can suppress the occurrence of blister defects when a bonded wafer is manufactured.
  • the support substrate for a bonded wafer of the present invention is a support substrate used for a bonded wafer in which an active layer substrate and a support substrate are bonded together with an insulating film interposed therebetween, and the support substrate main body and the support substrate are described above.
  • a polycrystalline silicon layer deposited on the bonding surface side of the support substrate main body is provided, and the grain size of the polycrystalline silicon layer is 0.419 ⁇ m or less.
  • the root mean square roughness Rq measured in an area region of 10 ⁇ m ⁇ 10 ⁇ m of the polished polycrystalline silicon layer may be 0.364 nm or less.
  • the polycrystalline silicon layer is polished, and BOW-bf indicating the amount of displacement from the center reference plane of the support substrate to the center plane at the midpoint of the support substrate is +16 ⁇ m or less. May be.
  • the polycrystalline silicon layer is deposited on the first polycrystalline silicon layer deposited on the bonded surface side of the support substrate main body and the first polycrystalline silicon layer.
  • the grain size may be the grain size of the second polycrystalline silicon layer.
  • the support substrate body may be a silicon single crystal wafer.
  • the support substrate for a bonded wafer of the present invention is, for example, a support substrate used for a bonded wafer such as an SOI wafer formed by bonding with an insulating film formed on a substrate for an active layer.
  • the inventors of the present invention have conducted sincere research on a support substrate for laminated wafers that can suppress the occurrence of blister defects. As a result, we obtained information on the range of surface roughness (root mean square roughness Rq, RMS) of the polycrystalline silicon layer that can suppress the occurrence of blister defects. Further, they have found that there is a correlation between the surface roughness and the grain size of the polycrystalline silicon layer, and have reached the present invention.
  • FIG. 1 is a flowchart for explaining a process of manufacturing a bonded wafer according to the present embodiment.
  • FIG. 2 is a process cross-sectional view showing a method of manufacturing a bonded wafer.
  • the method for manufacturing the laminated wafer is a step S21 for manufacturing a support substrate separately from the steps S11 to S14 for manufacturing the substrate for the active layer and the step for manufacturing the substrate for the active layer.
  • the step of manufacturing the substrate for the active layer includes a substrate main body preparation step S11 for the active layer, an insulating film growth step S12, an ion implantation layer forming step S13, and a pre-bonding cleaning step S14.
  • the active layer substrate main body preparation step S11 the active layer substrate main body 10 which is a silicon single crystal wafer is prepared.
  • the insulating film growth step S12 the insulating film 11 (oxide film) is grown around the active layer substrate body 10 by, for example, thermal oxidation or CVD.
  • the ion implantation layer forming step S13 hydrogen ions or rare gas ions are implanted from above the insulating film 11 by an ion implanter to form the ion implantation layer 12 in the substrate body 10 for the active layer.
  • the pre-bonding cleaning step S14 pre-bonding cleaning is performed in order to remove particles on the bonding surface of the active layer substrate body 10.
  • the step of manufacturing the support substrate includes a support substrate main body preparation step S21, an oxide film forming step S22, a polycrystalline silicon layer deposition step S23, a polishing step S24, and a pre-bonding cleaning step S25.
  • the support substrate main body preparation step S21 the support substrate main body 20 made of a silicon single crystal wafer is prepared.
  • a silicon single crystal wafer a single crystal silicon ingot grown by the Czochralski method (CZ method) or the floating zone melting method (FZ method) can be sliced with a wire saw or the like.
  • the oxide film 21 (base oxide film) is formed on the support substrate main body 20.
  • the thickness of the oxide film 21 is preferably, for example, 0.3 nm or more and 10 nm or less. By reducing the thickness of the oxide film 21, it is possible to reduce the influence on the characteristics of the RF device due to the presence of the oxide film 21 between the support substrate main body 20 and the polycrystalline silicon layer 22.
  • the oxide film 21 can be formed by wet cleaning such as alkaline cleaning (SC1 cleaning) and acid cleaning (SC2 cleaning).
  • SC1 cleaning alkaline cleaning
  • SC2 cleaning acid cleaning
  • the method for forming the oxide film 21 is not limited to this, and the oxide film 21 can be formed by thermal oxidation in an oxidizing atmosphere, oxidative heat treatment using a rapid heating / rapid cooling device, or the like.
  • the polycrystalline silicon layer 22 is deposited on the oxide film 21.
  • the deposition of the polycrystalline silicon layer 22 is the first growth to grow the first polycrystalline silicon layer 22A and the second growth to grow the second polycrystalline silicon layer 22B thicker than the first polycrystalline silicon layer 22A. It is done in two steps.
  • the growth temperature (first temperature) in the first growth performed first is 890 ° C. or higher and 900 ° C. or lower.
  • the growth temperature in the first growth is preferably 895 ° C.
  • the growth temperature (second temperature) in the second growth performed after the first growth is preferably 1000 ° C. or higher and 1075 ° C. or lower, and more preferably 1050 ° C. or higher and 1075 ° C. or lower.
  • the first temperature of the first growth performed thereafter is set to 890 ° C. or higher and 900 ° C. or lower. , It is possible to prevent single crystal formation of the polycrystalline silicon layer 22 due to the disappearance of a part of the oxide film 21. In addition, warpage after polishing can be reduced.
  • the second temperature is set to 1000 ° C. or higher and 1075 ° C. or lower, and the second polycrystalline silicon layer 22B is deposited thicker than the first growth, whereby the polycrystalline silicon layer 22 is sufficiently fast and efficiently. It is possible to reduce the amount of warpage of the support substrate 23 while accumulating to a sufficient thickness.
  • the amount of warpage of the support substrate 23 can be further reduced.
  • the amount of warpage in this embodiment was evaluated using the BOW (direction and magnitude of warpage) after polishing.
  • BOW is one of the indexes expressing the warp of the wafer as a whole, and is expressed by the amount of displacement from the center reference plane of the wafer (support substrate 23) to the center plane at the midpoint of the wafer.
  • the central reference plane of the present application is made according to the best fit (BOW-bf) standard. Therefore, in the BOW-bf value, the one represented by a plus (+) has a convex warp, and the one represented by a minus (-) has a concave warp.
  • the amount of warpage can be measured by using an optical sensor type flatness measuring device (Wafercom manufactured by Lapmaster SFT).
  • the polishing step S24 the surface of the polycrystalline silicon layer 22 (second polycrystalline silicon layer 22B) deposited on the support substrate main body 20 is polished and flattened.
  • the pre-bonding cleaning step S25 particles on the surface of the polished polycrystalline silicon layer 22 are removed.
  • the step of manufacturing the bonded wafer includes a bonding step S31, a peeling heat treatment step S32, and a bonding heat treatment step S33.
  • the bonding step S31 the polished surface of the polycrystalline silicon layer 22 of the support substrate 23 and the substrate 13 for the active layer are bonded via the insulating film 11. At this time, the active layer substrate 13 is attached so that the injection surface faces the polycrystalline silicon layer 22.
  • the peeling heat treatment step S32 the ion implantation layer 12 is subjected to a heat treatment (peeling heat treatment) to generate a microbubble layer, and the ion-implanted layer 12 is peeled off. As a result, the bonded wafer 30 in which the insulating film 11 and the active layer 31 are formed on the active layer substrate 13 is manufactured. At this time, the release wafer 40 having the release surface 41 is formed.
  • the bonding wafer 30 is subjected to a bonding heat treatment to increase the bonding strength at the bonding interface.
  • the bonded wafer 30 can be manufactured.
  • the support substrate 23 used in the above-mentioned manufacturing method of the bonded wafer is formed on the first polycrystalline silicon layer 22A and the first polycrystalline silicon layer 22A deposited on the bonded surface side of the support substrate main body 20. It comprises a deposited second polycrystalline silicon layer 22B. Further, by setting the second temperature, which is the growth temperature of the second polycrystalline silicon layer 22B, to 1000 ° C. or higher and 1075 ° C. or lower, the grain size of the polycrystalline silicon layer 22 becomes 0.419 ⁇ m or less. Further, the root mean square roughness Rq measured in the area region of 10 ⁇ m ⁇ 10 ⁇ m of the polished polycrystalline silicon layer 22 is 0.364 nm or less.
  • the BOW-bf of the bonded wafer 30 is +16 ⁇ m or less.
  • the grain size is the grain size of the second polycrystalline silicon layer 22B. Further, in the bonded wafer 30 manufactured by using the support substrate 23, the occurrence of blister defects is suppressed by satisfying the above-mentioned specifications of the support substrate 23.
  • the inventors In determining the growth temperature at which the polycrystalline silicon layer 22 is deposited, the inventors manufactured the bonded wafer 30 at the growth temperatures shown in the following Examples, Comparative Examples, and Reference Examples. The conditions common to the examples, comparative examples, and reference examples are listed below.
  • Support substrate diameter 200 mm
  • Support substrate crystal orientation ⁇ 100>
  • Support board resistivity 12060 ⁇ ⁇ cm
  • Support substrate oxygen concentration 2.99 ⁇ 10 17 atoms / cm 3
  • Base oxide film formation SC1 cleaning
  • Oxidation film thickness 400 nm
  • Detachment heat treatment 500 ° C for 30 minutes 100%
  • Bonding heat treatment 900 ° C pyrogenic oxidation + 1100 ° C for 120 minutes
  • a support substrate 23 having only the first polycrystalline silicon layer 22A at the growth temperatures shown in Reference Examples 1 to 3 as shown in Table 1 is manufactured. Then, the support substrate 23 and the bonded wafer 30 manufactured by using the support substrate 23 were evaluated and then determined. That is, in the polycrystalline silicon layer deposition step S23, the support substrate 23 in which only one step of the first growth for growing the first polycrystalline silicon layer 22A was carried out was manufactured and evaluated. In Reference Example 3, since the surface became a single crystal and polishing was not performed, BOW-bf after polishing was not measured.
  • the growth temperature of the first growth was set to 895 ° C. Further, it was confirmed that there was no problem even when the first temperature was in the range of 890 ° C. or higher and 900 ° C. or lower.
  • the support substrate 23 is manufactured at the growth temperatures shown in Examples 1 to 4 and Comparative Examples 1 to 3 as shown in Table 2, and the support substrate 23 and The determination was made after evaluating the bonded wafer 30 manufactured by using the support substrate 23.
  • Example 1 The support substrate 23 and the bonded wafer 30 were manufactured by using the manufacturing methods described with reference to FIGS. 1 and 2.
  • the polycrystalline silicon layer 22 was grown at the first temperature and the second temperature as shown in Table 2, that is, the growth temperatures of the first temperature: 895 ° C and the second temperature: 1000 ° C.
  • the surface roughness, grain size, and BOW-bf of the manufactured support substrate 23 after polishing the polycrystalline silicon layer were measured.
  • the blister defect generation area of the laminated wafer 30 manufactured by using the support substrate 23 was measured. Furthermore, it was determined whether or not slip, which is a defect along the crystal plane of silicon, was generated.
  • the surface roughness was measured using an atomic force microscope (AFM) in an area region of 10 ⁇ m ⁇ 10 ⁇ m of the polished polysaccharide silicon layer 22, and the root mean square roughness Rq was calculated.
  • the grain size was measured after polishing using an EBSD (Electron Back Scatter Diffraction Patterns) measuring instrument attached to a scanning electron microscope (SEM).
  • the EBSD method is a crystal analysis method that applies the principle of the electron channeling pattern (ECP) method, and can perform crystal analysis in a finer submicron region.
  • ECP electron channeling pattern
  • the grain size is calculated from the pattern obtained when electron irradiation is performed.
  • the blister defect area was measured with an optical microscope after bonding.
  • Example 2 The support substrate 23 and the bonded wafer 30 were manufactured in the same manner as in the first embodiment. However, the first temperature and the second temperature were set to the temperatures shown in Table 2, and the polycrystalline silicon layer 22 was grown.
  • FIG. 3 is a graph showing the relationship between the growth temperature and the blister defect area, with the horizontal axis representing Examples, Comparative Examples, and Reference Examples (growth temperature conditions), and the vertical axis representing the blister defect area.
  • the blister defect has a correlation with the second temperature, and in Examples 1 to 4, the blister defect does not occur and the second temperature is 1080 ° C. or higher in Comparative Examples 1 to 3. It can be seen that a blister defect has occurred in. Focusing on Comparative Examples 1 to 3, it can be seen that the higher the second temperature, the larger the blister defect area. From this result, it was found that the growth temperature conditions for suppressing the blister defect were 1st temperature: 895 ° C., 2nd temperature: 1000 ° C. or higher and 1075 ° C. or lower.
  • the cause of the blister defect is considered to be the BOW-bf of the support substrate 23 and the root mean square roughness Rq of the polycrystalline silicon layer 22, but for BOW-bf, all the examples and all the comparative examples. Since both are less than the allowable value of BOW-bf of +35.0 ⁇ m, it is considered that the cause of the blister defect is the root mean square roughness Rq. Therefore, from Table 2, it is possible to manufacture the bonded wafer 30 in which the blister defect is suppressed by setting the root mean square roughness Rq to 0.364 nm or less.
  • FIG. 4 is a graph showing the relationship between the grain size and the root mean square roughness Rq of Examples, Comparative Examples, and Reference Examples, where the horizontal axis is the grain size and the vertical axis is the root mean square roughness Rq. Further, FIG. 4 shows the blister defect generation threshold value (0.364 nm) of the root mean square roughness Rq by the alternate long and short dash line L1. From FIG. 4, it can be seen that there is a correlation between the root mean square roughness Rq and the grain size. Specifically, the results of Examples, Comparative Examples, and Reference Examples can be plotted and a regression line can be obtained by the least squares method.
  • FIG. 4 shows the grain size blister defect generation threshold value (0.419 ⁇ m) by the alternate long and short dash line L2.
  • the occurrence of blister defects can be suppressed by setting the grain size of the polycrystalline silicon layer 22 to 0.419 ⁇ m or less in the support substrate 23 for the laminated wafer having the polycrystalline silicon layer 22. ..
  • the occurrence of blister defects can be suppressed by setting the root mean square roughness Rq of the polycrystalline silicon layer 22 after polishing to 0.364 nm or less.
  • the BOW-bf of the bonded wafer 30 can be set to +16 ⁇ m or less by performing the polycrystalline silicon layer deposition step S23 in two steps.
  • the occurrence of blister defects can be suppressed by setting the second temperature to 1000 ° C or higher and 1075 ° C or lower.

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Abstract

活性層用基板（１３）と支持基板（２３）とを絶縁膜（１１）を介在させて貼り合わせてなる貼り合わせウェーハ（３０）に使用される支持基板（２３）であって、支持基板本体（２０）と、支持基板本体（２０）の貼り合わせ面側に堆積された多結晶シリコン層（２２）と、を備え、多結晶シリコン層（２２）のグレインサイズは０．４１９μｍ以下である貼り合わせウェーハ用の支持基板を提供する。

Description

貼り合わせウェーハ用の支持基板
　本発明は、活性層用基板と支持基板とを貼り合わせてなる貼り合わせウェーハに使用される貼り合わせウェーハ用の支持基板に関する。
　従来、高周波（ＲＦ：Radio Frequency）デバイス用の基板として、ＳＯＩ（Silicon On Insulator）ウェーハが使用されている。ＳＯＩウェーハは、支持基板（例えば、シリコン単結晶ウェーハ）上に酸化シリコン（ＳｉＯ２）などの絶縁膜、および活性層（例えば、シリコン単結晶）が順次形成された構造を有している。
　ＳＯＩウェーハを製造する方法の代表的なものの１つに、貼り合わせ法がある。この貼り合わせ法は、支持基板および活性層用基板の少なくとも一方に絶縁膜を形成し、次いで、これらの基板を絶縁膜を介して貼り合わせた後、１２００℃程度の高温にて熱処理を施すことによりＳＯＩウェーハを製造する方法である（以下、貼り合わせ法により製造されたＳＯＩウェーハを「貼り合わせウェーハ」と言う。）。
　上記貼り合わせウェーハにおいて、支持基板の高抵抗化（例えば、抵抗率が３０００Ω・ｃｍ以上）により、ＲＦに対処してきた。しかしながら、デバイスの更なる高速化に対応するためにより高い周波数に対応することが求められており、支持基板の高抵抗化のみでは対応できなくなりつつある。
　そこで、支持基板の表面に、高周波数での動作中に発生したキャリアをトラップして消滅させるための多結晶シリコン層を、キャリアトラップ層として形成することが提案されている（例えば、特許文献１参照）。支持基板のシリコン単結晶上にシリコンがエピタキシャル成長することを防ぐため、支持基板上に極薄酸化膜を形成し、その上に多結晶シリコンが形成される。そして、多結晶シリコンが形成された表面が研磨され、さらに活性層側に形成した絶縁膜と貼り合わせられる。
　また、特許文献１には、多結晶シリコン層の厚みによる貼り合わせウェーハの反りの増大や、成長温度が高くなることにより極薄酸化膜が部分的に消失してエピタキシャル成長することを防止するために、多結晶シリコン層を２段階で成長させる方法が記載されている。当該方法では、多結晶シリコン層の堆積は、第１の多結晶シリコン層を成長させる第１成長と、第１の多結晶シリコン層よりも厚い第２の多結晶シリコン層を成長させる第２成長の２段階で行っている。
特開２０１５－２１１０６１号公報
　しかしながら、以上の方法により製造した貼り合わせウェーハの表面を、光学顕微鏡等を用いて観察すると、ウェーハの一部に表面が水脹れのように盛り上がっている、直径にして数十μｍ～数ｍｍの大きさの微小突起がしばしば見られる。これはブリスター欠陥と呼ばれるもので、貼り合わせ界面でウェーハ同士がうまく貼り合わなかったために形成される欠陥である。ブリスター欠陥は、この欠陥が存在する部分にデバイスが形成された際に、デバイス不良を生じさせることや、デバイス工程中に欠陥上に位置する活性層部分が剥離して発塵源になる可能性がある、といった種々の問題を引き起こす。
　貼り合わせ界面でウェーハ同士がうまく貼り合わない原因としては、支持基板の反りや、多結晶シリコン層表面の表面粗さが考えられるが、特許文献１に記載の方法で多結晶シリコン層を形成した場合、支持基板の反りが抑制されるため、ブリスター欠陥は、表面研磨後の表面粗さに起因するものと考えられる。
　そこで、本発明は、貼り合わせウェーハを製造した際に、ブリスター欠陥の発生を抑制することができる貼り合わせウェーハ用の支持基板を提供することを目的とする。
　本発明の貼り合わせウェーハ用の支持基板は、活性層用基板と支持基板とを絶縁膜を介在させて貼り合わせてなる貼り合わせウェーハに使用される支持基板であって、支持基板本体と、前記支持基板本体の貼り合わせ面側に堆積された多結晶シリコン層と、を備え、前記多結晶シリコン層のグレインサイズは０．４１９μｍ以下であることを特徴とする。
　上記貼り合わせウェーハ用の支持基板において、研磨された前記多結晶シリコン層の１０μｍ×１０μｍの面積領域で測定した二乗平均平方根粗さＲｑが０．３６４ｎｍ以下であってよい。
　上記貼り合わせウェーハ用の支持基板において、前記多結晶シリコン層が研磨されており、前記支持基板の中心基準面から前記支持基板の中点における中心面までの変位量を示すＢＯＷ－ｂｆが＋１６μｍ以下であってよい。
　上記貼り合わせウェーハ用の支持基板において、前記多結晶シリコン層は、前記支持基板本体の貼り合わせ面側に堆積された第１の多結晶シリコン層と、前記第１の多結晶シリコン層上に堆積された第２の多結晶シリコン層とからなり、前記グレインサイズは、前記第２の多結晶シリコン層のグレインサイズであってよい。
　前記支持基板本体はシリコン単結晶ウェーハであってよい。
　上記の構成によれば、貼り合わせウェーハを製造した際に、ブリスター欠陥の発生を抑制することができる。
本発明の実施形態の貼り合わせウェーハを製造する工程を説明するためのフローチャートである。 本発明の実施形態の貼り合わせウェーハの製造方法を示す工程断面図である。 多結晶シリコン層の成長温度とブリスター欠陥面積との関係を表したグラフである。 グレインサイズと二乗平均平方根粗さとの関係を表したグラフである。
　以下に添付図面を参照しながら、本発明の好適な実施形態について詳細に説明する。本発明の貼り合わせウェーハ用の支持基板は、例えば、活性層用基板に形成された絶縁膜と貼り合わせてなるＳＯＩウェーハなどの貼り合わせウェーハに使用される支持基板である。
　本発明の発明者らは、ブリスター欠陥の発生を抑制することができる貼り合わせウェーハ用の支持基板について誠意研究を重ねた。その結果、ブリスター欠陥の発生を抑制しうる多結晶シリコン層の表面粗さ（二乗平均平方根粗さＲｑ、ＲＭＳ）の範囲について知見が得られた。また、表面粗さと多結晶シリコン層のグレインサイズとの間に相関関係があることを見出し、本発明に至った。
　図１は、本実施形態の貼り合わせウェーハを製造する工程を説明するためのフローチャートである。図２は、貼り合わせウェーハの製造方法を示す工程断面図である。
　図１および図２に示すように、貼り合わせウェーハの製造方法は、活性層用基板を製造する工程Ｓ１１～Ｓ１４と、活性層用基板を製造する工程とは別に、支持基板を製造する工程Ｓ２１～Ｓ２５と、活性層用基板と支持基板とを貼り合わせて貼り合わせウェーハを製造する工程Ｓ３１～Ｓ３３と、を有する。
　活性層用基板を製造する工程は、活性層用基板本体準備工程Ｓ１１と、絶縁膜成長工程Ｓ１２と、イオン注入層形成工程Ｓ１３と、貼り合わせ前洗浄工程Ｓ１４と、を有する。
　活性層用基板本体準備工程Ｓ１１では、シリコン単結晶ウェーハである活性層用基板本体１０を準備する。
　絶縁膜成長工程Ｓ１２では、例えば熱酸化やＣＶＤなどによって、活性層用基板本体１０の周囲に、絶縁膜１１（酸化膜）を成長させる。
　イオン注入層形成工程Ｓ１３では、絶縁膜１１の上からイオン注入機により、水素イオンまたは希ガスイオンを注入して、活性層用基板本体１０内にイオン注入層１２を形成する。
　貼り合わせ前洗浄工程Ｓ１４では、活性層用基板本体１０の貼り合わせ面のパーティクルを除去するために、貼り合わせ前洗浄を行う。
　以上の工程により、貼り合わせウェーハ用の活性層用基板１３が製造される。
　支持基板を製造する工程は、支持基板本体準備工程Ｓ２１と、酸化膜形成工程Ｓ２２と、多結晶シリコン層堆積工程Ｓ２３と、研磨工程Ｓ２４と、貼り合わせ前洗浄工程Ｓ２５と、を有する。
　支持基板本体準備工程Ｓ２１では、シリコン単結晶ウェーハからなる支持基板本体２０を準備する。シリコン単結晶ウェーハは、チョクラルスキー法（ＣＺ法）や浮遊帯域溶融法（ＦＺ法）により育成された単結晶シリコンインゴットを、ワイヤーソー等でスライスしたものを使用することができる。
　酸化膜形成工程Ｓ２２では、支持基板本体２０上に、酸化膜２１（ベース酸化膜）を形成する。酸化膜２１の厚さは、例えば、０．３ｎｍ以上、１０ｎｍ以下の厚さとすることが好ましい。酸化膜２１の厚さを薄くすることによって、支持基板本体２０と多結晶シリコン層２２との間に酸化膜２１が介在することによるＲＦデバイスの特性への影響を少なくすることができる。
　酸化膜２１は、例えばアルカリ洗浄（ＳＣ１洗浄）、酸洗浄（ＳＣ２洗浄）などのウェット洗浄によって形成することができる。酸化膜２１の形成方法はこれに限定されず、酸化性雰囲気下での熱酸化や、急速加熱・急速冷却装置を用いた酸化熱処理等により形成することができる。
　多結晶シリコン層堆積工程Ｓ２３では、酸化膜２１上に多結晶シリコン層２２を堆積させる。多結晶シリコン層２２の堆積は、第１の多結晶シリコン層２２Ａを成長させる第１成長と、第１の多結晶シリコン層２２Ａよりも厚い第２の多結晶シリコン層２２Ｂを成長させる第２成長の２段階で行う。
　最初に行われる第１成長における成長温度（第１温度）は、８９０℃以上、９００℃以下である。第１成長における成長温度は、好ましくは８９５℃である。
　第１成長の次に行われる第２成長における成長温度（第２温度）は、１０００℃以上、１０７５℃以下が好ましく、１０５０℃以上、１０７５℃以下がより好ましい。
　支持基板本体２０の表面と多結晶シリコン層２２との間に、予め酸化膜２１を形成しておき、その後に行われる第１成長の第１温度を８９０℃以上、９００℃以下とすることによって、酸化膜２１の一部が消失することによる多結晶シリコン層２２の単結晶化を防止することができる。また、研磨後の反りも低減することができる。
　第２成長において、第２温度を１０００℃以上、１０７５℃以下とし、第１成長よりも厚く第２の多結晶シリコン層２２Ｂを堆積することによって、多結晶シリコン層２２を高速で効率よく、充分な厚さに堆積しつつ、支持基板２３の反り量を低減することができる。また、第２温度を１０５０℃以上とすることによって、支持基板２３の反り量をさらに低減することができる。
　本実施形態における反り量は、研磨後のＢＯＷ（反りの向き、大きさ）を用いて評価した。ＢＯＷとは、ウェーハ全体としての反りを表現する指標の１つであって、ウェーハ（支持基板２３）の中心基準面からウェーハの中点における中心面までの変位量により表すものである。本願の中心基準面はベストフィット（ＢＯＷ－ｂｆ）基準により作られるものである。よって、ＢＯＷ－ｂｆ値にあってはプラス（＋）で表されたものは凸型の反りを有するものとなり、マイナス（－）で表されたものは凹型の反りを有するものとなる。例えば、光学センサ式の平坦度測定器（LapmasterSFT社製Wafercom）などを使用して反り量を測定することができる。
　研磨工程Ｓ２４では、支持基板本体２０に堆積された多結晶シリコン層２２（第２の多結晶シリコン層２２Ｂ）の表面を研磨して平坦化する。
　貼り合わせ前洗浄工程Ｓ２５では、研磨された多結晶シリコン層２２の表面のパーティクルを除去する。
　以上の工程により、貼り合わせウェーハ用の支持基板２３が製造される。なお、工程Ｓ１１～Ｓ１４と、工程Ｓ２１～Ｓ２５とは並行して進めることができる。
　次に、活性層用基板１３と支持基板２３とを貼り合わせて貼り合わせウェーハ３０を製造する工程について説明する。
　貼り合わせウェーハを製造する工程は、貼り合わせ工程Ｓ３１と、剥離熱処理工程Ｓ３２と、結合熱処理工程Ｓ３３と、を有する。
　貼り合わせ工程Ｓ３１では、絶縁膜１１を介して、支持基板２３の多結晶シリコン層２２の研磨面と活性層用基板１３とを貼り合わせる。この際、活性層用基板１３の注入面が多結晶シリコン層２２に向くように貼り合わせる。
　剥離熱処理工程Ｓ３２では、イオン注入層１２に微小気泡層を発生させる熱処理（剥離熱処理）を施し、発生した微小気泡層にて剥離させる。これにより、活性層用基板１３上に、絶縁膜１１と活性層３１が形成された貼り合わせウェーハ３０が製造される。なお、この際、剥離面４１を有する剥離ウェーハ４０が形成される。
　結合熱処理工程Ｓ３３では、貼り合わせウェーハ３０に結合熱処理を施して、貼り合わせ界面の結合強度を増加させる。
　上記のようにして、貼り合わせウェーハ３０を製造することができる。
　上記した貼り合わせウェーハの製造方法で使用される支持基板２３は、支持基板本体２０の貼り合わせ面側に堆積された第１の多結晶シリコン層２２Ａと、第１の多結晶シリコン層２２Ａ上に堆積された第２の多結晶シリコン層２２Ｂとを備える。また、第２の多結晶シリコン層２２Ｂの成長温度である第２温度を１０００℃以上、１０７５℃以下とすることによって、多結晶シリコン層２２のグレインサイズは０．４１９μｍ以下となる。また、研磨された多結晶シリコン層２２の１０μｍ×１０μｍの面積領域で測定した二乗平均平方根粗さＲｑは０．３６４ｎｍ以下となる。また、貼り合わせウェーハ３０のＢＯＷ－ｂｆは、＋１６μｍ以下となる。上記グレインサイズは、第２の多結晶シリコン層２２Ｂのグレインサイズである。
　また、当該支持基板２３を使用して製造された貼り合わせウェーハ３０は、支持基板２３が上記した仕様を満たすことにより、ブリスター欠陥の発生が抑制されたものとなる。
　多結晶シリコン層２２を堆積させる際の成長温度を決定するに当たって、発明者らは、以下の実施例、比較例、および参考例に示す成長温度で貼り合わせウェーハ３０を製造した。実施例、比較例、および参考例で共通の条件を以下に列挙する。
　支持基板直径：２００ｍｍ
　支持基板結晶方位：＜１００＞
　支持基板抵抗率：１２０６０Ω・ｃｍ
　支持基板酸素濃度：２．９９×１０１７ａｔｏｍｓ／ｃｍ３
　ベース酸化膜形成：ＳＣ１洗浄　酸化膜厚約１ｎｍ
　ＢＯＸ酸化：１０５０℃　酸化膜厚４００ｎｍ
　水素イオン注入：１０５ｋｅＶ
　剥離熱処理：５００℃　３０分　１００％Ａｒ雰囲気
　結合熱処理：９００℃パイロジェニック酸化　＋　１１００℃１２０分のＡｒアニール
　まず、第１成長の成長温度（第１温度）に関しては、表１に示すような参考例１～参考例３に示す成長温度で第１の多結晶シリコン層２２Ａのみを有する支持基板２３を製造し、支持基板２３および当該支持基板２３を用いて製造される貼り合わせウェーハ３０の評価を行った上で決定した。すなわち、多結晶シリコン層堆積工程Ｓ２３で、第１の多結晶シリコン層２２Ａを成長させる第１成長の１段階のみを実施した支持基板２３を製造して評価を行った。なお、参考例３では、表面が単結晶になり研磨を行わなかったため、研磨後のＢＯＷ－ｂｆは測定しなかった。
Figure JPOXMLDOC01-appb-T000001
　評価の結果、第１温度が８５０℃では、支持基板２３のＢＯＷが大きくなり、また、９５０℃では、支持基板２３表面の酸化膜２１の一部が消失し、その部分で単結晶化してしまった。この結果より、第１成長の成長温度を８９５℃とした。また、第１温度は、８９０℃以上、９００℃以下の範囲でも問題がないことを確認した。
　次に、第２成長の成長温度（第２温度）に関しては、表２に示すような実施例１～４および比較例１～３に示す成長温度で支持基板２３を製造し、支持基板２３および当該支持基板２３を用いて製造される貼り合わせウェーハ３０の評価を行った上で決定した。
Figure JPOXMLDOC01-appb-T000002
（実施例１）
　図１および図２で説明した製造方法を用いて支持基板２３および貼り合わせウェーハ３０を製造した。この際、表２に示すような第１温度および第２温度、すなわち第１温度：８９５℃、第２温度：１０００℃の成長温度で多結晶シリコン層２２を成長させた。
　製造された支持基板２３の多結晶シリコン層研磨後の表面粗さ、グレインサイズ、ＢＯＷ－ｂｆを測定した。
　また、支持基板２３を用いて製造した貼り合わせウェーハ３０のブリスター欠陥発生面積を測定した。さらに、シリコンの結晶面に添った欠陥であるスリップの発生の有無の判定を行った。
　表面粗さは、原子間力顕微鏡（AFM：Atomic Force Microscope）を用いて、研磨された多結晶シリコン層２２の１０μｍ×１０μｍの面積領域で測定を行い、二乗平均平方根粗さＲｑを算出した。
　グレインサイズは、研磨後、走査電子顕微鏡（ＳＥＭ）に付随するＥＢＳＤ（Electron Back Scatter Diffraction Patterns）測定器を使用して測定した。ＥＢＳＤ法は、エレクトロンチャネリングパターン（ＥＣＰ）法の原理を応用した結晶解析手法であり、より微小なサブミクロン領域の結晶解析を行うことができる。グレインサイズは、電子照射した際に得られるパターンから算出される。
　ブリスター欠陥面積は、貼り合わせ後に光学顕微鏡にて測定した。
（実施例２～実施例４）
　実施例１と同様に、支持基板２３および貼り合わせウェーハ３０を製造した。ただし、第１温度および第２温度は、表２に示すような温度とし、多結晶シリコン層２２を成長させた。
（比較例１～３）
　実施例１～４と同様に、支持基板２３および貼り合わせウェーハ３０を製造した。ただし、第１温度および第２温度は、表２に示すような温度とし、多結晶シリコン層２２を成長させた。
　図３は、横軸を実施例、比較例、および参考例（成長温度条件）、縦軸をブリスター欠陥面積として、成長温度とブリスター欠陥面積との関係を表したグラフである。表１および図３より、ブリスター欠陥は第２温度と相関関係があり、実施例１～実施例４においては、ブリスター欠陥が発生せず、第２温度が１０８０℃以上となる比較例１～３でブリスター欠陥が発生していることがわかる。比較例１～３に着目すると、第２温度が高い程、ブリスター欠陥面積が大きくなっていることがわかる。
　この結果より、ブリスター欠陥を抑制する成長温度条件は、第１温度：８９５℃、第２温度：１０００℃以上、１０７５℃以下であることがわかった。
　ここで、ブリスター欠陥が発生する原因として、支持基板２３のＢＯＷ－ｂｆ、および多結晶シリコン層２２の二乗平均平方根粗さＲｑが考えられるが、ＢＯＷ－ｂｆに関しては、全実施例、全比較例共にＢＯＷ－ｂｆの許容値である＋３５．０μｍ以下であることから、ブリスター欠陥が発生する原因は、二乗平均平方根粗さＲｑであると考えられる。よって、表２より、二乗平均平方根粗さＲｑを０．３６４ｎｍ以下とすることでブリスター欠陥が抑制された貼り合わせウェーハ３０を製造することができる。
　図４は、横軸をグレインサイズ、縦軸を二乗平均平方根粗さＲｑとして、実施例、比較例、および参考例のグレインサイズと二乗平均平方根粗さＲｑとの関係を表したグラフである。また、図４に二乗平均平方根粗さＲｑのブリスター欠陥発生閾値（０．３６４ｎｍ）を、一点鎖線Ｌ１で示す。
　図４より、二乗平均平方根粗さＲｑとグレインサイズとの間に相関関係があるのがわかる。具体的には、実施例、比較例、および参考例の結果をプロットし、最小二乗法により回帰直線を求めることができる。グレインサイズをｘ、二乗平均平方根粗さＲｑをｙとすると、回帰直線は、以下の数式（１）で表すことができる。また、回帰直線を図４に直線で示す。なお、回帰直線の決定係数はＲ２＝０．９０９２である。
　ｙ＝０．８２０５ｘ＋０．０２２８　・・・　（１）
　この相関関係より、グレインサイズを０．４１９μｍ以下にすることによってもブリスター欠陥を抑制できることがわかる。図４にグレインサイズのブリスター欠陥発生閾値（０．４１９μｍ）を、一点鎖線Ｌ２で示す。
　また、スリップの発生の有無については、第２温度が１０８０℃以上の場合（比較例１～３）で不合格となった。多結晶シリコン層２２の成長温度が高温の場合、スリップの発生の要因となると考えられる。
　研磨工程後のＢＯＷ－ｂｆについては、第２温度が高い程小さくなるという結果となった。実施例１～４で比較すると、第２温度が１０００℃の場合が最も大きい値（１５．６μｍ）となったが、ブリスター欠陥は発生していないため、ＢＯＷ－ｂｆが＋１６μｍ以下であれば問題ないと考えられる。また、第２温度を１０５０℃以上とすることによって、貼り合わせウェーハのＢＯＷ－ｂｆをさらに低減することができる。
　以上より、多結晶シリコン層２２を有する貼り合わせウェーハ用の支持基板２３において、多結晶シリコン層２２のグレインサイズを０．４１９μｍ以下とすることでブリスター欠陥の発生を抑制することができることがわかった。
　同様に、研磨後の多結晶シリコン層２２の二乗平均平方根粗さＲｑを０．３６４ｎｍ以下とすることで、ブリスター欠陥の発生を抑制することができることがわかった。
　また、多結晶シリコン層堆積工程Ｓ２３を２段階で行うことによって、貼り合わせウェーハ３０のＢＯＷ－ｂｆを＋１６μｍ以下とすることができることがわかった。
　さらに、貼り合わせウェーハ用の支持基板の製造方法においては、第２温度を１０００℃以上、１０７５℃以下とすることによって、ブリスター欠陥の発生を抑制することができることがわかった。
１０…活性層用基板本体、１１…絶縁膜、１２…イオン注入層、１３…活性層用基板、２０…支持基板本体、２１…酸化膜、２２…多結晶シリコン層、２２Ａ…第１の多結晶シリコン層、２２Ｂ…第２の多結晶シリコン層、２３…支持基板、３０…貼り合わせウェーハ、３１…活性層、４０…剥離ウェーハ、４１…剥離面。

Claims (5)

  1. 　活性層用基板と支持基板とを絶縁膜を介在させて貼り合わせてなる貼り合わせウェーハに使用される支持基板であって、
    　支持基板本体と、
    　前記支持基板本体の貼り合わせ面側に堆積された多結晶シリコン層と、を備え、
    　前記多結晶シリコン層のグレインサイズは０．４１９μｍ以下である貼り合わせウェーハ用の支持基板。
  2. 　研磨された前記多結晶シリコン層の１０μｍ×１０μｍの面積領域で測定した二乗平均平方根粗さＲｑが０．３６４ｎｍ以下である請求項１に記載の貼り合わせウェーハ用の支持基板。
  3. 　前記多結晶シリコン層が研磨されており、前記支持基板の中心基準面から前記支持基板の中点における中心面までの変位量を示すＢＯＷ－ｂｆが＋１６μｍ以下である請求項１または請求項２に記載の貼り合わせウェーハ用の支持基板。
  4. 　前記多結晶シリコン層は、
    　前記支持基板本体の貼り合わせ面側に堆積された第１の多結晶シリコン層と、
    　前記第１の多結晶シリコン層上に堆積された第２の多結晶シリコン層とからなり、
    　前記グレインサイズは、前記第２の多結晶シリコン層のグレインサイズである請求項１から請求項３のいずれか一項に記載の貼り合わせウェーハ用の支持基板。
  5. 　前記支持基板本体はシリコン単結晶ウェーハである請求項１から請求項４のいずれか一項に記載の貼り合わせウェーハ用の支持基板。
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