KR20230005360A - 접합 웨이퍼용의 지지 기판 - Google Patents

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KR20230005360A
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bonded
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쇼타 시부야
다이스케 히에다
히로아키 이시자키
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가부시키가이샤 사무코
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Abstract

활성층용 기판(13)과 지지 기판(23)을 절연막(11)을 개재시켜 접합시켜 이루어지는 접합 웨이퍼(30)에 사용되는 지지 기판(23)으로서, 지지 기판 본체(20)와, 지지 기판 본체(20)의 접합면측에 퇴적된 다결정 실리콘층(22)을 구비하고, 다결정 실리콘층(22)의 그레인 사이즈는 0.419㎛ 이하인 접합 웨이퍼용의 지지 기판을 제공한다.

Description

접합 웨이퍼용의 지지 기판
본 발명은, 활성층용 기판과 지지 기판을 접합하여 이루어지는 접합 웨이퍼에 사용되는 접합 웨이퍼용의 지지 기판에 관한 것이다.
종래, 고주파(RF: Radio Frequency) 디바이스용의 기판으로서, SOI(Silicon On Insulator) 웨이퍼가 사용되고 있다. SOI 웨이퍼는, 지지 기판(예를 들면, 실리콘 단결정 웨이퍼) 상에 산화 실리콘(SiO2) 등의 절연막 및, 활성층(예를 들면, 실리콘 단결정)이 순차 형성된 구조를 갖고 있다.
SOI 웨이퍼를 제조하는 방법의 대표적인 것의 하나로, 접합법(bonding method)이 있다. 이 접합법은, 지지 기판 및 활성층용 기판의 적어도 한쪽에 절연막을 형성하고, 이어서, 이들 기판을 절연막을 통하여 접합한 후, 1200℃ 정도의 고온에서 열처리를 실시함으로써 SOI 웨이퍼를 제조하는 방법이다(이하, 접합법에 의해 제조된 SOI 웨이퍼를 「접합 웨이퍼」라고 함).
상기 접합 웨이퍼에 있어서, 지지 기판의 고저항화(예를 들면, 저항률이 3000Ω·㎝ 이상)에 의해, RF에 대처해 왔다. 그러나, 디바이스의 추가적인 고속화에 대응하기 위해 보다 높은 주파수에 대응하는 것이 요구되고 있어, 지지 기판의 고저항화만으로는 대응할 수 없게 되고 있다.
그래서, 지지 기판의 표면에, 고주파수에서의 동작 중에 발생한 캐리어를 트랩하여 소멸시키기 위한 다결정 실리콘층을, 캐리어 트랩층(carrier trap layer)으로서 형성하는 것이 제안되어 있다(예를 들면, 특허문헌 1 참조). 지지 기판의 실리콘 단결정 상에 실리콘이 에피택셜 성장하는 것을 막기 위해, 지지 기판 상에 극박 산화막을 형성하고, 그 위에 다결정 실리콘이 형성된다. 그리고, 다결정 실리콘이 형성된 표면이 연마되고, 추가로 활성층측에 형성한 절연막과 접합된다.
또한, 특허문헌 1에는, 다결정 실리콘층의 두께에 의한 접합 웨이퍼의 휨(warpage)의 증대나, 성장 온도가 높아짐으로써 극박 산화막이 부분적으로 소실되어 에피택셜 성장하는 것을 방지하기 위해, 다결정 실리콘층을 2단계로 성장시키는 방법이 기재되어 있다. 당해 방법에서는, 다결정 실리콘층의 퇴적은, 제1 다결정 실리콘층을 성장시키는 제1 성장과, 제1 다결정 실리콘층보다도 두꺼운 제2 다결정 실리콘층을 성장시키는 제2 성장의 2단계로 행하고 있다.
일본공개특허공보 2015-211061호
그러나, 이상의 방법에 의해 제조한 접합 웨이퍼의 표면을, 광학 현미경 등을 이용하여 관찰하면, 웨이퍼의 일부에 표면이 물집과 같이 융기되어 있는, 직경으로 하여 수십 ㎛∼수 ㎜의 크기의 미소 돌기가 자주 보인다. 이는 블리스터 결함(blister defects)이라고 칭해지는 것으로, 접합 계면에서 웨이퍼끼리가 서로 잘 접합하지 않았기 때문에 형성되는 결함이다. 블리스터 결함은, 이 결함이 존재하는 부분에 디바이스가 형성되었을 때에, 디바이스 불량을 발생시키는 것이나, 디바이스 공정 중에 결함 상에 위치하는 활성층 부분이 박리되어 발진원(dust source)이 될 가능성이 있다는 바와 같은 여러 가지의 문제를 일으킨다.
접합 계면에서 웨이퍼끼리가 서로 잘 접합하지 않는 원인으로서는, 지지 기판의 휨이나, 다결정 실리콘층 표면의 표면 거칠기가 생각되지만, 특허문헌 1에 기재된 방법으로 다결정 실리콘층을 형성한 경우, 지지 기판의 휨이 억제되기 때문에, 블리스터 결함은, 표면 연마 후의 표면 거칠기에 기인하는 것이라고 생각된다.
그래서, 본 발명은, 접합 웨이퍼를 제조했을 때에, 블리스터 결함의 발생을 억제할 수 있는 접합 웨이퍼용의 지지 기판을 제공하는 것을 목적으로 한다.
본 발명의 접합 웨이퍼용의 지지 기판은, 활성층용 기판과 지지 기판을 절연막을 개재시켜 접합하여 이루어지는 접합 웨이퍼에 사용되는 지지 기판으로서, 지지 기판 본체와, 상기 지지 기판 본체의 접합면측에 퇴적된 다결정 실리콘층을 구비하고, 상기 다결정 실리콘층의 그레인 사이즈는 0.419㎛ 이하인 것을 특징으로 한다.
상기 접합 웨이퍼용의 지지 기판에 있어서, 연마된 상기 다결정 실리콘층의 10㎛×10㎛의 면적 영역에서 측정한 제곱 평균 평방근 거칠기 Rq가 0.364㎚ 이하라도 좋다.
상기 접합 웨이퍼용의 지지 기판에 있어서, 상기 다결정 실리콘층이 연마되어 있고, 상기 지지 기판의 중심 기준면에서 상기 지지 기판의 중점에 있어서의 중심면까지의 변위량을 나타내는 BOW-bf가 ＋16㎛ 이하라도 좋다.
상기 접합 웨이퍼용의 지지 기판에 있어서, 상기 다결정 실리콘층은, 상기 지지 기판 본체의 접합면측에 퇴적된 제1 다결정 실리콘층과, 상기 제1 다결정 실리콘층 상에 퇴적된 제2 다결정 실리콘층으로 이루어지고, 상기 그레인 사이즈는, 상기 제2 다결정 실리콘층의 그레인 사이즈라도 좋다.
상기 지지 기판 본체는 실리콘 단결정 웨이퍼라도 좋다.
상기의 구성에 의하면, 접합 웨이퍼를 제조했을 때에, 블리스터 결함의 발생을 억제할 수 있다.
도 1은 본 발명의 실시 형태의 접합 웨이퍼를 제조하는 공정을 설명하기 위한 플로우차트이다.
도 2는 본 발명의 실시 형태의 접합 웨이퍼의 제조 방법을 나타내는 공정 단면도이다.
도 3은 다결정 실리콘층의 성장 온도와 블리스터 결함 면적의 관계를 나타낸 그래프이다.
도 4는 그레인 사이즈와 제곱 평균 평방근 거칠기의 관계를 나타낸 그래프이다.
(발명을 실시하기 위한 형태)
이하에 첨부 도면을 참조하면서, 본 발명의 적합한 실시 형태에 대해서 상세하게 설명한다. 본 발명의 접합 웨이퍼용의 지지 기판은, 예를 들면, 활성층용 기판에 형성된 절연막과 접합하여 이루어지는 SOI 웨이퍼 등의 접합 웨이퍼에 사용되는 지지 기판이다.
본 발명의 발명자들은, 블리스터 결함의 발생을 억제할 수 있는 접합 웨이퍼용의 지지 기판에 대해서 성의 연구를 거듭했다. 그 결과, 블리스터 결함의 발생을 억제할 수 있는 다결정 실리콘층의 표면 거칠기(제곱 평균 평방근 거칠기 Rq, RMS)의 범위에 대해서 인식이 얻어졌다. 또한, 표면 거칠기와 다결정 실리콘층의 그레인 사이즈의 사이에 상관 관계가 있는 것을 발견하여, 본 발명에 이르렀다.
도 1은, 본 실시 형태의 접합 웨이퍼를 제조하는 공정을 설명하기 위한 플로우차트이다. 도 2는, 접합 웨이퍼의 제조 방법을 나타내는 공정 단면도이다.
도 1 및 도 2에 나타내는 바와 같이, 접합 웨이퍼의 제조 방법은, 활성층용 기판을 제조하는 공정 S11∼S14와, 활성층용 기판을 제조하는 공정과는 별개로, 지지 기판을 제조하는 공정 S21∼S25와, 활성층용 기판과 지지 기판을 접합하여 접합 웨이퍼를 제조하는 공정 S31∼S33을 갖는다.
활성층용 기판을 제조하는 공정은, 활성층용 기판 본체 준비 공정 S11과, 절연막 성장 공정 S12와, 이온 주입층 형성 공정 S13과, 접합 전 세정 공정 S14를 갖는다.
활성층용 기판 본체 준비 공정 S11에서는, 실리콘 단결정 웨이퍼인 활성층용 기판 본체(10)를 준비한다.
절연막 성장 공정 S12에서는, 예를 들면 열산화나 CVD 등에 의해, 활성층용 기판 본체(10)의 주위에, 절연막(11)(산화막)을 성장시킨다.
이온 주입층 형성 공정 S13에서는, 절연막(11)의 위로부터 이온 주입기에 의해, 수소 이온 또는 희가스(rare gas) 이온을 주입하여, 활성층용 기판 본체(10) 내에 이온 주입층(12)을 형성한다.
접합 전 세정 공정 S14에서는, 활성층용 기판 본체(10)의 접합면의 파티클을 제거하기 위해, 접합 전 세정을 행한다.
이상의 공정에 의해, 접합 웨이퍼용의 활성층용 기판(13)이 제조된다.
지지 기판을 제조하는 공정은, 지지 기판 본체 준비 공정 S21과, 산화막 형성 공정 S22와, 다결정 실리콘층 퇴적 공정 S23과, 연마 공정 S24와, 접합 전 세정 공정 S25를 갖는다.
지지 기판 본체 준비 공정 S21에서는, 실리콘 단결정 웨이퍼로 이루어지는 지지 기판 본체(20)를 준비한다. 실리콘 단결정 웨이퍼는, 초크랄스키법(CZ법)이나 부유 대역 용융법(FZ법)에 의해 육성된 단결정 실리콘 잉곳을, 와이어 소 등으로 슬라이스한 것을 사용할 수 있다.
산화막 형성 공정 S22에서는, 지지 기판 본체(20) 상에, 산화막(21)(베이스 산화막)을 형성한다. 산화막(21)의 두께는, 예를 들면, 0.3㎚ 이상, 10㎚ 이하의 두께로 하는 것이 바람직하다. 산화막(21)의 두께를 얇게 함으로써, 지지 기판 본체(20)와 다결정 실리콘층(22)의 사이에 산화막(21)이 개재하는 것에 의한 RF 디바이스의 특성으로의 영향을 적게 할 수 있다.
산화막(21)은, 예를 들면 알칼리 세정(SC1 세정), 산 세정(SC2 세정) 등의 웨트 세정에 의해 형성할 수 있다. 산화막(21)의 형성 방법은 이에 한정되지 않고, 산화성 분위기하에서의 열산화나, 급속 가열·급속 냉각 장치를 이용한 산화 열처리 등에 의해 형성할 수 있다.
다결정 실리콘층 퇴적 공정 S23에서는, 산화막(21) 상에 다결정 실리콘층(22)을 퇴적시킨다. 다결정 실리콘층(22)의 퇴적은, 제1 다결정 실리콘층(22A)을 성장시키는 제1 성장과, 제1 다결정 실리콘층(22A)보다도 두꺼운 제2 다결정 실리콘층(22B)을 성장시키는 제2 성장의 2단계로 행한다.
최초로 행해지는 제1 성장에 있어서의 성장 온도(제1 온도)는, 890℃ 이상, 900℃ 이하이다. 제1 성장에 있어서의 성장 온도는, 바람직하게는 895℃이다.
제1 성장의 다음으로 행해지는 제2 성장에 있어서의 성장 온도(제2 온도)는, 1000℃ 이상, 1075℃ 이하가 바람직하고, 1050℃ 이상, 1075℃ 이하가 보다 바람직하다.
지지 기판 본체(20)의 표면과 다결정 실리콘층(22)의 사이에, 미리 산화막(21)을 형성해 두고, 그 후에 행해지는 제1 성장의 제1 온도를 890℃ 이상, 900℃ 이하로 함으로써, 산화막(21)의 일부가 소실되는 것에 의한 다결정 실리콘층(22)의 단결정화를 방지할 수 있다. 또한, 연마 후의 휨도 저감할 수 있다.
제2 성장에 있어서, 제2 온도를 1000℃ 이상, 1075℃ 이하로 하고, 제1 성장보다도 두껍게 제2 다결정 실리콘층(22B)을 퇴적함으로써, 다결정 실리콘층(22)을 고속으로 효율 좋게, 충분한 두께로 퇴적하면서, 지지 기판(23)의 휨량을 저감할 수 있다. 또한, 제2 온도를 1050℃ 이상으로 함으로써, 지지 기판(23)의 휨량을 더욱 저감할 수 있다.
본 실시 형태에 있어서의 휨량은, 연마 후의 BOW(휨의 방향, 크기)를 이용하여 평가했다. BOW란, 웨이퍼 전체적으로의 휨을 표현하는 지표의 하나로서, 웨이퍼(지지 기판(23))의 중심 기준면에서 웨이퍼의 중점에 있어서의 중심면까지의 변위량에 의해 나타내는 것이다. 본원의 중심 기준면은 베스트 피트(BOW-bf) 기준에 의해 만들어지는 것이다. 따라서, BOW-bf값에 있어서는 플러스(＋)로 나타난 것은 볼록형의 휨을 갖는 것이 되고, 마이너스(－)로 나타난 것은 오목형의 휨을 갖는 것이 된다. 예를 들면, 광학 센서식의 평탄도 측정기(LapmasterSFT사 제조 Wafercom) 등을 사용하여 휨량을 측정할 수 있다.
연마 공정 S24에서는, 지지 기판 본체(20)에 퇴적된 다결정 실리콘층(22)(제2 다결정 실리콘층(22B))의 표면을 연마하여 평탄화한다.
접합 전 세정 공정 S25에서는, 연마된 다결정 실리콘층(22)의 표면의 파티클을 제거한다.
이상의 공정에 의해, 접합 웨이퍼용의 지지 기판(23)이 제조된다. 또한, 공정 S11∼S14와, 공정 S21∼S25는 병행하여 진행할 수 있다.
다음으로, 활성층용 기판(13)과 지지 기판(23)을 접합하여 접합 웨이퍼(30)를 제조하는 공정에 대해서 설명한다.
접합 웨이퍼를 제조하는 공정은, 접합 공정 S31과, 박리 열처리 공정 S32와, 결합 열처리 공정 S33을 갖는다.
접합 공정 S31에서는, 절연막(11)을 통하여, 지지 기판(23)의 다결정 실리콘층(22)의 연마면과 활성층용 기판(13)을 접합한다. 이 때, 활성층용 기판(13)의 주입면이 다결정 실리콘층(22)을 향하도록 접합한다.
박리 열처리 공정 S32에서는, 이온 주입층(12)에 미소 기포층을 발생시키는 열처리(박리 열처리)를 실시하고, 발생한 미소 기포층으로 박리시킨다. 이에 따라, 활성층용 기판(13) 상에, 절연막(11)과 활성층(31)이 형성된 접합 웨이퍼(30)가 제조된다. 또한, 이 때, 박리면(41)을 갖는 박리 웨이퍼(40)가 형성된다.
결합 열처리 공정 S33에서는, 접합 웨이퍼(30)에 결합 열처리를 실시하여, 접합 계면의 결합 강도를 증가시킨다.
상기와 같이 하여, 접합 웨이퍼(30)를 제조할 수 있다.
상기한 접합 웨이퍼의 제조 방법에서 사용되는 지지 기판(23)은, 지지 기판 본체(20)의 접합면측에 퇴적된 제1 다결정 실리콘층(22A)과, 제1 다결정 실리콘층(22A) 상에 퇴적된 제2 다결정 실리콘층(22B)을 구비한다. 또한, 제2 다결정 실리콘층(22B)의 성장 온도인 제2 온도를 1000℃ 이상, 1075℃ 이하로 함으로써, 다결정 실리콘층(22)의 그레인 사이즈는 0.419㎛ 이하가 된다. 또한, 연마된 다결정 실리콘층(22)의 10㎛×10㎛의 면적 영역에서 측정한 제곱 평균 평방근 거칠기 Rq는 0.364㎚ 이하가 된다. 또한, 접합 웨이퍼(30)의 BOW-bf는, ＋16㎛ 이하가 된다. 상기 그레인 사이즈는, 제2 다결정 실리콘층(22B)의 그레인 사이즈이다.
또한, 당해 지지 기판(23)을 사용하여 제조된 접합 웨이퍼(30)는, 지지 기판(23)이 상기한 사양을 충족함으로써, 블리스터 결함의 발생이 억제된 것이 된다.
실시예
다결정 실리콘층(22)을 퇴적시킬 때의 성장 온도를 결정함에 있어서, 발명자들은, 이하의 실시예, 비교예 및, 참고예에 나타내는 성장 온도에서 접합 웨이퍼(30)를 제조했다. 실시예, 비교예 및, 참고예에서 공통의 조건을 이하에 열거한다.
지지 기판 직경: 200㎜
지지 기판 결정 방위: ＜100＞
지지 기판 저항률: 12060Ω·㎝
지지 기판 산소 농도: 2.99×1017atoms/㎤
베이스 산화막 형성: SC1 세정 산화막 두께 약 1㎚
BOX 산화: 1050℃ 산화막 두께 400㎚
수소 이온 주입: 105keV
박리 열처리: 500℃ 30분 100％ Ar 분위기
결합 열처리: 900℃ 파이로제닉 산화＋1100℃ 120분의 Ar 어닐
우선, 제1 성장의 성장 온도(제1 온도)에 관해서는, 표 1에 나타내는 바와 같은 참고예 1∼참고예 3에 나타내는 성장 온도에서 제1 다결정 실리콘층(22A)만을 갖는 지지 기판(23)을 제조하고, 지지 기판(23) 및 당해 지지 기판(23)을 이용하여 제조되는 접합 웨이퍼(30)의 평가를 행한 후에 결정했다. 즉, 다결정 실리콘층 퇴적 공정 S23에서, 제1 다결정 실리콘층(22A)을 성장시키는 제1 성장의 1단계만을 실시한 지지 기판(23)을 제조하여 평가를 행했다. 또한, 참고예 3에서는, 표면이 단결정이 되어 연마를 행하지 않았기 때문에, 연마 후의 BOW-bf는 측정하지 않았다.
Figure pct00001
평가의 결과, 제1 온도가 850℃에서는, 지지 기판(23)의 BOW가 커지고, 또한, 950℃에서는, 지지 기판(23) 표면의 산화막(21)의 일부가 소실되어, 그 부분에서 단결정화해 버렸다. 이 결과로부터, 제1 성장의 성장 온도를 895℃로 했다. 또한, 제1 온도는, 890℃ 이상, 900℃ 이하의 범위에서도 문제가 없는 것을 확인했다.
다음으로, 제2 성장의 성장 온도(제2 온도)에 관해서는, 표 2에 나타내는 바와 같은 실시예 1∼4 및 비교예 1∼3에 나타내는 성장 온도에서 지지 기판(23)을 제조하고, 지지 기판(23) 및 당해 지지 기판(23)을 이용하여 제조되는 접합 웨이퍼(30)의 평가를 행한 후에 결정했다.
Figure pct00002
(실시예 1)
도 1 및 도 2에서 설명한 제조 방법을 이용하여 지지 기판(23) 및 접합 웨이퍼(30)를 제조했다. 이 때, 표 2에 나타내는 바와 같은 제1 온도 및 제2 온도, 즉 제1 온도: 895℃, 제2 온도: 1000℃의 성장 온도에서 다결정 실리콘층(22)을 성장시켰다.
제조된 지지 기판(23)의 다결정 실리콘층 연마 후의 표면 거칠기, 그레인 사이즈, BOW-bf를 측정했다.
또한, 지지 기판(23)을 이용하여 제조한 접합 웨이퍼(30)의 블리스터 결함 발생 면적을 측정했다. 추가로, 실리콘의 결정면에 따른 결함인 슬립의 발생의 유무의 판정을 행했다.
표면 거칠기는, 원자간력 현미경(AFM: Atomic Force Microscope)을 이용하여, 연마된 다결정 실리콘층(22)의 10㎛×10㎛의 면적 영역에서 측정을 행하고, 제곱 평균 평방근 거칠기 Rq를 산출했다.
그레인 사이즈는, 연마 후, 주사 전자 현미경(SEM)에 부수하는 EBSD(Electron Back Scatter Diffraction Patterns) 측정기를 사용하여 측정했다. EBSD법은, 일렉트론 채널링 패턴(ECP)법의 원리를 응용한 결정 해석 수법으로서, 보다 미소한 서브 미크론 영역의 결정 해석을 행할 수 있다. 그레인 사이즈는, 전자 조사했을 때에 얻어지는 패턴으로부터 산출된다.
블리스터 결함 면적은, 접합 후에 광학 현미경으로 측정했다.
(실시예 2∼실시예 4)
실시예 1과 마찬가지로, 지지 기판(23) 및 접합 웨이퍼(30)를 제조했다. 단, 제1 온도 및 제2 온도는, 표 2에 나타내는 바와 같은 온도로 하고, 다결정 실리콘층(22)을 성장시켰다.
(비교예 1∼3)
실시예 1∼4와 마찬가지로, 지지 기판(23) 및 접합 웨이퍼(30)를 제조했다. 단, 제1 온도 및 제2 온도는, 표 2에 나타내는 바와 같은 온도로 하여, 다결정 실리콘층(22)을 성장시켰다.
도 3은, 횡축을 실시예, 비교예 및, 참고예(성장 온도 조건), 종축을 블리스터 결함 면적으로 하여, 성장 온도와 블리스터 결함 면적의 관계를 나타낸 그래프이다. 표 1 및 도 3으로부터, 블리스터 결함은 제2 온도와 상관 관계가 있고, 실시예 1∼실시예 4에 있어서는, 블리스터 결함이 발생하지 않고, 제2 온도가 1080℃ 이상이 되는 비교예 1∼3에서 블리스터 결함이 발생하고 있는 것을 알 수 있다. 비교예 1∼3에 착안하면, 제2 온도가 높을수록, 블리스터 결함 면적이 커져 있는 것을 알 수 있다.
이 결과로부터, 블리스터 결함을 억제하는 성장 온도 조건은, 제1 온도: 895℃, 제2 온도: 1000℃ 이상, 1075℃ 이하인 것을 알 수 있었다.
여기에서, 블리스터 결함이 발생하는 원인으로서, 지지 기판(23)의 BOW-bf 및, 다결정 실리콘층(22)의 제곱 평균 평방근 거칠기 Rq가 생각되지만, BOW-bf에 관해서는, 전(全)실시예, 전비교예 모두 BOW-bf의 허용값인 ＋35.0㎛ 이하인 점에서, 블리스터 결함이 발생하는 원인은, 제곱 평균 평방근 거칠기 Rq라고 생각된다. 따라서, 표 2로부터, 제곱 평균 평방근 거칠기 Rq를 0.364㎚ 이하로 함으로써 블리스터 결함이 억제된 접합 웨이퍼(30)를 제조할 수 있다.
도 4는, 횡축을 그레인 사이즈, 종축을 제곱 평균 평방근 거칠기 Rq로 하여, 실시예, 비교예 및, 참고예의 그레인 사이즈와 제곱 평균 평방근 거칠기 Rq의 관계를 나타낸 그래프이다. 또한, 도 4에 제곱 평균 평방근 거칠기 Rq의 블리스터 결함 발생 문턱값(0.364㎚)을, 일점 쇄선 L1로 나타낸다.
도 4로부터, 제곱 평균 평방근 거칠기 Rq와 그레인 사이즈의 사이에 상관 관계가 있는 것을 알 수 있다. 구체적으로는, 실시예, 비교예 및, 참고예의 결과를 플롯하여, 최소 제곱법에 의해 회귀 직선을 구할 수 있다. 그레인 사이즈를 x, 제곱 평균 평방근 거칠기 Rq를 y로 하면, 회귀 직선은, 이하의 수식 (1)로 나타낼 수 있다. 또한, 회귀 직선을 도 4에 직선으로 나타낸다. 또한, 회귀 직선의 결정 계수는 R2＝0.9092이다.
y＝0.8205x＋0.0228　···　(1)
이 상관 관계로부터, 그레인 사이즈를 0.419㎛ 이하로 함으로써도 블리스터 결함을 억제할 수 있는 것을 알 수 있다. 도 4에 그레인 사이즈의 블리스터 결함 발생 문턱값(0.419㎛)을, 일점 쇄선 L2로 나타낸다.
또한, 슬립의 발생의 유무에 대해서는, 제2 온도가 1080℃ 이상인 경우(비교예 1∼3)에서 불합격이 되었다. 다결정 실리콘층(22)의 성장 온도가 고온인 경우, 슬립의 발생의 요인이 된다고 생각된다.
연마 공정 후의 BOW-bf에 대해서는, 제2 온도가 높을수록 작아진다는 결과가 되었다. 실시예 1∼4로 비교하면, 제2 온도가 1000℃인 경우가 가장 큰 값(15.6㎛)이 되었지만, 블리스터 결함은 발생하고 있지 않기 때문에, BOW-bf가 ＋16㎛ 이하이면 문제 없다고 생각된다. 또한, 제2 온도를 1050℃ 이상으로 함으로써, 접합 웨이퍼의 BOW-bf를 더욱 저감할 수 있다.
이상으로부터, 다결정 실리콘층(22)을 갖는 접합 웨이퍼용의 지지 기판(23)에 있어서, 다결정 실리콘층(22)의 그레인 사이즈를 0.419㎛ 이하로 함으로써 블리스터 결함의 발생을 억제할 수 있는 것을 알 수 있었다.
마찬가지로, 연마 후의 다결정 실리콘층(22)의 제곱 평균 평방근 거칠기 Rq를 0.364㎚ 이하로 함으로써, 블리스터 결함의 발생을 억제할 수 있는 것을 알 수 있었다.
또한, 다결정 실리콘층 퇴적 공정 S23을 2단계로 행함으로써, 접합 웨이퍼(30)의 BOW-bf를 ＋16㎛ 이하로 할 수 있는 것을 알 수 있었다.
추가로, 접합 웨이퍼용의 지지 기판의 제조 방법에 있어서는, 제2 온도를 1000℃ 이상, 1075℃ 이하로 함으로써, 블리스터 결함의 발생을 억제할 수 있는 것을 알 수 있었다.
10 : 활성층용 기판 본체
11 : 절연막
12 : 이온 주입층
13 : 활성층용 기판
20 : 지지 기판 본체
21 : 산화막
22 : 다결정 실리콘층
22A : 제1 다결정 실리콘층
22B : 제2 다결정 실리콘층
23 : 지지 기판
30 : 접합 웨이퍼
31 : 활성층
40 : 박리 웨이퍼
41 : 박리면

Claims (5)

  1. 활성층용 기판과 지지 기판을 절연막을 개재시켜 접합하여 이루어지는 접합 웨이퍼에 사용되는 지지 기판으로서,
    지지 기판 본체와,
    상기 지지 기판 본체의 접합면측에 퇴적된 다결정 실리콘층을 구비하고,
    상기 다결정 실리콘층의 그레인 사이즈는 0.419㎛ 이하인 접합 웨이퍼용의 지지 기판.
  2. 제1항에 있어서,
    연마된 상기 다결정 실리콘층의 10㎛×10㎛의 면적 영역에서 측정한 제곱 평균 평방근 거칠기 Rq가 0.364㎚ 이하인 접합 웨이퍼용의 지지 기판.
  3. 제1항 또는 제2항에 있어서,
    상기 다결정 실리콘층이 연마되어 있고, 상기 지지 기판의 중심 기준면에서 상기 지지 기판의 중점에 있어서의 중심면까지의 변위량을 나타내는 BOW-bf가 ＋16㎛ 이하인 접합 웨이퍼용의 지지 기판.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 다결정 실리콘층은,
    상기 지지 기판 본체의 접합면측에 퇴적된 제1 다결정 실리콘층과,
    상기 제1 다결정 실리콘층 상에 퇴적된 제2 다결정 실리콘층으로 이루어지고,
    상기 그레인 사이즈는, 상기 제2 다결정 실리콘층의 그레인 사이즈인 접합 웨이퍼용의 지지 기판.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 지지 기판 본체는 실리콘 단결정 웨이퍼인 접합 웨이퍼용의 지지 기판.
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015211061A (ja) 2014-04-24 2015-11-24 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000138194A (ja) * 1998-08-28 2000-05-16 Sony Corp 半導体基板の研磨方法および張り合わせ半導体基板の製造方法
JP2004320050A (ja) * 2004-06-29 2004-11-11 Sumitomo Mitsubishi Silicon Corp Ｓｏｉ基板及びその製造方法
JP6118757B2 (ja) * 2014-04-24 2017-04-19 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法
WO2016140850A1 (en) * 2015-03-03 2016-09-09 Sunedison Semiconductor Limited Method of depositing charge trapping polycrystalline silicon films on silicon substrates with controllable film stress
FR3048306B1 (fr) * 2016-02-26 2018-03-16 Soitec Support pour une structure semi-conductrice
JP6443394B2 (ja) * 2016-06-06 2018-12-26 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法
JP6498635B2 (ja) * 2016-06-23 2019-04-10 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法
US11063117B2 (en) * 2017-04-20 2021-07-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure having carrier-trapping layers with different grain sizes
JP6827442B2 (ja) * 2018-06-14 2021-02-10 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法及び貼り合わせｓｏｉウェーハ

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015211061A (ja) 2014-04-24 2015-11-24 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法

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