TW202247252A - 用於製作在載體底材上包含單晶半導體製薄層之複合結構之方法 - Google Patents

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Abstract

本發明係有關於一種用於製作包含單晶半導體製之薄層之複合結構之方法，所述薄層設置在載體底材上，該方法包括： a) 提供由單晶半導體組成之供體底材之步驟， b) 將輕質元素之離子植入供體底材，但供體底材之環形周邊區除外之步驟，以形成界定出薄層之埋置弱化面，該薄層位於該埋置弱化面與該供體底材之正面之間，所述植入條件界定出用於在供體底材之正面上獲得起泡作用之第一熱預算，以及用於在埋置弱化面中獲得分裂作用之第二熱預算， c) 在供體底材上形成硬挺膜之步驟，此步驟是在所施加的熱預算低於第一熱預算的情況下進行，硬挺膜被開孔，且以覆蓋度小於或等於30%的網格形式呈現，且具有的厚度為大於或等於0.5微米，所述開孔的硬挺膜使正面的複數個區裸露出來，這些區以橫向尺寸小於或等於50微米之元件的形式呈現， d) 在供體底材之正面上沈積載體底材之步驟，該正面設有開孔的硬挺膜，此步驟是在所施加的熱預算高於第一熱預算的情況下進行， e) 劈裂之步驟，以一方面形成複合結構，另一方面形成供體底材之剩餘部。

Description

用於製作在載體底材上包含單晶半導體製薄層之複合結構之方法
本發明係有關於用於微電子元件的半導體領域。特別是有關於一種用於製作複合結構之方法，該複合結構包括設置在載體底材上的由單晶半導體製成的薄層：該薄層可例如由單晶碳化矽所製成，而載體底材則由多晶碳化矽所製成。
碳化矽(SiC)越來越廣泛地使用在製造創新的電源裝置，以滿足不斷增長的電子應用領域的需求，尤其像是電動車。
特別是，比起其傳統矽等效物，基於單晶碳化矽的電源裝置及積體電源供應系統能夠處理高得多的電源密度，並且以更小尺寸的主動區而如此進行。為了進一步限制SiC上電源裝置的尺寸，製作垂直元件而不是橫向元件是有利的。為此，所述結構必須允許位於SiC結構的正面上的電極與位於背面的電極之間的垂直電傳導。
然而，旨在用於微電子行業的單晶SiC底材仍然昂貴，且難於以大直徑生產。因此，使用用於轉移薄層的解決方案以生產複合結構是有利的，該複合結構通常包括在較便宜的載體底材上的單晶SiC薄層。用於轉移薄層的一種已知解決方案是智切法(Smart Cut TM)，其係基於輕質離子植入及直接黏附而鍵合。例如，這樣的方法可使製造允許垂直電傳導的複合結構成為可能，該複合結構包括直接接觸的單晶SiC(c-SiC)薄層及載體底材，單晶SiC(c-SiC)薄層係與由c-SiC製成的供體底材分離，而載體底材係由多晶SiC(p-SiC)製成。然而，一般仍然難以藉由分子黏附而在兩個c-SiC與p-SiC底材之間生產高品質的直接鍵合，因為處理所述底材的表面研磨及粗度很複雜。
文獻US 8436363藉由提供一種製造複合結構的方法避免了直接鍵合，該複合結構包括放置在金屬載體底材上的由c-SiC製成的薄層，其熱膨脹係數與薄層的熱膨脹係數相匹配。該製造方法包括以下步驟： - 在c-SiC供體底材中形成埋置弱化面，在所述埋置弱化面與供體底材的前表面之間界定出薄層， - 在供體底材的正面上沉積金屬層，例如由鎢或鉬所製成，以形成足夠厚度的載體底材，以擔任硬性支撐件的角色， - 沿著埋置弱化面進行分裂，其導致一方面剝裂包括金屬載體底材及由c-SiC製成的薄層的複合結構，而另一方面剝裂由c-SiC製成的供體底材的剩餘部。
然而，形成載體底材的材料是p-SiC時，這樣的製造方法是不相容的，其需要在高於 1000°C，或甚至高於或等於1200°C的溫度下沉積(用於製造p-SiC的常用溫度)。特別地，在這些高溫下，埋置弱化面中存在的空腔及微裂隙的生長速率高於p-SiC層的生長速率，且在起泡作用開始之前，並沒有達到實現硬性支撐效果所需的厚度，其係與薄層垂直於微裂隙之變形有關。
儘管上面參考由碳化矽製成的複合結構描述了潛在問題，其亦可出現在任何類型的半導體中，該半導體係為設想使用基於輕質元素植入的弱化技術以分離薄層，以及導致起泡作用的熱預算(起泡作用活化預算)低於沉積載體底材所需的熱預算。
對於許多單晶半導體，像是矽、碳化矽、鍺、III-V族化合物等，起泡作用及分裂作用的熱預算已有廣泛研究。(例如，參見Aspar等人，“The generic nature of the Smart Cut® process for thin film transfer”，電子材料期刊，第30卷，第7期，2001年7月，或Bedell等人，“Investigation of surface blistering of hydrogen implanted crystals”，應用物理學期刊，第90卷，第3期，2001年8月)。已知的是，起泡作用的動力學及分裂作用的動力學係取決於埋置弱化面的特性，這些特性係藉由半導體的性質及施加到供體底材的離子植入條件而定義：特別地，輕質元素的植入能量定義了埋置弱化面的深度，而植入的劑量定義了能夠形成/發展成微空腔並在熱活化時將它們置於壓力下的物質的數量；其他植入參數，包括溫度，也將會影響埋置弱化面的性質以及相關的起泡作用與分裂作用的動力學。
當供體底材的自由側上沒有足夠的硬支撐效果時，會發生起泡作用，而當此自由側上有足夠的硬挺支撐效果以允許微裂隙在埋置弱化面中合併而不會使上面的層變形時，即會發生分裂作用，從而導致沿著所述埋置弱化面的完全分裂。
由於這些物理效應，在供體底材中定義薄層(通常厚度小於1.5微米)(經由從輕質元素的離子植入所產生的埋置弱化面)，以及藉由施加高於起泡作用的熱預算的熱預算而沉積形成載體底材，看起來是不相容的。
本發明係用以處理上述問題。其係有關於一種用於製作複合結構之方法，該複合結構包括設置在較低品質的載體底材上的由單晶半導體製成的薄層，此外，該複合結構能夠在薄層與載體底材之間促成垂直的電傳導。
本發明係有關於一種用於製作包括由單晶半導體製成的薄層的複合結構之方法，所述薄層係設置於載體底材上，該方法包括： a) 提供由單晶半導體組成之供體底材之步驟， b) 在植入條件下將輕質元素之離子植入供體底材，但供體底材之環形周邊區除外之步驟，以形成界定出薄層之埋置弱化面，該薄層位於該埋置弱化面與該供體底材之正面之間， - 該埋置弱化面包括莢狀微空腔，當其受熱活化時，易於發展成微裂隙， - 植入條件界定出用於在供體底材之正面上獲得起泡作用之第一熱預算，以及用於在埋置弱化面中獲得分裂作用之第二熱預算， - 起泡作用對應於薄層垂直於微裂隙之變形，且分裂作用對應於埋置弱化面中的完全裂開， c) 在供體底材上形成硬挺膜之步驟，此步驟是在所施加的熱預算低於第一熱預算的情況下進行，該硬挺膜： - 被開孔，且在正面的平面中以覆蓋度5%至30%之間的網格形式呈現，並使正面的複數個區裸露出來，這些區以橫向尺寸小於或等於50微米之元件的形式呈現，以及 - 具有大於或等於0.5微米之厚度， d) 在供體底材之正面上沈積載體底材之步驟，正面設有硬挺膜，此步驟是在所施加的熱預算高於第一熱預算的情況下進行， e) 劈裂之步驟，以一方面形成複合結構，另一方面形成供體底材之剩餘部。
根據本發明的其他有利及非限制性的特徵，其可單獨或以任何技術上可行的組合應用： -     供體底材的環形周邊區，亦即步驟b)中未植入離子的區域，具有1 mm至2 cm之間的寬度； -     步驟d)是在所施加的熱預算高於或等於第二熱預算的情況下進行； -     供體底材的單晶半導體係選自碳化矽、矽、鍺、III-V或III-N族化合物、鑽石及氧化鎵； -     硬挺膜包括從鎢、碳化矽、矽、氮化矽、氮化硼、氧化矽、氧化鋁、及氮化鋁當中選定之材料； -     步驟c)包括沉積、鍵合、微影、奈米壓印、蝕刻及/或薄化當中的一或多個序列； -     被開孔之硬挺膜的厚度在0.5微米至5微米之間； -     載體底材具有單晶或多晶結構且包括選自碳化矽、矽、鑽石、例如氮化鎵和氧化鎵的III-V族或III-N族化合物中之至少一種材料； -     在沈積步驟d)結束時，載體底材具有大於或等於50微米的厚度； -     製作方法包括在複合結構上進行一個或多個機械及/或化學及/或熱處理之步驟f)，以使薄層的自由表面平滑，及/或改進複合結構邊緣的品質，及/或修正複合結構之厚度均勻性； -     在劈裂步驟e)之前，進行步驟f)的一種(或多於一種)機械或化學處理，以提高由步驟d)產生的堆疊邊緣的品質，及/或校正載體底材之厚度均勻性； -     製作方法包括修整供體底材之剩餘部之步驟，以將其作為供體底材重新使用。
本發明亦有關於一種由上述之製作方法而獲得之複合結構，複合結構包括功率組件，功率組件的全部或一部係形成在薄層上面及/或當中，且複合結構包括載體底材背面上之金屬電極。
本發明係有關於一種用於製作包含單晶半導體製之薄層10之複合結構1之方法，該薄層10設置在載體底材200上，即如圖1所示的結構。
該方法首先包括提供由單晶半導體組成之供體底材111之步驟a)，薄層10係旨在由該單晶半導體所組成。此種單晶半導體將可能選自碳化矽、矽、鍺、III-V族或III-N族化合物、鑽石、氧化鎵(Ga 2O 3)，或有利於薄層分離的其他材料。
供體底材111其較佳者採用直徑為100 mm、150 mm、200 mm或實際上為300 mm或甚至450 mm的圓形晶圓的形式，並且厚度通常包括在300至800微米之間。其具有正面111a及背面111b(圖2a)。正面111a的表面粗度有利地選擇為小於1 nm Ra(平均粗度)，如藉由原子力顯微鏡(AFM)以20微米 × 20微米掃描所測量。
隨後在該方法中，複合結構的薄層10將從供體底材111分離：因此，後者必須具有目標應用所需的機械、電學及晶體學的特性。
根據一特定實施例，供體底材111包括由單晶半導體製成的初始底材11以及也從這材料形成的供體層110，供體層110係藉由在初始底材11上磊晶生長而生成(圖2a')。磊晶生長步驟的進行使得供體層110具有晶體缺陷密度低於初始底材11的晶體缺陷密度。在這種情況下，薄層10將與供體層110分離：因此，初始底材11的品質不需要與供體層110的品質一樣高。
作為此種特定實施例的說明，初始底材11係由4H或6H多型的單晶SiC(c-SiC)所製成，並且具有相對於＜11-20＞晶軸的切角(offcut angle)小於或等於4.0˚ ± 0.5˚，而螺紋差排(threading dislocation)(微管)的密度低於或等於5/cm 2，或甚至低於1/cm 2。N摻雜(氮摻雜)，其較佳者具有介於0.015 ohm.cm至0.030 ohm.cm之間的電阻率。可選擇具有低密度、通常低於或等於3000/cm 2的基面差排型缺陷(BPD)的初始底材11。表現出1500/cm 2數量級的BPD密度的c-SiC底材屬於合理較易獲得者，此可有助於其提供應用。
薄層10中過多的缺陷可能影響部件性能及可靠性。因此，c-SiC供體層110以具有低於或等於1/cm 2的BED的密度而製作。為此，供體層110的磊晶生長係在高於1200℃的溫度下進行，並且較佳地包括在1500℃與1900℃之間。所使用的前驅物是矽烷(SiH 4)、丙烷(C 3H 8)或乙烯(C 2H 4)；而載體氣體將可能是氫氣，其可以視需要地與氬氣混合。供體層110中的BPD的低密度係藉由有利於將存在於初始底材11中的BPD轉化為貫通刃狀差排(threading edge dislocation, TED)而獲得。
回到根據本發明製作方法的一般描述，所述方法包括步驟b)，將輕質元素之離子植入供體底材111，達到代表薄層10所需厚度的預定深度。將注意的是，當存在有供體層110時，深度將總是小於供體層110的厚度。這種植入產生了埋置弱化面12，其在所述埋置弱化面12與供體底材111的自由表面111a之間界定了薄層10(圖2b)。
進行離子植入，以便在供體底材111的中心區12a中而不是在環形周邊區12b中形成埋置弱化面12。為此，在離子植入步驟中，例如將遮罩施加到正面111a，面對環形周邊區12b，以防止離子穿透進入底材111的此周邊區12b中。
較佳地，環形周邊區12b的寬度介於1 mm至2 cm之間；換言之，埋置弱化面12不存在於環形周邊區12b，環形周邊區12b係從供體底材111的邊緣向供體底材111的中心延伸1 mm至2 cm的距離。供體底材11不包括埋置弱化面12的這個環形周邊區12b的重要性將於稍後再提。
植入的輕質元素較佳為氫、氦或這兩種元素共同植入。參考智切法(Smart Cut TM)，如已知的，輕質元素將形成在薄層中分布的微空腔的確定深度周圍，係平行於供體底材111的正面111a，亦即，平行於圖中的(x,y)平面。為了簡單起見，此薄層被稱為埋置弱化面12。
輕質元素的植入能量被選擇，以確保其達到供體底材111中的確定深度。通常，氫離子係以能量介於10 keV至250 keV之間，且以劑量介於5 E16/cm²至1 E17/cm²之間而植入，以界定薄層10的厚度介於100至1500 nm之間，這厚度當然取決於供體底材111的半導體的性質。
可以注意到，在離子植入步驟之前，薄保護層將可能會沉積在供體底材111的正面111a上。例如，此保護層可由諸如氧化矽或氮化矽的材料所製成，並且將可能在步驟b)結束時被移除。
如上提及，埋置弱化面12包括莢狀微空腔，當其接受熱活化時，容易發展成微裂隙。在所選擇的供體底材111的單晶半導體中，植入條件界定出用於在供體底材111之正面111a上獲得起泡作用之第一熱預算：這個第一熱預算可藉由對不同退火時間應用不同溫度而達到，像是導致起泡作用發生(起泡活化預算)。植入條件亦界定用於在埋置弱化面12中獲得分裂作用之第二熱預算：這個第二熱預算可藉由對不同退火時間應用不同溫度而達到，像是導致分裂作用自發發生(分裂活化預算)。注意到當正面111a並未經硬挺時，起泡作用對應於薄層10垂直於微裂隙之變形，而當正面111a有被硬挺時，分裂作用對應於埋置弱化面12中的完全裂開。
正如引言中所回顧的，在許多單晶半導體中以及在各種離子植入條件下，起泡作用及分裂作用的動力學已有廣泛研究。因此，熟習於本技藝者能力範圍足以找出或確定對於一種特定類型的單晶半導體及特定離子植入條件下，關於起泡熱預算及分裂熱預算的訊息。
接著製作方法包括步驟c)，在供體底材111的正面111a上形成硬挺膜20(圖2c)。這個步驟是在所施加的熱預算低於第一熱預算的情況下進行：其目的是保持低的熱預算容易產生薄層10的變形，藉由起泡作用或其部分分層，這是由於在埋置弱化面12中的微裂隙生長的結果。
此外，硬挺膜20被開孔，且在正面111a的平面中以覆蓋度小於或等於30%的網格形式呈現，較佳地介於5%至30%之間。由於其網格形式，被開孔的硬挺膜20界定了正面111a的複數個裸露區(硬挺膜20的開孔區)，其形成橫向尺寸小於或等於50微米之元件20'。橫向尺寸是供體底材111的正面111a的(x，y)平面中的元件的尺寸。元件20'的至少一個尺寸可小於或等於20微米，小於10微米，或甚至小於5微米，或甚至小於2微米。元件20'可具有正方形、矩形、三角形、圓形或其他多邊形。在(x，y)平面中的網格線的寬度，亦即分隔係藉由硬挺膜20所界定的元件20'的線的寬度，可包括在5微米至50微米之間。
硬挺膜20進一步具有大於或等於0.5微米的厚度，通常包括在0.5微米至50微米之間，且較佳地包括在0.5微米至5微米之間。
開孔硬挺膜20的作用是，在隨後的沉積載體底材200的步驟d)中保持薄層10的機械完整性，這需要的熱預算係高於起泡作用的第一熱預算，或者甚至高於或等於分裂作用的第二個熱預算。
開孔硬挺膜20的另一個優點是，其允許在大於薄層10面積的70%的面積中，在薄層10與載體底材200之間進行直接接觸。這對於未來的複合結構1中的垂直電傳導特別有利，因為在高溫下沉積載體底材200非常有利於獲得與薄層10的優質界面。就其本身而言，開孔硬挺膜20不需要確保薄層10與載體底材200之間的電傳導。因此其可包括各種各樣的材料，特別是選自鎢、碳化矽、矽、氮化矽、氮化硼、氧化矽、氧化鋁、氮化鋁等。開孔硬挺膜20的晶體品質，以及其與工作層10的界面的品質並非關鍵，這允許以低熱預算而形成所述硬挺膜20。然而，對於硬挺膜20，將注意選擇與在方法的後續步驟(特別是在後續步驟d))中施加的溫度相容的材料，並且通常是其熔點為高於將選擇的所述步驟中涉及的溫度的材料。
為了形成所述膜20，步驟c)包括沉積、鍵合、微影、奈米壓印、蝕刻及/或薄化當中的一或多個序列，或允許產生呈網格形式的開孔膜的任何其他技術。例如，開孔硬挺膜20可藉由以下而產生：沉積連續膜、然後進行微影以界定網格、最後蝕刻元件20'，以在供體底材111的正面111a上產生裸露區域。
舉例來說，在由c-SiC製成的供體底材111(以及由c-SiC製成的供體層110，如果存在的話)的情況下，以150 keV的能量及以6×10 16H+/cm 2的劑量植入了氫離子，除了5 mm寬的環形周邊區12b以外，埋置弱化面12位於約800 nm深度，步驟c)的溫度被選擇為低於800℃，或甚至低於或等於500°C。在這個溫度範圍內，起泡作用需要很長時間才發生(見圖3)，並且允許2 µm厚的多晶碳化矽製成的硬挺膜20係藉由熱CVD而形成，例如在約700°C的時間內約2小時。圖3中的黑色圓圈代表這個熱預算，可以看出其係遠低於起泡的熱預算。
然後，微影及蝕刻的傳統步驟允許開孔硬挺膜20被最終完成，該開孔硬挺膜20係由多晶SiC製成，其定義邊長為25微米的正方形元件20'，以及線寬為4微米的網格。所述網格的覆蓋度為25%的數量級。
接著，根據本發明的製作方法包括步驟d)在供體底材111的正面111a上沉積載體底材200，該側係配備開孔硬挺膜20(圖2d)。步驟d)的沉積是在所施加熱預算高於第一熱預算(即起泡熱預算)或甚至高於或等於(分裂)第二熱預算的情況下進行。
步驟d)中較佳的高溫提升了載體底材200的結構品質及其與薄層10的界面之品質。沉積可使用任何已知技術而進行，特別是熱化學氣相沉積(TCVD)、電漿增強化學氣相沉積(PECVD)或物理氣相沉積(PVD)。
在沉積步驟d)結束時，堆疊211將形成，且載體底材200將具有大於或等於50微米、或甚至大於或等於200微米或甚至大於300微米的厚度。
如上所述，在步驟d)中應用的高熱預算並不會無可挽救地損壞薄層10，因為開孔硬挺膜20機械性地支撐薄層10，從而限制起泡作用並防止薄層10的任何局部剝落。
取決於目標複合結構1，載體底材200可具有單晶或多晶結構，並且包括選自碳化矽、矽、鑽石、像是氮化鎵、氧化鎵等的III-V族或III-N族化合物的至少一種材料。
由於步驟d)的沉積係有關於熱預算高於起泡的第一熱預算，或甚至高於或等於分裂的第二熱預算，並且由於硬挺膜20限制了微裂隙的擴展以形成氣泡，並防止出現薄層10的局部剝落，在步驟d)中，微裂隙將合併在一起並通過埋置弱化面12而傳播。
因為環形周邊區12b的排除，埋置弱化面12不延伸到供體底材111邊緣的事實，防止了通過埋置弱化面12而傳播的分裂作用，其會導致在複合結構1(薄層10、硬挺膜20及載體底材200)與供體底材的剩餘部111'之間的過早劈裂。尤其，如果載體底材200的厚度太小，則複合結構1將傾向於碎裂及破裂，因為其將在總體上太薄而無法自我支撐。由於沿著埋置弱化面12的分裂作用因高熱預算而迅速地發生，環形周邊區12b允許堆疊211保持附著，直到獲得通常大於或等於50微米的載體底材200所需的厚度為止。
回到c-SiC製成的供體底材111及p-SiC製成的硬挺膜20的前述實例，p-SiC製成的載體底材200可形成在供體底材111的正面111a上，在設有開孔硬挺膜20的一側。為此，p-SiC係藉由熱CVD在900°C至1500°C之間的溫度下沉積，例如在1000°C下沉積4小時，以達到400微米的厚度；圖3中的黑色三角形代表這個熱預算，可看出其遠高於第一個熱預算(起泡活化預算)。
在沉積開始後不到一小時，發生了沿著埋置弱化面12的分裂：步驟d)的沉積的熱預算在這裡也高於分裂熱預算。然而，因為存在有缺少埋置弱化面12的環形周邊區12b，堆疊211仍然保持完整。
最後，根據本發明的製作方法包括劈裂堆疊211之步驟e)，以一方面形成複合結構1，另一方面形成供體底材之剩餘部111'(圖2e)。
這種劈裂可機械性地或化學性地實現。例如經由插入工具(例如，刀片或斜角規(bevel))，將機械應力施加到堆疊211的邊緣可能導致環形周邊區12b破裂及堆疊211劈裂開。或者，供體底材111的邊緣(在環形周邊區12b中)的化學蝕刻也允許獲得步驟e)的劈裂，化學蝕刻係單獨施加或與機械應力結合施加。
儘管這並未在圖2e中顯示，劈裂步驟可能會產生厚度的不均勻性，並顯著增加環形周邊區12b中的薄層10的粗度，因為所述薄層10不一定會被整體轉移在周邊區域12b中。這些缺陷將可能會在本方法的後續步驟f)中進行處理。
根據本發明的製作方法可包括在複合結構1上進行一或多個機械及/或化學及/或熱處理之步驟f)，以使薄層10的自由表面平滑，及/或改進複合結構1邊緣(薄層10的邊緣或載體底材200的邊緣)的品質，及/或修正複合結構1之厚度均勻性。
如同已知的，在劈裂步驟e)結束時，複合結構1的薄層10的自由側10a，至少在其中心區12a，具有包括在5至100 nm RMS之間的表面粗度(以原子力顯微鏡(AFM)測量，掃描20微米 × 20 微米)。
接著，步驟f)可包括對薄層10的自由側10a進行化學機械研磨(CMP)，通常移除50 nm到1000 nm數量級的材料，以獲得低於0.5 nm RMS的最終粗度(在20 x 20 µm的AFM場中)，或甚至低於0.3 nm。步驟f)亦可包括化學或電漿處理(清洗或蝕刻)，例如SC1/SC2清洗(SC1是標準清潔液1(Standard Clean 1)的首字母縮寫詞，而SC2是標準清潔液2(Standard Clean 2)的首字母縮寫詞)及/或HF清洗(HF為氫氟酸的縮寫)，或在N2、Ar、CF4電漿等中進行處理，以進一步提高薄層10的自由面10a的品質。
此外，可對載體底材200的背面200b實行化學機械研磨(CMP)及/或化學處理(蝕刻或清潔)及/或機械處理(研磨)。這樣的處理允許所述載體底材200的厚度均勻性及其背面200b的粗度得到改善。低於0.5 nm RMS的粗度(以原子力顯微鏡(AFM)在20微米 × 20微米的場中測量)對於生產垂直組件是所追求的，其中至少一個金屬電極將存在於複合底材1的背面200b。
將注意的是，施加到載體底材200的背面200b的這些處理，可選擇地恰好在劈裂步驟前施加，即步驟e)，也就是說，在複合結構1的正面10a曝露之前，以便限制其污染，特別是在污染或應力誘導處理，例如化學蝕刻或機械拋光(或機械研磨)期間。
複合結構1的邊緣的拋光或研磨將也可能在這步驟f)中進行，以使其圓形輪廓及其斜面的形狀與微電子製造方法的要求相容。
再次根據一個有利的實施例，步驟f)可包括高溫熱處理(例如在1000°C至1900°C之間的溫度，取決於複合結構1的材料的性質)約一小時到最多數小時。此步驟目的是，藉由修復仍然存在於薄層10中及/或其上的結構或表面缺陷，並且在適當的情況下，藉由使載體底材200的晶體結構改變，來穩定複合結構1，以使結構1與在薄層10上製造組件所需的後續高溫熱處理相容，亦即磊晶生長、活化摻雜質的退火、沉積等處理。
根據本發明的方法可包括在複合結構1的薄層10上磊晶生長額外層的附加步驟。當用於製造部件需要相對較大的工作層厚度時，亦即通常為5至50微米數量級的厚度，便會使用這樣的步驟。此磊晶生長的條件可選擇性地使用類似於步驟a)的條件，但較佳地其溫度將保持較低，以限制在工作層(其對應於由薄層10及額外層所組成的組件)中所引起的應力，其為複合結構1的潛在異質材料所造成的結果。
最後，該製造方法可包括修整供體底材之剩餘部111'之步驟，以便將其作為初始底材11或供體底材111重新使用。這種修復步驟係基於一次或多次對側110'a進行處理(圖2e)，其係藉由化學機械研磨其表面或邊緣，及/或藉由其機械研磨，及/或藉由其乾式或濕式化學蝕刻而進行。較佳地，當供體層110在步驟a)中形成時，供體層110的厚度被限定，使得供體底材111的剩餘部111'可提供供體底材111至少兩次的重複使用。
本發明亦有關於一種由上述之製作方法而獲得之複合結構1。複合結構1特別適用於功率應用：複合結構包括由高晶體品質的c-SiC製成的薄層10、由p-SiC製成的硬挺膜20，及由p-SiC製成的載體底材，亦即上述舉例說明的結構，係非常有利於垂直功率元件的生產。
複合結構1因此可包括一個(或多於一個)的垂直功率組件，例如像是電晶體、二極體，或使用許多本領域已知的製造技術之一所生產的任何高壓及/或高頻元件。根據本發明的複合結構1係與所述技術完全相容。
在垂直功率元件的情況中，所述元件的全部或部分係形成在薄層10上及/或其中，而金屬電極係產生在載體底材200的背面200b上。薄層10與載體底材200之間的直接接觸確保了良好的垂直電傳導及有效的熱傳導，該直接接觸係存在於硬挺膜20的開孔區20'中。無論膜20的材料是什麼，都保證了導電性，這增加了關於所述材料的選擇選項，只有機械剛度是必要的。
亦將回顧到，目標功率組件的橫向尺寸為1平方毫米的數量級，這明顯大於元件20'的尺寸及由開孔硬挺膜20所界定的網格線：因此，垂直電接觸將始終存在於薄層10與載體底材200之間，與每個製造的部件垂直。網格的形狀及尺寸將可能會依旨在複合結構1上製造的組件的設計及分佈而量身訂制。
除了以實例方式提出的SiC基的結構之外的複合結構1的類型，當然可使用其他材料組合以根據本發明的製作方法而進行製作。作為非限制性實例，可提及以下薄單晶層(10)/開孔硬挺膜(20)/載體底材(200)疊層： - GaN / Si / 鑽石 - GaN / W / SiC - SiC / SiO2 / 鑽石 - Si / SiO2 / 鑽石 - Si / SiO2 / SiC - 鑽石 / Si / 鑽石。
當然，本發明不限於以上已描述的實施例及實例，並可在不脫出申請專利範圍所界定本發明範疇情況下實施其變化實施例。
1:複合結構 10:薄層 10a:自由面 11:初始底材 12:埋置弱化面 12a:中心區 12b:環形周邊區 20:硬挺膜 20’:元件 110:供體層 110’a:側 111:供體底材 111’:剩餘部 111a:正面 111b,200b:背面 200:載體底材 211:堆疊
本發明的進一步特徵及優點將在閱讀以下參照附圖的本發明詳細描述時而變得顯而易見，其中：圖1顯示使用根據本發明之製作方法所生產的複合結構；圖2a、2a'、2b、2c、2e、2e及2f顯示根據本發明之製作方法之步驟；圖3顯示起泡時間與溫度的阿瑞尼斯圖，係在由SiC製成的供體底材以6×10 16H/cm 2的劑量及150 keV的能量植入的情況下，該底材係於以下描述中作為實例使用。
在圖中，相同類型的元件將可能已由相同的元件符號所表示。這些圖是示意圖，為了便於閱讀，其並未按比例繪製。特別地，沿z軸的層的厚度相對於沿x及y軸的橫向尺寸不成比例；並且在圖中不必考慮層相對於彼此的相對厚度。

Claims (12)

  1. 一種用於製作包含一單晶半導體製一薄層(10)之一複合結構(1)之方法，該薄層設置在一載體底材(200)上，該方法包括： a)提供由該單晶半導體組成之一供體底材(111)之步驟， b)在植入條件下將輕質元素之離子植入該供體底材(111)，但該供體底材(111)之環形周邊區除外之步驟，以形成界定出該薄層(10)之一埋置弱化面(12)，該薄層位於該埋置弱化面(12)與該供體底材(111)之正面(111a)之間， - 該埋置弱化面(12)包括莢狀微空腔，當其受熱活化時，容易發展成微裂隙， - 所述植入條件界定出用於在該供體底材(111)之正面(111a)上獲得起泡作用之一第一熱預算，以及用於在該埋置弱化面(12)中獲得分裂作用之一第二熱預算， - 所述起泡作用對應於該薄層(10)垂直於該微裂隙之變形，且所述分裂作用對應於該埋置弱化面(12)中的完全裂開， c)在該供體底材(111)上形成一硬挺膜(20)之步驟，此步驟是在所施加的熱預算低於該第一熱預算的情況下進行，該硬挺膜(20)： - 被開孔，且在該正面(111a)的平面中以覆蓋度5%至30%之間的網格形式呈現，並使該正面(111a)的複數個區裸露出來，這些區以橫向尺寸小於或等於50微米之元件的形式呈現，且 - 具有大於或等於0.5微米之厚度， d)在該供體底材(111)之正面(111a)上沈積一載體底材(200)之步驟，該正面設有該硬挺膜(20)，此步驟是在所施加的熱預算高於該第一熱預算的情況下進行， e)劈裂之步驟，以一方面形成該複合結構(1)，另一方面形成該供體底材之剩餘部(111’)。
  2. 如請求項1之方法，其中該供體底材(111)之環形周邊區(12b)，即步驟b)中未被離子植入之區，具有1毫米至2公分之間的寬度。
  3. 如請求項1或2之方法，其中步驟d)是在所施加熱預算高於或等於該第二熱預算的情況下進行。
  4. 如請求項1至3任一項之方法，該供體底材(111)之單晶半導體係選自碳化矽、矽、鍺、III-V族或III-N族化合物、鑽石及氧化鎵。
  5. 如請求項1至4任一項之方法，其中該硬挺膜(20)包括從鎢、碳化矽、矽、氮化矽、氮化硼、氧化矽、氧化鋁、氮化鋁當中選定之一材料。
  6. 如請求項1至5任一項之方法，其中步驟c)包括沉積、鍵合、微影、奈米壓印、蝕刻及/或薄化當中一或多個序列。
  7. 如請求項1至6任一項之方法，其中被開孔之該硬挺膜(20)的厚度在0.5微米至5微米之間。
  8. 如請求項1至7任一項之方法，其中該載體底材(200)具有單晶或多晶結構且包括選自碳化矽、矽、鑽石、例如氮化鎵和氧化鎵的III-V族或III-N族化合物中之至少一種材料。
  9. 如請求項1至8任一項之方法，其中，在沈積步驟d)結束時，該載體底材(200)具有大於或等於50微米的厚度。
  10. 如請求項1至9任一項之方法，其包括在該複合結構(1)上進行一或多個機械及/或化學及/或熱處理之步驟f)，以使該薄層(10)的自由表面平滑，及/或改進該複合結構(1)邊緣的品質，及/或修正該複合結構(1)之厚度均勻性。
  11. 如請求項1至10任一項之方法，其包括修整該供體底材之剩餘部(111’)之步驟，以便將其作為供體底材重新使用。
  12. 一種依照請求項1至11任一項之方法製作而獲得之複合結構(1)，該複合結構包括一功率組件，該功率組件的全部或一部係形成在該薄層(10)上面及/或當中，且該複合結構包括該載體底材(200)背面上之一金屬電極。
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