KR20230070027A - 접합 웨이퍼용의 지지 기판의 제조 방법 및, 접합 웨이퍼용의 지지 기판 - Google Patents

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나오야 노나카
다이스케 히에다
히로아키 이시자키
토시유키 이사미
코우다이 모로이와
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가부시키가이샤 사무코
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Abstract

활성층용 기판과 지지 기판을 절연막을 개재시켜 접합하여 이루어지는 접합 웨이퍼용의 지지 기판의 제조 방법으로서, 실리콘 단결정 웨이퍼로 이루어지는 지지 기판 본체를 준비하는 지지 기판 본체 준비 공정(S21)과, 지지 기판 본체 상에, 산화막을 형성하는 산화막 형성 공정(S22)과, 산화막 상에 다결정 실리콘층을 퇴적시키는 다결정 실리콘층 퇴적 공정(S23)과, 다결정 실리콘층의 표면에 보호 산화막을 형성하는 보호 산화막 형성 공정(S24)과, 보호 산화막을 연마 제거함과 함께, 다결정 실리콘층 연마하는 연마 공정(S25)을 갖는 접합 웨이퍼용의 지지 기판의 제조 방법을 제공한다.

Description

접합 웨이퍼용의 지지 기판의 제조 방법 및, 접합 웨이퍼용의 지지 기판
본 발명은, 접합 웨이퍼용의 지지 기판의 제조 방법 및, 접합 웨이퍼용의 지지 기판에 관한 것이다.
종래, 고주파(Radio Frequency, RF) 디바이스용의 기판으로서, SOI(Silicon On Insulator) 웨이퍼가 사용되고 있다. SOI 웨이퍼는, 지지 기판(예를 들면, 실리콘 단결정 웨이퍼) 상에 산화 실리콘(SiO2) 등의 절연막 및, 활성층(예를 들면, 실리콘 단결정)이 순차 형성된 구조를 갖고 있다.
SOI 웨이퍼를 제조하는 방법의 대표적인 것 중 하나로, 접합법이 있다. 이 접합법은, 지지 기판 및 활성층용 기판의 적어도 한쪽에 절연막을 형성하고, 이어서, 이들 기판을 절연막을 개재하여 접합한 후, 1200℃ 정도의 고온에서 열처리를 실시함으로써 SOI 웨이퍼를 제조하는 방법이다(이하, 접합법에 의해 제조된 SOI 웨이퍼를 「접합 웨이퍼」라고 함).
상기 접합 웨이퍼에 있어서는, 지지 기판의 고저항화(예를 들면, 저항률이 3000Ω·㎝ 이상)에 의해, RF에 대처해 왔다. 그러나, 디바이스의 더 한층의 고속화에 대응하기 위해 보다 높은 주파수에 대응하는 것이 요구되고 있어, 지지 기판의 고저항화만으로는 대응할 수 없게 되고 있다.
그래서, 지지 기판의 표면에, 고주파수에서의 동작 중에 발생한 캐리어를 트랩하여 소멸시키기 위한 다결정 실리콘층을, 캐리어 트랩층으로서 형성하는 방법이 제안되어 있다(예를 들면, 특허문헌 1 참조). 이 방법에서는, 지지 기판의 실리콘 단결정 상에 실리콘이 에피택셜 성장하는 것을 막기 위해, 지지 기판 상에 극박 산화막을 형성하고, 그 위에 다결정 실리콘이 형성된다. 그리고, 다결정 실리콘이 형성된 표면이 연마되고, 추가로 활성층측에 형성된 절연막과 접합된다.
일본공개특허공보 2000-200741호
그런데, 접합 웨이퍼에 있어서는, 접합 공정에 있어서 보이드 결함(void defects)이 발생하면 막 벗겨짐이 발생하고, 접합 수율이 저하된다는 문제가 있다. 특허문헌 1에는, 다결정 실리콘층의 표면 거칠기를, 중심선 평균 거칠기 Ra로 1㎚ 이하로 함으로써, 접합 가열 시에 있어서의 보이드 결함의 발생을 억제하여, 필요한 강도를 얻는 기술이 기재되어 있다.
그러나, 상기 기술에 의해 접합 웨이퍼를 제조한 경우에서도, 보이드 결함이 발생하는 경우가 있어, 접합 웨이퍼 품질 향상을 위한 더 한층의 대책이 요망되고 있다.
본 발명은, 접합 공정에 있어서의 보이드 결함을 억제할 수 있는 접합 웨이퍼용의 지지 기판의 제조 방법 및, 접합 웨이퍼용의 지지 기판을 제공하는 것을 목적으로 한다.
본 발명의 접합 웨이퍼용의 지지 기판의 제조 방법은, 활성층용 기판과 지지 기판을 절연막을 개재시켜 접합하여 이루어지는 접합 웨이퍼용의 지지 기판의 제조 방법으로서, 실리콘 단결정 웨이퍼로 이루어지는 지지 기판 본체를 준비하는 지지 기판 본체 준비 공정과, 상기 지지 기판 본체 상에, 산화막을 형성하는 산화막 형성 공정과, 상기 산화막 상에 다결정 실리콘층을 퇴적시키는 다결정 실리콘층 퇴적 공정과, 상기 다결정 실리콘층의 표면에 보호 산화막을 형성하는 보호 산화막 형성 공정과, 상기 보호 산화막을 연마 제거함과 함께, 상기 다결정 실리콘층을 연마하는 연마 공정을 갖는 것을 특징으로 한다.
상기 접합 웨이퍼용의 지지 기판의 제조 방법에 있어서, 상기 보호 산화막 형성 공정에서는, SC-1 세정에 의해 상기 보호 산화막을 형성해도 좋다.
상기 접합 웨이퍼용의 지지 기판의 제조 방법에 있어서, 상기 보호 산화막 형성 공정에서는, 오존 패시베이션에 의해 상기 보호 산화막을 형성해도 좋다.
상기 접합 웨이퍼용의 지지 기판의 제조 방법에 있어서, 상기 보호 산화막 형성 공정에서 형성되는 상기 보호 산화막의 두께는, 0.5㎚ 이상, 10㎚ 이하여도 좋다.
본 발명의 접합 웨이퍼용의 지지 기판은, 활성층용 기판과 지지 기판을 절연막을 개재시켜 접합하여 이루어지는 접합 웨이퍼용의 지지 기판으로서, 지지 기판 본체와, 상기 지지 기판 본체에 퇴적된 다결정 실리콘층을 구비하고, 연마된 상기 다결정 실리콘층의 표면을 10㎛×10㎛의 면적 영역에서 측정한 제곱 평균 평방근 거칠기 Rq가 0.5㎚ 이하이고, 상기 다결정 실리콘층의 두께가 1.5㎛ 이상, 2.0㎛ 이하이고, 상기 다결정 실리콘층의 표면에서 KLA-Tencor사 제조 SP-1의 DIC 모드로 검출되는 2㎚ 이상의 피트(pit)의 개수가 1개/㎠ 이하인 것을 특징으로 한다.
본 발명에 의하면, 활성층용 기판과 지지 기판을 절연막을 개재시켜 접합하여 이루어지는 접합 웨이퍼용의 지지 기판에 있어서, 접합 공정에 있어서의 보이드 결함을 억제할 수 있다.
도 1은 본 발명의 실시 형태의 접합 웨이퍼를 제조하는 공정을 설명하기 위한 플로우 차트이다.
도 2는 본 발명의 실시 형태의 접합 웨이퍼의 제조 방법을 나타내는 공정 단면도이다.
(발명을 실시하기 위한 형태)
이하에 첨부 도면을 참조하면서, 본 발명의 적합한 실시 형태에 대해서 상세하게 설명한다. 본 발명의 접합 웨이퍼용의 지지 기판은, 예를 들면, 활성층용 기판에 형성된 절연막과 접합하여 이루어지는 SOI 웨이퍼 등의 접합 웨이퍼용으로서 이용되는 지지 기판이다.
본 발명의 발명자들은, 보이드 결함의 발생을 억제할 수 있는 접합 웨이퍼용의 지지 기판에 대해서 성의 연구를 거듭했다. 그 결과, 지지 기판의 다결정 실리콘층을 연마할 때, 예를 들면 연마 장치에 기인하는 슬러리 잔사(slurry residues) 등의 불순물이 다결정 실리콘층에 부착하고, 이 불순물이 원인이 되어 결함으로서 검출되는 것을 발견했다.
구체적으로는, 미소한 슬러리 잔사가 다결정 실리콘층에 부착한 상태에서의 연마에 의해, 다결정 실리콘층의 표면이 국소적으로 에칭되어 피트(피트 형상 결함)가 형성되고, 이 피트가 접합 후의 결함의 요인이 되는 것을 발견했다. 본 발명의 지지 기판의 제조 방법에서는, 불순물의 영향을 배제하기 위해, 다결정 실리콘층을 보호하는 보호 산화막을 형성하는 것을 특징으로 하고 있다.
도 1은, 본 실시 형태의 접합 웨이퍼를 제조하는 공정을 설명하기 위한 플로우 차트이다. 도 2는, 접합 웨이퍼의 제조 방법을 나타내는 공정 단면도이다.
도 1에 나타내는 바와 같이, 접합 웨이퍼의 제조 방법은, 활성층용 기판을 제조하는 활성층용 기판 제조 공정(S1)과, 활성층용 기판 제조 공정(S1)과는 별도로, 지지 기판을 제조하는 지지 기판 제조 공정(S2)(지지 기판의 제조 방법)과, 활성층용 기판과 지지 기판을 접합하여 접합 웨이퍼를 제조하는 접합 웨이퍼 제조 공정(S3)을 갖는다.
활성층용 기판 제조 공정(S1)은, 활성층용 기판 본체 준비 공정(S11)과, 절연막 성장 공정(S12)과, 이온 주입층 형성 공정(S13)과, 접합 전 세정 공정(S14)을 갖는다.
활성층용 기판 본체 준비 공정(S11)에서는, 도 2(a)에 나타나는 바와 같이, 실리콘 단결정 웨이퍼인 활성층용 기판 본체(10)를 준비한다.
절연막 성장 공정(S12)에서는, 도 2(b)에 나타나는 바와 같이, 예를 들면 열 산화나 CVD 등에 의해, 활성층용 기판 본체(10)의 주위에, 절연막(11)(산화막)을 성장시킨다.
이온 주입층 형성 공정(S13)에서는, 절연막(11)의 위에서부터 이온 주입기에 의해, 수소 이온 또는 희가스 이온을 주입하여, 활성층용 기판 본체(10) 내에 이온 주입층(12)을 형성한다.
접합 전 세정 공정(S14)에서는, 활성층용 기판 본체(10)의 접합면의 파티클을 제거하기 위해, 접합 전 세정을 행한다.
이상의 공정에 의해, 접합 웨이퍼용의 활성층용 기판(13)이 제조된다.
지지 기판 제조 공정(S2)은, 지지 기판 본체 준비 공정(S21)과, 산화막 형성 공정(S22)과, 다결정 실리콘층 퇴적 공정(S23)과, 보호 산화막 형성 공정(S24)과, 연마 공정(S25)과, 접합 전 세정 공정(S26)을 갖는다.
지지 기판 본체 준비 공정(S21)에서는, 도 2(d)에 나타나는 바와 같이, 실리콘 단결정 웨이퍼로 이루어지는 지지 기판 본체(20)를 준비한다. 실리콘 단결정 웨이퍼는, 초크랄스키법(CZ법)이나 부유 대역 용융법(FZ법)에 의해 육성된 단결정 실리콘 잉곳을, 와이어 소 등으로 슬라이스한 것을 사용할 수 있다.
산화막 형성 공정(S22)에서는, 도 2(e)에 나타나는 바와 같이, 지지 기판 본체(20)의 접합면측에, 산화막(21)을 형성한다. 산화막(21)의 두께는, 예를 들면, 0.3㎚ 이상, 10㎚ 이하의 두께로 하는 것이 바람직하다. 산화막(21)의 두께를 얇게 함으로써, 지지 기판 본체(20)와 후술하는 다결정 실리콘층(22)의 사이에 산화막(21)이 개재하는 것에 의한 RF 디바이스의 특성으로의 영향을 적게 할 수 있다.
산화막(21)은, 예를 들면 알칼리 세정(SC-1 세정), 산 세정(SC-2 세정) 등의 웨트 세정에 의해 형성할 수 있다. 산화막(21)의 형성 방법은 이에 한정되지 않고, 산화성 분위기하에서의 열 산화나, 급속 가열·급속 냉각 장치를 이용한 산화 열처리 등에 의해 형성할 수 있다.
다결정 실리콘층 퇴적 공정(S23)에서는, 도 2(f)에 나타나는 바와 같이, 지지 기판 본체(20)의 접합면측으로서, 산화막(21) 상에 다결정 실리콘층(22)를 퇴적시킨다. 다결정 실리콘층(22)은, 예를 들면, CVD법에 의해 퇴적할 수 있다. 다결정 실리콘층(22)의 두께는, 2㎛ 이상, 4㎛ 이하로 하는 것이 바람직하다.
보호 산화막 형성 공정(S24)은, 도 2(g)에 나타나는 바와 같이, 다결정 실리콘층(22)의 표면에 보호막으로서 기능하는 보호 산화막(23)을 형성하는 공정이다. 보호 산화막(23)의 두께는, 예를 들면, 0.5㎚ 이상, 10㎚ 이하의 두께로 하는 것이 바람직하다. 보호 산화막(23)의 두께가 0.5㎚ 보다 작으면, 보호막으로서의 효과를 발휘할 수 없다. 또한, 보호 산화막(23)의 두께가 10㎚ 보다 크면, 연마 공정(S25)에 있어서의 연마에 걸리는 시간이 증가하여, 제조 비용의 증대로 이어진다.
보호막으로서의 효과와 제조 비용의 밸런스로부터, 보호 산화막(23)의 두께는, 0.7㎚ 이상, 2㎚ 이하로 하는 것이 보다 바람직하다.
보호 산화막(23)은, 알칼리 세정(SC-1 세정)에 의해 형성한다. 구체적으로는, 보호 산화막 형성 공정(S24)에서는, 다결정 실리콘층(22)의 표면을 NH4OH(수산화 암모늄) 및, H2O2(과산화 수소)의 수용액으로 세정함으로써 다결정 실리콘층(22)의 표면에 산화막을 형성한다.
연마 공정(S25)에서는, 도 2(h)에 나타나는 바와 같이, 보호 산화막(23)을 연마하여 제거함과 함께, 다결정 실리콘층(22)의 표면을 연마하여 평탄화한다. 연마 방법으로서, 공지의 화학 기계 연마(CMP: chemical mechanical polishing)법 등을 적합하게 이용할 수 있다.
연마 공정(S25)에서는, 다결정 실리콘층(22)의 두께가 1.5㎛ 이상, 2.0㎛ 이하가 되도록 연마를 행한다. 추가로, 연마 공정(S25)에서는, 연마된 다결정 실리콘층(22)의 10㎛×10㎛의 면적 영역에서 측정한 제곱 평균 평방근 거칠기 Rq가 0.5㎚ 이하가 되도록 연마를 행한다. 다결정 실리콘층(22)의 두께는, 기판의 면 내에 있어서의 9점에서 측정한다. 9점의 측정점은, 기판 중심점, 반경이 기판의 반경의 1/2인 동심원에 내접하는 정사각형의 각 정점(vertex), 기판의 외주 단부로부터 6㎜ 내측의 동심원에 내접하는 정사각형의 각 정점이다.
여기에서, 연마 공정(S25)이 실행될 때, 다결정 실리콘층(22)이 보호 산화막(23)에 의해 덮여 있기 때문에, 연마 장치에 기인하는 슬러리 잔사 등의 불순물이 다결정 실리콘층(22)에 부착할 일이 없다. 즉, 다결정 실리콘층(22)이 불순물에 의해 침식될 일이 없다.
접합 전 세정 공정(S26)에서는, 연마된 다결정 실리콘층(22)의 표면의 파티클을 제거한다.
이상의 공정에 의해, 접합 웨이퍼용의 지지 기판(24)이 제조된다. 또한, 활성층용 기판 제조 공정(S1)(S11∼S14)과, 지지 기판 제조 공정(S2)(S21∼S26)은 병행하여 진행할 수 있다.
다음으로, 활성층용 기판(13)과 지지 기판(24)을 접합하여 접합 웨이퍼를 제조하는, 접합 웨이퍼 제조 공정(S3)에 대해서 설명한다.
접합 웨이퍼 제조 공정(S3)은, 접합 공정(S31)과, 박리 열처리 공정(S32)과, 결합 열처리 공정(S33)을 갖는다.
접합 공정(S31)에서는, 도 2(i)에 나타나는 바와 같이, 절연막(11)을 개재하여, 지지 기판(24)의 다결정 실리콘층(22)의 연마면과 활성층용 기판(13)을 접합한다. 이 때, 활성층용 기판(13)의 주입면이 다결정 실리콘층(22)을 향하도록 접합한다.
박리 열처리 공정(S32)에서는, 이온 주입층(12)에 미소 기포층을 발생시키는 열처리(박리 열처리)를 실시하고, 발생한 미소 기포층에서 박리시킨다. 이에 따라, 도 2(j)에 나타나는 바와 같이, 지지 기판(24) 상에, 절연막(11)과 활성층(31)이 형성된 접합 웨이퍼(30)가 제조된다. 또한, 이 때, 박리면(41)을 갖는 박리 웨이퍼(40)가 형성된다.
결합 열처리 공정(S33)에서는, 접합 웨이퍼(30)에 결합 열처리를 실시하고, 접합 계면의 결합 강도를 증가시킨다.
상기와 같이 하여, 접합 웨이퍼(30)를 제조할 수 있다.
상기한 접합 웨이퍼의 제조 방법에서 사용되는 지지 기판(24)은, 연마된 다결정 실리콘층(22)의 표면을 10㎛×10㎛의 면적 영역에서 측정한 제곱 평균 평방근 거칠기 Rq는 0.5㎚ 이하가 된다. 또한, 지지 기판(24)의 다결정 실리콘층(22)의 표면에 있어서의, 2㎚ 이상의 피트의 개수는, 1개/㎠ 이하가 된다. 피트는, KLA-Tencor사 제조 SP-1의 DIC 모드로 검출된다.
상기 실시 형태의 지지 기판 제조 공정(S2)에 의하면, 연마 공정(S25)이 실행될 때, 다결정 실리콘층(22)이 불순물에 의해 침식될 일이 없어진다. 이에 따라, 불순물에 기인하는 피트의 형성이 억제되어, 피트에 기인하는 접합 후의 보이드 결함의 발생을 억제할 수 있다.
또한, 상기 실시 형태에서는, 보호 산화막 형성 공정(S24)에 있어서, 보호 산화막(23)을 SC-1 세정으로 형성했지만, 이에 한정하는 것은 아니다. 예를 들면, 오존 패시베이션을 이용하여 보호 산화막(23)을 형성해도 좋다.
오존 패시베이션을 이용한 보호 산화막 형성 공정(S24)에서는, 열처리는 행하지 않고, 퇴적된 다결정 실리콘층(22)에 상온에서 고농도 오존을 폭로함으로써, 다결정 실리콘층(22)의 표면에 보호 산화막(23)을 형성한다. 이에 따라, 다결정 실리콘층(22) 상에 치밀한 보호 산화막(23)을 형성할 수 있다.
또한, 보호 산화막 형성 공정(S24)에 있어서 형성하는 보호 산화막(23)은, 보호 산화막(23)의 두께를 0.5㎚ 이상, 10㎚ 이하로 할 수 있으면, 그의 제법은 따지지 않는다. 즉, 보호 산화막(23)은, 자연 산화막, 열 산화막, 퇴적 산화막 등이어도 좋다.
실시예
다음으로, 본 발명을 실시예에 의해 더욱 상세하게 설명하지만, 본 발명은 이들 예에 의해 하등 한정되는 것은 아니다.
본 발명의 보호 산화막의 효과를 검증하기 위해, 다결정 실리콘층을 퇴적 후, 보호 산화막을 형성하는 일 없이 연마를 행한 지지 기판(비교예)과, 보호 산화막을 형성한 후, 연마를 행한 지지 기판(실시예 1, 실시예 2)에 대해서, 연마 후의 피트수를 비교했다.
〔비교예〕
지지 기판 본체에 다결정 실리콘층을 퇴적 후, 보호 산화막을 형성하는 일 없이 연마를 행하여 지지 기판을 제조했다.
〔실시예 1〕
지지 기판 본체에 다결정 실리콘층을 퇴적 후, SC-1 세정으로 보호 산화막을 형성한 후, 연마를 행하여 지지 기판을 제조했다.
〔실시예 2〕
지지 기판 본체에 다결정 실리콘층을 퇴적 후, 오존 패시베이션으로 보호 산화막을 형성한 후, 연마를 행하여 지지 기판을 제조했다.
보호 산화막의 유무 및, 보호 산화막의 형성 방법 이외의 지지 기판의 제조 방법은 동일하다.
표 1에, 비교예, 실시예 1 및, 실시예 2를, 다결정 실리콘층 상의 피트의 평균 개수로 비교한 표를 나타낸다. 피트의 개수는, KLA-Tencor사 제조 SP-1의 DIC 모드로 검출되는 2㎚ 이상의 피트의 개수이다. 계측은, 복수의 지지 기판에서 행하고,
표 1에는, 그의 평균을 기재했다.
Figure pct00001
표 1로부터 알 수 있는 바와 같이, 비교예에서는, 피트의 평균 개수가 1.14개/㎠로 되어 있다. 이에 대하여, SC-1 세정으로 보호 산화막을 형성한 실시예 1에서는, 피트의 평균 개수가 0.39개/㎠, 오존 패시베이션으로 보호 산화막을 형성한 실시예 2에서는, 피트의 개수가 0.49개/㎠로, 모두 1개/㎠ 이하로 되어 있다. 즉, 보호 산화막을 형성함으로써, 접합 웨이퍼용의 지지 기판의 피트의 평균 개수를 1개/㎠ 이하로 할 수 있고, 이에 따라, 접합 공정을 거쳐 제조되는 접합 웨이퍼의 보이드 결함을 억제할 수 있다.
S1 : 활성층용 기판 제조 공정
S2 : 지지 기판 제조 공정
S3 : 접합 웨이퍼 제조 공정
S21 : 지지 기판 본체 준비 공정
S22 : 산화막 형성 공정
S23 : 다결정 실리콘층 퇴적 공정
S24 : 보호 산화막 형성 공정
S25 : 연마 공정
S26 : 접합 전 세정 공정
S31 : 접합 공정
20 : 지지 기판 본체
21 : 산화막
22 : 다결정 실리콘층
23 : 보호 산화막
24 : 지지 기판
30 : 접합 웨이퍼

Claims (5)

  1. 활성층용 기판과 지지 기판을 절연막을 개재시켜 접합하여 이루어지는 접합 웨이퍼용의 지지 기판의 제조 방법으로서,
    실리콘 단결정 웨이퍼로 이루어지는 지지 기판 본체를 준비하는 지지 기판 본체 준비 공정과,
    상기 지지 기판 본체 상에, 산화막을 형성하는 산화막 형성 공정과,
    상기 산화막 상에 다결정 실리콘층을 퇴적시키는 다결정 실리콘층 퇴적 공정과,
    상기 다결정 실리콘층의 표면에 보호 산화막을 형성하는 보호 산화막 형성 공정과,
    상기 보호 산화막을 연마 제거함과 함께, 상기 다결정 실리콘층을 연마하는 연마 공정을 갖는 접합 웨이퍼용의 지지 기판의 제조 방법.
  2. 제1항에 있어서,
    상기 보호 산화막 형성 공정에서는, SC-1 세정에 의해 상기 보호 산화막을 형성하는 접합 웨이퍼용의 지지 기판의 제조 방법.
  3. 제1항에 있어서,
    상기 보호 산화막 형성 공정에서는, 오존 패시베이션에 의해 상기 보호 산화막을 형성하는 접합 웨이퍼용의 지지 기판의 제조 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 보호 산화막 형성 공정에서 형성되는 상기 보호 산화막의 두께는, 0.5㎚ 이상, 10㎚ 이하인 접합 웨이퍼용의 지지 기판의 제조 방법.
  5. 활성층용 기판과 지지 기판을 절연막을 개재시켜 접합하여 이루어지는 접합 웨이퍼용의 지지 기판으로서,
    지지 기판 본체와,
    상기 지지 기판 본체에 퇴적된 다결정 실리콘층을 구비하고,
    연마된 상기 다결정 실리콘층의 표면을 10㎛×10㎛의 면적 영역에서 측정한 제곱 평균 평방근 거칠기 Rq가 0.5㎚ 이하이고, 상기 다결정 실리콘층의 두께가 1.5㎛ 이상, 2.0㎛ 이하이고, 상기 다결정 실리콘층의 표면에서 KLA-Tencor사 제조 SP-1의 DIC 모드로 검출되는 2㎚ 이상의 피트의 개수가 1개/㎠ 이하인 접합 웨이퍼용의 지지 기판.
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000200741A (ja) 1999-01-06 2000-07-18 Mitsubishi Materials Silicon Corp 張り合わせ誘電体分離ウェ―ハおよびその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6559040B1 (en) * 1999-10-20 2003-05-06 Taiwan Semiconductor Manufacturing Company Process for polishing the top surface of a polysilicon gate
KR100541157B1 (ko) * 2004-02-23 2006-01-10 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조 방법
JP2009259855A (ja) * 2008-04-11 2009-11-05 Sony Corp 有機半導体素子及びその製造方法
JP6471078B2 (ja) * 2015-10-26 2019-02-13 日立オートモティブシステムズ株式会社 多結晶材表面の加工方法およびそれを用いて加工された多結晶材の接合方法
JP6498635B2 (ja) * 2016-06-23 2019-04-10 信越半導体株式会社 貼り合わせsoiウェーハの製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000200741A (ja) 1999-01-06 2000-07-18 Mitsubishi Materials Silicon Corp 張り合わせ誘電体分離ウェ―ハおよびその製造方法

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