KR20140047567A - 경화층을 갖는 유리-상-반도체 기판 및 이를 제조하는 방법 - Google Patents

경화층을 갖는 유리-상-반도체 기판 및 이를 제조하는 방법 Download PDF

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Abstract

이온주입 박막 전이공정 (thin film transfer process) 동안에 전이된 실리콘막의 표면에 다르게 형성되는 캐넌 (canyons) 및 핀홀을 제거하기 위해 실리콘막 및 유리 상에 위치된 상대적으로 경화 (예를 들어, 125 이상의 상대적으로 높은 영의 계수)된 경화층 또는 층들을 갖는 유리-상-반도체 기판. 상기 새로운 경화층은 질화 실리콘과 같은 물질로 형성될 수 있으며, 또한 상기 유리 기판으로부터 상기 실리콘막으로의 나트륨 및 다른 유해 불순물의 침투에 대한 효과적인 배리어 (efficient barrier)로 제공된다.

Description

경화층을 갖는 유리-상-반도체 기판 및 이를 제조하는 방법 {Semiconductor On Glass Substrate With Stiffening Layer and Process of Making the Same}
본 출원은 2010년 6월 30일자에 출원된 미국 특허출원 제12/827,582호의 우선권을 주장한다. 상기 문서의 내용 및 여기서 언급된 공개, 특허, 및 특허 문서들의 전체적인 개시는 참조문헌으로 포함된다.
본 발명은 유리-상-반도체 (semiconductor-on-glass) (SOG) 기판에 관련된 것이고, 좀더 구체적으로는, 상기 유리 및 상기 반도체 사이에 경화층 (stiffening layer)을 갖는 SOG 기판, 및 이의 제조방법에 관한 것이다.
지금까지, 절연체-상-반도체 (semiconductor-on-insulator) 구조에 가장 일반적으로 사용된 반도체 물질은 단결정 실리콘이었다. 이러한 구조는 상기 절연체-상-실리콘 (silicon-on-insulator) 구조로 문헌에 언급되어 왔고, 약어 "SOI"는 이러한 구조에 적용되어 왔다. 절연체-상-실리콘 기술은 고성능 박막 트랜지스터 (transistors), 태양전지, 및 디스플레이에서 중요성이 증가되고 있다. 절연체-상-실리콘 웨이퍼는 절연물질 상에 0.01-1 미크론의 두께로 실질적인 단결정 실리콘의 박층으로 이루어진다. 여기서 사용된 바와 같이, SOI는 박층 물질 및 그 밖에 절연 반도체 물질 및 실리콘을 포함하는 것으로 좀더 광범위하게 해석될 것이다.
SOI 구조를 얻는 다양한 방법은 격자-매칭된 기판 (lattice matched substrates) 상에 실리콘의 적층 성장 (epitaxial growth)을 포함한다. 선택적인 공정은 단결정 실리콘 웨이퍼를, 상기 상부 (top) 웨이퍼 아래로 연마 또는 에칭되는 SiO2의 산화층 (oxide layer), 예를 들어, 단결정 실리콘의 0.05 내지 0.3 미크론 층이 성장된 다른 실리콘 웨이퍼에 접합시키는 단계를 포함한다. 또 다른 방법들은 도너 실리콘 웨이퍼에 수소 이온이 주입된 이온-주입 방법을 포함하여, 다른 실리콘 웨이퍼와 접합되고, 사이에 절연 (또는 배리어) 산화층을 갖는 실리콘 박층의 분리 (박리)를 위해 상기 웨이퍼에서 약해진 층을 생성한다. 상기 수소 이온 주입을 포함하는 후자의 방법이 현재 전자의 방법보다 바람직한 것으로 고려된다.
미국 특허 제5,374,564호는 SOI 기판을 제조하기 위한 "스마트 컷 (Smart Cut)" 수소 이온 주입 박막 전이 및 열 접합 공정을 개시한다. 통상적으로 수소 이온 주입 방법에 의한 박막 박리 및 전이는 다음의 단계로 이루어진다. 열 산화막 (oxide film)은 단결정 실리콘 웨이퍼 (상기 도너 웨이퍼)상에 성장된다. 상기 열 산화막은 최종 SOI 구조에서 절연체/지지체 웨이퍼 및 단결정 막층 사이에 매몰된 절연체 (buried insulator) 또는 배리어 층이 된다. 수소 이온은 그 다음 표면하부 균열 (subsurface flaws)을 발생하기 위해 상기 도너 웨이퍼에 주입된다. 헬륨 이온 (Helium ions)은 또한 상기 수소 이온과 함께-주입될 수 있다. 상기 주입 에너지는 상기 균열이 발생되는 깊이를 결정하고, 주입량은 상기 깊이에서 균열 밀도을 결정한다. 상기 도너 웨이퍼는 그 다음 도너 웨이퍼 및 지지체 웨이퍼 사이에 일시적 접합을 형성하기 위해 실온에서 또 다른 실리콘 지지체 웨이퍼 (절연 지지체, 리시버 또는 조작 기판 또는 웨이퍼)와 접촉하도록 배치된다. 상기 웨이퍼들은 그 다음 상기 도너 웨이퍼로부터 실리콘의 박층 또는 박막의 분리를 초래하는 표면하부 균열의 성장을 일으키기 위해 약 600 ℃로 가열-처리된다. 상기 어셈블리는 그 다음 상기 지지체 웨이퍼에 실리콘을 완전히 접합하기 위해 1000 ℃ 이상의 온도로 가열된다. 이러한 공정은 실리콘의 막 및 지지체 웨이퍼 사이에 산화 절연체 또는 배리어 층을 갖는 실리콘 지지체 웨이퍼에 접합된 실리콘의 박막을 갖는 SOI 구조를 형성한다.
미국 특허 제 7,176,528호에서 기술된 바와 같이, 상기 이온 주입 박막 분리 기술은 최근까지 SOI 구조에 적용되어 왔고, 여기서 상기 지지체 기판은 또 다른 실리콘 웨이퍼 보다는 유리 또는 유리-세라믹 시트이다. 이러한 종류의 구조는 또한 유리-상-실리콘 (SiOG)라고 언급되는데, 이때 유리-상-반도체 (SOG)를 형성하기 위해 실리콘 외에 반도체 물질이 사용될 수 있다. SiOG에 대한 어떤 잠재적인 문제는 유리 지지체 또는 조작 기판이 실리콘 또는 다른 반도체 층에 유해할 수 있는 금속 또는 다른 성분을 함유한다는 것이다. 따라서, 배리어 층은 상기 SiOG에서 상기 유리 기판 및 실리콘 층 사이에 요구될 수 있다. 몇몇 경우에 있어서, 이러한 배리어 층은 상기 실리콘 층의 친수성 접합 표면을 만들어 상기 유리 지지체 기판에 실리콘 층의 접합을 촉진시킨다. 이러한 점에 있어서, SiO2층은 상기 유리 지지체 기판 및 상기 실리콘 층 사이의 친수성 표면 조건을 얻기 위해 사용될 수 있다. 자연 발생적 SiO2 층 (native SiO2 layer)은 접합 전에 대기에 노출될 경우 도너 실리콘 웨이퍼상에 형성될 수 있다. 부가적으로, 양극 접합 (anodic bonding) 공정은 상기 실리콘 도너 웨이퍼 또는 박리층 (exfoliation layer) 및 상기 유리 기판 사이에 "인시튜" SiO2층을 생산한다. 만약 원한다면, SiO2 층은 접합 전에 도너 웨이퍼상에 활성적으로 증착 또는 성장될 수 있다. 미국 특허 제 7,176,528호에서 개시된 상기 양극 접합 공정에 의해 제공된 또 다른 타입의 배리어 층은 감소된 수준의 이온을 갖는 실리콘 층에 인접한 유리 기판에서 유리의 개질된 층이다. 실질적으로 양극 접합은 접합 계면 (bond interface)에 인접한 유리의 표면에서 약 100 ㎚ 두께 영역 (thick region)으로부터 실리콘에 대해 유해한 알칼리 및 알칼리 토유리 성분 및 다른 양성 (positive) 개질제 이온을 제거한다.
그러나, 상기 양극으로 생성된 실질적으로 알칼리 없는 유리 배리어 층 및 상기 인시튜 또는 증착된 SiO2 배리어 층은 상기 유리기판으로부터 상기 실리콘 층으로 이동하는 나트륨을 방지하는데 불충분할 수도 있다. 나트륨은 다소 상승된 온도에서, 심지어 실온에서 조차도, 전기장 (electric field)의 영향하에 SiO2 및 유리에서 빠르게 확산 및 이동 (drift)하여, 상기 유리 기판상에 실리콘 층의 나트륨 오염을 초래할 수 있다. 상기 실리콘 층의 나트륨 오염은 SiOG 기판상에 구축된 회로에 오동작 (malfunction)을 일으킬수 있는, 이동으로 상기 SiOG 기판의 상 또는 안에 형성된 트랜지스터의 임계 전압 (threshold voltages)을 일으킬 수 있다.
이온 주입 막 전이 공정으로 제조된 SiOG 기판에서 관찰된 또 다른 잠재적인 문제는 상기 도너 웨이퍼로부터 실리콘 층 (박리층)의 박리동안 전이된 실리콘 박막에서 미세 구조 결함의 발생이다. 도 1 내지 3은 유리기판상에 전이된 실리콘 박리층의 통상적 표면 모폴로지 (morphology)를 나타낸다. 도 1은 통상적으로 전이된 실리콘 박리층 표면의 원자력 현미경 (atomic force microscope) (AFM) 사진이고, 도 2는 도 1에서 선 (3)을 따라 전이된 표면의 표면 지형 (topography)의 그래프이다. 전이에 의해, 상기 박리층은 상기 도너 웨이퍼로부터 층의 박리를 수반하는 어떤 표면 마무리 또는 가공이 진행되지 않았음을 의미한다. 도 1 및 2에서 관찰된 바와 같이, 전이된 실리콘 박리층 (또는 간단히 전이층)의 특성은 크레이터 (craters)를 포함하는 캐넌 (canyons) (20) 또는 실리콘 층 (122)에 깊게 확장된 핀홀 (30) 주위에 상대적으로 평평한 메사 (mesas) (10)를 포함한다. 상기 핀홀 (30)은 하부 유리 기판 (102)으로 실리콘 층 (122)을 완전히 침투할 수 있다. 트랜지스터가 캐넌 (20) 및 핀홀 (30)을 갖는 실리콘층에 만들어진 경우, 상기 캐넌 및 핀홀은 적절한 트랜지스터 형성 및 작동을 중단시킬 수 있다. 상기 캐넌 및 핀홀은, 유리 지지체 기판에 실리콘 막 (silicon film)을 접합 및 전이할 경우, 상기 이온 주입 실리콘 막 전이 공정의 결과인 것으로 믿어진다.
이온 주입 박막 전이 공정을 사용하여 제조된 SiOG 또는 SOG 제품에서 반도체층의 캐넌 및 핀홀의 발생을 방지 또는 적어도 완화시키기 위한 공정 및 구조에 대한 기술이 필요하다.
이에 대해서 종래 기술을 구성하는 본 명세서에 인용된 어떤 문헌도 언급된바 없다. 이에 출원인은 어떤 인용 문서의 정확성과 타당성을 검토하였다.
본 발명자들은 실리콘 박리층 및 유리 사이에 위치된 상대적으로 단단한 (비교적 높은 영의 계수) 경화층 또는 층들의 첨가가 이온 주입 박막 전이 공정 동안 전이된 실리콘 층의 표면에 형성된 캐넌 및 핀홀을 감소 및 심지어 제거한다는 것을 발견했다. 새로운 경화층은 또한 유리기판으로부터 실리콘 막으로 나트륨 및 다른 유해 불순물의 침투에 대한 효과적인 배리어로 사용되기 위해 선택될 수 있다. 질화 실리콘은 또한 상기 실리콘 박리층을 잠재적으로 오염시킬 수 있는 나트륨 및 다른 원소에 대한 효과적인 배리어 층으로 제공되는 적절한 경화층 물질의 예이다.
본 발명의 어떤 구체 예는 다음의 단계를 포함하는 유리-상-실리콘 기판을 제조하는 방법에 관한 것이다. 실리콘 도너 웨이퍼를 제공하는 단계. 단결정 실리콘 도너 웨이퍼의 주 표면상에 유리의 영의 계수를 초과하는 영의 계수를 갖는 경화층을 증착시키는 단계. 주입된 종 (implanted species)으로 풍부해진 매립층이 상기 매립층 및 그 위에 상기 경화층을 갖는 도너 웨이퍼 주표면 사이에 실리콘의 얇은 박리층을 한정짓게 도너 웨이퍼에 형성되도록, 상기 경화층을 통해 도너 웨이퍼의 주표면에 이온을 주입시키는 단계. 유리 기판을 제공하는 단계. 상기 경화층이 상기 유리 기판 및 상기 박리층 사이에 위치되도록, 상기 유리 기판 위에 상기 경화층을 갖는 박리층을 전이시키는 단계.
본 발명의 부가적인 구체 예는 유리상 반도체 구조를 형성하는 방법에 관한 것으로, 상기 방법은 접합 표면을 갖는 유리 기판 및 접합 표면을 갖는 반도체 웨이퍼를 얻는 단계; 상기 유리 기판의 접합 표면 및 상기 반도체 웨이퍼의 접합 표면 중 하나에 약 125 GPa 이상, 약 150 GPa 이상, 약 200 GPa 이상, 또는 약 300 GPa 이상의 영의 계수를 갖는 경화층을 증착시키는 단계; 상기 반도체 웨이퍼의 접합 표면 영역에 박리층을 형성하기 위해 상기 반도체 웨이퍼의 접합 표면에 이온을 주입시키는 단계; 상기 유리 기판 및 상기 반도체 웨이퍼 사이에 경화층을 갖도록, 상기 반도체 웨이퍼의 접합 표면과 상기 유리 기판의 접합 표면을 접촉시키는 단계; 상기 유리 기판 및 상기 반도체 웨이퍼 사이에 경화층을 갖도록, 상승된 온도로 상기 반도체 웨이퍼 및 유리 기판을 가열시켜 상기 유리 기판에 박리층을 접합시키는 단계; 및 사이에 상기 경화층을 갖는 상기 유리 기판에 접합된 박리층이 남도록, 상기 반도체 웨이퍼의 잔여부 (remaining portion)로부터 박리층을 분리시키는 단계를 포함하며, 여기서 상기 박리층의 분리된 표면은 약 0.6 이하의 스큐 수준으로 표면 조도를 갖는다.
상기 박리층의 분리된 표면은 약 0.4 이하, 또는 약 0.2 이하의 스큐니스 수준으로 표면 조도를 가질 수 있다.
상기 박리층의 분리된 표면은 약 2 ㎚ RMS 이하, 약 1.5 ㎚ RMS 이하, 또는 1 ㎚ RMS 이하의 표면 조도를 가질 수 있다.
상기 경화층은 상기 반도체 웨이퍼의 접합 표면에 약 100 ㎚ 이상, 약 250 ㎚ 이상, 또는 약 350 ㎚ 이상의 두께로 증착될 수 있다.
상기 경화층은 상기 유리 기판의 접합 표면에 약 50 ㎚ 이상, 약 100 ㎚ 이상, 약 250 ㎚ 이상, 또는 약 350 ㎚ 이상의 두께로 증착될 수 있다.
상기 경화층은 Si3N4로 형성될 수 있다.
상기 경화층의 표면을 산화시키는 단계는 이를 친수성으로 만든다. 상기 경화층의 표면을 산화시키는 단계는 약 2 ㎚ 내지 약 150 ㎚, 약 5 ㎚ 내지 약 150 ㎚, 약 2 ㎚ 내지 약 20 ㎚, 약 5 ㎚ 내지 약 10 ㎚, 또는 약 5 nm의 두께를 갖는 상기 경화층에 SiO2 층을 형성시키는 단계를 포함할 수 있다.
또 다른 구체 예에 따르면, 산화층은 웨이퍼 위에 상기 경화층의 증착단계 전에, 상기 반도체 웨이퍼의 접합 표면에 형성될 수 있다.
상기 반도체 웨이퍼는 실질적인 단결정 실리콘으로 형성될 수 있고, 상기 반도체 웨이퍼에 산화층은 SiO2로 형성되며, 약 1 ㎚ 내지 약 10 ㎚ 이하, 또는 약 2 ㎚ 내지 약 5 ㎚, 약 20 ㎚ 이하, 약 10 ㎚ 이하, 약 7 ㎚ 이하, 또는 약 100 ㎚ 이하의 두께를 갖는다.
상기 유리 기판에 박리층을 접합시키는 단계는 양극 접합을 통한 접합을 유도하기 위해 상기 유리 기판 및 상기 반도체 웨이퍼를 가로지르는 전압 전위 (voltage potential)를 적용시키는 포함할 수 있다. 상기 접합시키는 단계는 상승된 온도 및 전압이 산화물 유리 또는 산화물 유리-세라믹내의 정극성 이온 (positive ions)을 상기 반도체 웨이퍼로부터 떨어진 방향으로 상기 유리 기판내에 이동시키기 위해 충분한 시간동안 유지시키는 단계를 더욱 포함할 수 있어, 상기 유리 기판이 (i) 개질제 정극성 이온들 (modifier positive ions)이 실질적으로 존재하지 않는 상기 박리층에 인접한 제1 유리층, 및 (ⅱ) 상기 제1 유리층에 인접한 향상된 농도의 개질제 정극성 이온들을 갖는 제2 유리층을 포함한다.
본 발명의 또 다른 구체 예에 따르면, 유리상 반도체 구조는 상기 반도체 층 및 유리 기판 사이에 위치된 약 125 GPa 이상, 약 150 GPa 이상, 약 200 GPa 이상, 또는 약 300 GPa 이의 영의 계수 및 약 0.6 이하의 스큐니스 수준으로 표면 조도를 갖는 경화층를 구비한, 유리기판 상 반도체 층을 포함한다.
상기 반도체 층의 노출된 표면은 약 0.4 이하, 또는 약 0.2 이하의 스큐니스 수준으로 표면 조도를 가질 수 있다. 상기 반도체 층의 노출된 표면은 또한 약 2 ㎚ RMS 이하, 약 1.5 ㎚ RMS 이하, 또는 1 ㎚ RMS 이하의 표면 조도를 가질 수 있다.
상기 경화층은 약 50 ㎚ 이상, 100 ㎚ 이상, 약 250 ㎚ 이상, 또는 약 350 ㎚ 이상의 두께를 가질 수 있다. 상기 경화층은 Si3N4로 형성될 수 있다. 산화층은 상기 경화층 위에 위치될 수 있다. 상기 산화층은 약 2 ㎚ 내지 약 150 ㎚, 약 5 ㎚ 내지 약 150 ㎚, 약 2 ㎚ 내지 약 20 ㎚, 약 5 ㎚ 내지 약 10 ㎚, 또는 약 5 ㎚의 두께를 갖는 SiO2 층일 수 있다.
상기 반도체 웨이퍼는 실질적으로 단결정 실리콘으로 형성될 수 있고, 상기 반도체 웨이퍼 및 상기 경화층 사이에 약 1 ㎚ 내지 약 10 ㎚ 이하, 또는 약 2 ㎚ 내지 약 5 ㎚, 약 20 ㎚ 이하, 약 10 ㎚ 이하, 약 7 ㎚ 이하, 또는 약 100 ㎚ 이하의 두께를 갖는 SiO2 층을 더욱 포함한다.
상기 유리 기판은 (i) 개질제 정극성 이온들이 실질적으로 존재하지 않는 상기 박리층에 인접한 제1 유리층, 및 (ⅱ) 상기 제1 유리층에 인접한 향상된 농도의 개질제 정극성 이온들을 갖는 제2 유리층을 포함할 수 있다.
본 발명의 부가적인 특징 및 장점들은 당업자들이 용이하게 이해할 수 있도록 청구항 뿐만 아니라 첨부된 도면이 수반되는 발명을 실시하기 위한 구체적인 내용을 통하여 좀더 구체적으로 기술한다. 하기 본 발명을 실시하기 위한 구체적인 내용 및 상기 일반적인 설명은 본 발명의 본질 및 특징을 이해하기 위해 제공된 것임을 이해하여야 한다.
첨부된 도면은 본 발명의 또 다른 이해를 위해 제공되며, 본 명세서에 포함되고, 일부를 구성한다. 도면은 본 발명의 다양한 구체 예를 설명하며, 상세한 설명과 함께 본 발명의 원리 및 작동을 설명하기 위해 제공된다.
본 발명의 효과는 개선된 반도체 박리층 표면 모폴로지, 개선된 반도체 박리층 표면 평활도, 감소된 기계적 연마비용, 및 우수한 전기적 성능 및 수명을 갖는 SOG계 전자 장치의 제조에 대해 고순도를 보유하는 유리에 반도체 박리층의 제품이 가능한 우수한 배리어 층을 포함한다.
도 1은 종래의 이온 주입 박막 전이 공정을 사용하여 구성된 SiOG 기판의 전이된 실리콘 박리층의 표면의 평면에서 AFM 사진이다.
도 2는 도 1에서 선 (3)을 따른 도 1의 전이된 박리층의 표면 지형의 그래프이다.
도 3은 종래의 이온 주입 막 전이 공정을 사용하여 구성된 SiOG 기판의 측면도이다.
도 4는 종래의 이온 주입 막 전이 공정에서 이온으로 주입된 실리콘 도너 웨이퍼의 측면도이다.
도 5는 종래의 이온 주입 막 전이 및 양극 접합 공정에서 유리 지지체 또는 조작 기판에 접합된 주입된 실리콘 도너 웨이퍼의 측면도이다.
도 6은 종래의 이온 주입 막 전이 공정에서 상기 유리 기판에 접합된 박리층으로부터 분리된 도너 실리콘 웨이퍼의 잔여부 (remaining portion)의 측면도이다.
도 7은 본 발명의 구체 예를 따른 그 위에 증착된 경화층을 갖는 실리콘 도너 웨이퍼의 측면도이다.
도 8은 본 발명의 구체 예를 따른 도 7에서 상기 경화층상에 증착된 산화층을 갖는 도 7의 실리콘 도너 웨이퍼의 측면도이다.
도 9는 본 발명의 구체 예를 따른 이온으로 주입될 도 8의 도너 웨이퍼의 측면도이다.
도 10은 본 발명의 구체 예를 따른 유리 지지체 또는 조작 기판층에 예비-접합된 도 9의 주입된 실리콘 도너 웨이퍼의 측면도이다.
도 11은 본 발명의 구체 예를 따른 유리 지지체 또는 조작 기판에 접합될 도 9의 주입된 실리콘 도너 웨이퍼의 측면도이다.
도 12는 도너 웨이퍼로부터 제거되고 분리된 잔여부를 갖는, 본 발명의 구체 예를 따른 SiOG 구조의 측면도이다.
도 13은 종래의 이온 주입 막 전이 공정 및 종래의 SiOG 구조를 사용하여 제조된 전이된 실리콘 박리층의 표면에 대한 SEM 사진이다.
도 14는 본 발명의 구체 예를 따른 경화층을 포함하는 SiOG 구조 및 이온 주입 막 전이 공정을 사용하여 제조된 전이된 실리콘 박리층의 표면에 대한 SEM 사진이다.
도 15는 본 발명의 구체 예에 따른 상기 경화층의 표면을 산화시키기 위한 산소 플라즈마 전환 공정 (oxygen plasma conversion process)을 설명하는 흐름도이다.
도 16은 하기에 기술된 바와 같은 실시 예 5에 따른 5개 유형의 실험 샘플의 표면 조도 스큐니스 수준 (level)을 보여주는 그래프이다.
도 17은 실시 예 5에서 5개 유형의 실험 샘플의 RMS 표면 조도를 보여주는 그래프이다.
도 18은 실시 예 5에서 5개 유형의 실험 샘플의 피크 투 밸리 (peak-to-valley) (R3z) 표면 조도를 보여주는 그래프이다.
본 발명의 특성, 관점 및 구체 예는 유리-상-실리콘 (SiOG) 구조 및 SiOG 구조의 제조와 관련하여 논의될 수 있지만, 당업자에게는 본 발명이 SiOG 구조에 한정되지는 않는다. 실제로, 본 발명의 광범위한 특성 및 관점은 이온 주입 박막 전이 기술이 유리-상-반도체 (SOG) 구조를 제조하기 위한 유리 또는 유리-세라믹 지지체 또는 조작 기판상 반도체 물질의 박막에 전이 및 접합되도록 사용되는 어떤 공정에 유용하다. 그러나, 설명을 쉽게하기 위해서, 본 발명은 SiOG 구조의 제조에 관하여 우선적으로 기술한다. SiOG 구조에 대해 본 발명에 언급된 특정 참고문헌은 본 발명의 구체 예의 설명을 용이하게 하는 것으로, SiOG 기판에 대해 어떤 방법에서 청구항의 범위를 한정하는 것으로 해석되는 것은 아니다. SiOG 기판의 구성에 대한 기술된 공정은 다른 SOG 기판의 제조에 동등하게 적용할 수 있다. 여기서 사용된 바와 같은, SiOG 및 SOG 약어는 일반적으로 유리-상-실리콘 (SiOG) 구조를 포함하는, 유리-상-반도체 (SOG) 구조를 언급하지만, 이에 한정되는 것은 아니다.
본 발명자들은 상술한 전이된 실리콘 층 (또는 박리층)에서 캐넌 및 핀홀의 구조적 결함이 반도체 지지체 기판을 갖는 SOI 구조의 제조에서 보다 유리 지지체 기판을 갖는 SOG 구조의 제조에서 더 쉽게 심각하게 발생한다는 것을 관찰했다. 특정 이론에 한정되는 것을 원하지는 않지만, 본 발명자들은 SiOG 기판의 제조동안 발생하는 캐넌 및 핀홀이 박리층의 분리동안 박리층과 접촉하고 있는, 실리콘 지지체 기판의 상대적으로 단단한 표면과 비교할 경우, 유리 지지체 기판의 상대적으로 부드러운 표면의 결과라고 믿는다. 약해진 주입된 층에서의 결함이 SOG의 제조동안에 박리층의 분리 또는 박리 동안 성장할 경우, 상기 결함은 상대적으로 부드러운 (상대적으로 낮은 영의 계수) 유리 기판으로 팽창 또는 압축하는 상기 도너 웨이퍼의 표면에서 기포 (blisters) (또는 거품)를 형성하는 경향을 갖는다는 것을 관찰했다. 이들 기포들은 상술한 전이된 실리콘 박리층에서 구조적 결함인 캐넌 및 핀홀의 형성에 기여할 수 있다.
본 발명자들은 접합 및 분리 이전에 실리콘 도너 웨이퍼 및 유리 지지체 기판 사이의 상대적으로 단단한/견고한 (상대적으로 높은 영의 계수) 경화층 또는 층을 첨가가 전이된 실리콘 박리층의 표면에 캐넌 및 핀홀을 감소 및 심지어 제거하는 것을 발견했다. 새로운 경화층은 또한 유리 기판에서 실리콘 막으로 나트륨 및 다른 유해 불순물의 침투에 대한 배리어로 사용하기 위해 선택될 수 있다. 질화 실리콘 (Si3N4) 막은 유리 기판에서 발견되는 알칼리, 나트륨 및 다른 원소에 대한 배리어 층으로 또한 작용하는 경화층으로 사용하기에 적절한 높은 영의 계수 물질의 예이다.
본 발명에 기술된 광범위하게 보호할 수 있는 특성 및 관점에 대한 논의를 위한 몇몇 특정 내용을 제공하기 위해서, 기판-상-반도체 구조가 유리-상-반도체 또는 유리-세라믹-상-반도체 구조와 같은, (SOG) 구조로 전제될 수 있다. 이러한 SOG 구조는, 예를 들어, 유기 발광 다이오드 (OLED) 디스플레이 및 액정 디스플레이 (LCD), 집적 회로, 광전자 장치, 태양전지, 열전도 소자, 센서 등을 포함하는 디스플레이 제품용 박막 트랜지스터 (TFT)를 제조와 연결하여 적합하게 사용될 수 있다. 비록 요구가 없을 지라도, 상기 박리층의 반도체 물질은 실질적으로 단-결정 물질의 형태일 수 있다. 용어 "실질적으로"는 반도체 물질이 통상적으로 격자 결함 또는 약간의 결정 입계 (grain boundaries)와 같은, 본질적 또는 고의적으로 첨가된 적어도 약간의 내부 또는 표면 결함을 함유한다는 사실을 고려하여 상기 층을 기술하는데 사용된다. 용어 "실질적으로"는 또한 어떤 도펀트가 벌크 (bulk) 반도체의 결정 구조에 왜곡 (distort) 또는 영향을 미칠 수 있다는 사실을 반영한다.
이온 주입 박막 전이:
본 발명에서 특히 관심있는 주제는 그 위에 증착되거나 형성된 경화층을 구비한 반도체 물질로 이온 주입을 통한 박막 분리를 포함한다. 따라서, 몇몇 부가적인 내용을 제공하기 위해서, 기준은 도 3의 SOG 구조 (100)를 제조하기 위해 사용될 수 있는 전술한 경화층 내에 일반적인 이온 주입 막 전이 공정 (및 최종 중간체 구조)을 설명하고 있는 도 3-6에 대해 만들어진다.
도 4에 있어서, 도너 반도체 웨이퍼 (120)는, 지지체 또는 조작 기판 (102) (도 5 참조), 예를 들어, 유리 또는 유리-세라믹 기판에 접합하기 위해 적절한 상대적으로 평평하고 균일한 주입 표면 (121)을 생산하기 위해, 연마 (polishing), 세정 (cleaning) 등에 의해 준비된다. 논의의 목적을 위하여, 상기 반도체 웨이퍼 (120)는, 비록 전술한 바와 같은 어떤 다른 적절한 반도체 컨덕터 (conductor) 물질이 사용될 수 있을 지라도, 실질적으로 단결정 Si 웨이퍼일 수 있다. 박리층 (122)은 H 이온 및 또한 선택적으로 He 이온을 주입하여 도너 반도체 웨이퍼 (120)의 주입 표면 (121) 하부에 약해진 영역 또는 층 (123)을 생성시켜 이온 주입 공정 (도 4에서 화살표에 의해 표시됨)을 주입 표면 (121)에 적용하여 생성된다. 비록 이러한 이온 주입 공정이 본 발명의 중심이지만, 이런 관점에서, 오직 일반적인 기준이 약해진 영역 (123)을 생성하기 위한 공정에 대해 만들어 질 것이다. 기술 분야에서 이해된 바와 같이, 이온 주입 에너지 및 밀도는, 비록 어떤 합리적인 두께가 달성될 수 있을 지라도, 약 300-500 nm 사이와 같은, 박리층 (122)의 원하는 두께를 달성하기 위해 조정될 수 있다.
도 5에 있어서, 유리 지지체 기판 (102)은 양극 접합 공정 또는 "스마트 컷" 열 접합 공정과 같은 열 접합 공정을 사용하여 박리층 (122)에 접합될 수 있다. 적절한 양극 접합 공정에 대한 기초는 미국 특허 제7,176,528호에 개시되었고, 상기 특허의 전체적인 개시는 본 발명에 참고로서 포함된다. 이러한 공정의 부분은 하기에서 논의된다. 적절한 스마트 컷 열 접합 공정에 대한 기초는 미국 특허 제5,374,564호에 개시되었고, 상기 특허의 전체적인 개시는 본 발명에 참고로서 포함된다.
유리 지지체 기판 (102)의 적절한 표면 세정 (만약 이미 수행되지 않은 경우 박리층 (122))은 접합 이전에 수행된다. 그 이후에, 상기 주입된 도너 웨이퍼 (120) 및 상기 유리 지지체 기판 (102)은 접촉되고, 예비-접합된다. 상기 최종 중간체 구조는 따라서 반도체 도너 웨이퍼 (120)의 박리층 (122), 상기 도너 웨이퍼 (120)의 잔여부 (124), 및 유리 지지체 기판 (102)을 포함하는 스택 (stack)이다. 예비-접합된 후 또는 전에, 반도체 도너 웨이퍼 (120), 박리층 (122), 및 유리기판 (102)의 스택은 상기 스택 내에서 이온 이동 (ion migration)을 가능하게 하기 위해 (도 3에서 화살표 (130)로 표시된 바와 같은) 충분히 증가된 접합 온도로 가열된다. 상기 온도는 상기 도너 웨이퍼 (120)의 반도체 물질 및 상기 유리 기판 (102)의 특성에 의존한다. 예를 들어, 정션 (junction)의 온도는 상기 유리 기판 (102) 변형점 (strain point)의 약 +/- 350 ℃이내로, 더 바람직하게는 변형점의 약 -250 ℃ 및 0 ℃ 사이, 및/또는 변형점의 약 -100 ℃ 및 -50 ℃로 선택될 수 있다. 유리의 유형에 의존하여, 이러한 온도는 약 500∼600 ℃의 범위일 수 있다. 상기에 논의된 온도 특성 이외에, (도 3에서 화살표 (130)로 표시된 바와 같은) 기계적 압력은 중간체 어셈블리에 적용될 수 있다. 상기 압력 범위는 약 1 내지 약 50 psi 사이일 수 있다. 더 높은 압력, 예를 들어, 100 psi 이상의 압력의 적용은 상기 유리 기판 (102)의 파손을 일으킬 수 있다.
본 발명의 일 구체 예에 따른 양극 접합 공정의 경우에 있어서, (도 5에서 화살표 (130)로 나타낸 바와 같은) 전압 전위 (voltage potential)는 또한 중간체 어셈블리를 가로질러 적용될 수 있다. 예를 들어, 양의 전극은 반도체 도너 웨이퍼 (120)에 접촉하여 위치되며, 음의 전극은 유리 기판 (102)에 접촉하여 위치된다. 상승된 접합 온도에서 상기 스택을 가로지르는 전압 전위의 적용은 상기 도너 웨이퍼 (120)에 인접한 유리 기판 (102)에서 알칼리, 알칼리토 이온 또는 알칼리 금속 이온, 및 다른 양의 개질제 이온을 유도하여, 상기 반도체/유리 계면으로부터 상기 유리 기판 (102) 쪽으로 더욱 이동시킨다. 좀더 바람직하게는, 실질적으로 모든 개질제 이온을 포함하는, 상기 유리 기판 (102)의 양의 이온은, 상기 도너 반도체 웨이퍼 (120)의 더 높은 전압 전위로부터 멀리 이주하여: (1) 상기 박리층 (122)에 인접한 상기 유리 기판 (102)에서 (상기 유리 기판 (102)의 고유의 또는 벌크 유리 물질과 비교하여) 감소된 또는 상대적으로 낮은 양의 이온 농도 층 (132); 및 (2) 상기 감소된 양의 이온 농도 층에 인접한 상기 유리 기판 (102)에서 (상기 유리 기판 (102)의 고유의 또는 벌크 유리 물질과 비교하여) 향상된 또는 상대적으로 높은 양의 이온 농도 층 (134)을 형성한다. 상기 유리에서 낮은/감소된 양의 이온 농도 층 (132)은 산화 유리 또는 산화 유리-세라믹으로부터 상기 박리층 (122)으로 양의 이온 이주를 방지하는 배리어 기능을 수행한다. 상기 유리 기판의 잔여부 (136)는 변화되지 않은 고유의 벌크 물질 유리 또는 유리 세라믹으로 남는다.
도 6에 있어서, 중간체 어셈블리는 충분한 시간동안 온도, 압력 및 전압의 조건하에서 유지시켜 둔 후, 상기 전압은 제거되고 상기 중간체 어셈블리는 실온에서 냉각시킨다. 가열 동안, 지속 시간 (dwell time), 냉각 동안, 및/또는 냉각 후에 몇몇 점에서, 상기 박리층 (122)는 상기 유리 기판에 양극으로 접합되고, 상기 도너 웨이퍼의 잔여부 (124)로부터 분리 (박리 또는 절단)된다 (이 순서가 필수적인 것은 아니다). 상기 도너 웨이퍼의 잔여부 (124)로부터 상기 박리층 (122)의 분리는 열적 응력 (stress) 때문에 상기 주입된 영역 (123)을 따라 상기 도너 웨이퍼 (120)의 자발적 파단 (spontaneous fracture)을 통해 달성될 수 있다. 선택적이거나 또는 부가적으로, 워터 젯 커팅 (water jet cutting) 또는 화학적 엣칭과 같은 기계적 응력은 상기 분리 공정을 개시, 촉진 또는 조절하기 위해 사용될 수 있다. 상기 도너 웨이퍼 (120)의 잔여부 (124)는 실질적으로 상기 박리층 (122)로부터 제거되고, 상기 유리 기판 (102)에 접합된 박리층으로 남는다. 이것은 만약 상기 박리층 (122)이 상기 도너 웨이퍼 (120)의 잔여부 (124)로부터 완벽하게 제거되지 않았다면, 몇몇 기계적 필링 (peeling)을 포함할 수 있다. 상기 결과는 SOG 구조 또는 기판 (100), 예를 들어, 유리 기판 (102)에 접합된 반도체 물질의 상대적으로 박형 박리층 또는 막 (122)를 갖는 유리 기판 (102)이다.
도 1 내지 3을 통한 설명에서와 같이, 상기 SOI 구조 (100)의 전이된 절단 또는 박리된 표면 (125)은 표면 조도, 캐넌, 핀홀, 뿐만 아니라 과도한 실리콘 층 두께 및/또는 상기 실리콘 층의 주입 손상 (예를 들어, 손상된 및/또는 비결정화된 실리콘 층의 형성)을 나타낼 수 있다. 상기 주입 에너지 및 주입 시간에 의존하여, 상기 박리층 (122)의 두께는 비록 다른 두께가 또한 적절할 수 있다 하더라도, 약 300∼500 ㎚와 유사할 수 있다. 이러한 특징은 상기 반도체 층 (122)의 원하는 말단 특징을 생성하기 위한 후 접합 공정을 사용하여 변형될 수 있다. 예를 들어, 과도한 층 두께, 주입 손상 및 캐넌의 부분 또는 모두는 전이된 박리층 (또는 전이된 표면)의 표면을 연마, 어닐링 (annealing) 및/또는 엣칭하여 전이된 박리층 (122)의 표면 (125)을 마무리하여 제거될 수 있다. 그러나, 전이된 표면 (125)에서 캐넌 및 핀홀은 너무 깊어서 마무리 공정으로도 제거될 수 없다. 특정 이론에 의해 한정하고자 하는 의도는 아니지만, 상술한 바와 같이, 본 발명자들은 전이된 표면에서 캐넌 (20) 및 핀홀 (30)이 접합 및 박리동안 상대적으로 부드러운 유리 지지체 기판에 접촉한 상기 실리콘 표면의 부적절한 경화의 결과라고 생각한다. 또한 상기 반도체 도너 웨이퍼 (120)은 연마, 엣칭 및/또는 어닐링을 통해 반복적으로 재마무리될 수 있고, 많은 또 다른 SOI 구조 (100)을 생산하기 위해 많은 또 다른 박리층을 계속적으로 제공하기 위해 재사용된다.
경화층 제조 (fabrication):
예를 들어, 규칙적인 둥근 300 mm 프리즘 등급 실리콘 웨이퍼는 SiOG 구조 또는 기판의 제조를 위해 도너 웨이퍼 또는 기판 (120)으로 사용하기 위해 선택될 수 있다. 상기 도너 웨이퍼는 <001> 결정 방위 (crystalline orientation) 및 8∼12 Ohm/cm 비저항 (resistivity)을 가질 수 있고, Cz 성장 (grown), p-형 (type), 붕소 도핑 웨이퍼 (boron doped wafers)일 수 있다. 결정 결함 입자 (Crystal Originated Particle) (COP)는 막 전이 공정을 가로막거나 또는 트랜지스터 작동의 방해할 수 있기 때문에, 결정 결함 입자 (COP)가 없는 웨이퍼가 선택될 수 있다. 상기 웨이퍼에서 도핑 타입 및 레벨은 SiOG 기판에 이어서 만들어진 최종 트랜지스터에서 원하는 임계 전압을 얻기 위해 선택될 수 있다. 가장 큰 유용한 웨이퍼 크기 300 nm는 선택될 수 있는데, 이은 경제적인 SiOG 대량 생산을 가능하게 할 수 있다.
본 발명의 또 다른 구체 예에 따르면, 180×230 mm의 직사각형 도너 웨이퍼 또는 도너 타일 (donor tiles)은 선택적으로 초기 둥근 웨이퍼로부터 절단될 수 있다. 상기 도너 타일 엣지 (edge)는 상기 엣지를 프로파일 하기 위하여, 연마 도구, 레이저 또는 다른 알려진 기술로 가공될 수 있고, SEMI 표준 엣지 프로파일과 유사한 둥근 또는 챔버형 (chamfered) 프로파일을 얻을 수 있다. 코너 챔버링 (corner chamfering) 또는 원형화, 및 표면 연마와 같은, 다른 요구된 기계 가공 단계는 또한 수행될 수 있다. 이러한 도너 웨이퍼 기판 또는 타일은 본 발명에 기술된 다른 구체 예에 따라 직사각형 SOG 구조를 구성하기 위해 사용될 수 있다.
도 7 내지 12에 있어서, 본 발명에 기술된 바아 같은 경화층을 갖는 SOG 기판의 어떤 구체 예에 따르면, 상대적으로 단단한 (상대적으로 높은 영의 계수) 경화층 (142)은 상기 지지체 기판에 접촉하는 도너 웨이퍼가 위치되기 전에 실리콘 도너 웨이퍼 (120)에 증착된다. 본 명세서 및 청구항에서 사용된 바와 같은 상대적으로 높은 영의 계수에 있어서, 이것은 영의 계수가 실리콘의 영의 계수 이상, 예를 들어, 약 125 GPa 이상, 약 150 GPa 이상, 약 200 GPa 또는 약 300 GPa 이상의 영의 계수를 의미한다. 상기 경화층 (142)은 상기 도너 웨이퍼 (120')로부터 자연 산화막 (native oxide film) (146)의 스트리핑 (stripping)이 있거나 또는 없는, 플라즈마 강화 화학적 기상 증착 장치 (plasma-enhanced chemical vapor deposition) (PECVD)와 같은, 다른 적절한 증착 공정 또는 저압 화학 기상 증착기 (low pressure chemical vapor deposition) (LPCVD)를 사용하여 상기 도너 웨이퍼 (120')의 접합 표면 (121')에 증착될 수 있다. 선택적으로, 상기 경화층은 유리의 변형점 온도를 초과하지 않는 PECVD 공정, 또는 유리 지지체 기판과 호환할 수 있는 어떤 다른 잘 알려진 증착 기술을 사용하여 유리 지지체 또는 리시버 기판에 증착될 수 있다. 상대적으로 박형 유리 지지체 기판의 사용, 예를 들어, 약 0.7 mm, 또는 약 0.3 mm 내지 약 0. 5 mm보다 더 얇은 두께를 갖는 유리 지지체 기판의 사용은 박리 및 접합 동안 상기 박리층에 캐넌 및 핀홀의 발생을 감소시킨다.
형성되는 방법에 의존하여, 약 150 GPa 내지 약 380 GPa, 약 210 GPa 내지 380 GPa, 또는 약 250 GPa의 영의 계수를 갖는 질화 실리콘인, Si3N4은 상기 경화층 (142)을 갖는 도너 웨이퍼 (120')의 접합 표면 (121')에 증착될 수 있다. 상기 경화층은 약 100 ㎚ 이상, 약 250 ㎚ 이상, 또는 약 350 ㎚ 이상의 두께를 갖는 도너 웨이퍼위에 형성될 수 있다. 선택적으로, 상기 경화층은 약 50 ㎚ 이상, 약 100 ㎚ 이상, 약 250 ㎚ 이상, 또는 약 350 ㎚ 이상의 두께를 갖는 유리 지지체 기판위에 증착될 수 있다. 질화 실리콘은 양극 접합으로 만들어진 이온 감손 (depleted) 유리 배리어 층 (132) 또는 인시튜 또는 증착된 SiO2 배리어 층보다 실리콘 박리층 (122)에 대해, 유리 지지체 기판 (102)에서 나트륨, 알칼리 금속, 및 다른 원소의 이동에 대한 매우 강한 배리어로 작용할 부가된 장점을 갖는다.
전술 한 바와 같이, 상기 자연 산화막 (146)은 Si3N4 경화층의 증착 이전에 도너 타일의 표면에 의도적으로 남길 수 있다. 더구나, 상기 실리콘 도너 타일의 표면은 Si3N4 경화층의 증착 전에 도너 웨이퍼위의 산화층 (146)을 형성 또는 두껍게 하기 위해 열적, 플라스마, 또는 화학적 산화 공정을 사용하여 산화될 수 있다. 선택적으로, 단계들은 상기 경화층의 증착 이전에 도너 타일 위에 자연 산화막의 형성을 방지 또는 최소화하거나 자연 산화막을 제거하기 위해 실행될 수 있다.
SiO2층은 상대적으로 낮은 탄성 계수 물질 (영의 계수가 70)을 갖기 때문에, 산화층의 초과된 두께는 상대적으로 단단한 Si3N4 경화층 (영의 계수가 150 GPa)의 경화 효과를 낮출 수 있다.
만약 상기 산화층의 두께가 상기 박리층의 두께의 10%와 같이, 전이될 실리콘 박리층의 두께보다 더 작다면, 그 다음 산화층은 상기 경화층의 경화 효과를 불리하게 더 낮추지 않을 것이다. 반면, 이러한 산화층은 Si3N4 전기적 전하로부터 Si 층을 절연하기 위해 제공된다. 따라서, 상대적으로 얇은 산화층으로 캐넌 및 핀홀 형성의 향상된 억제 및 상대적으로 두꺼운 산화층을 갖는 기판에 형성된 전기적 장치에서 Si3N4 층 전기적 전하의 감소된 영향 사이에 교환이 있다. 200 ㎚ 실리콘 박리층까지 전이된다. 따라서 산화층의 두께는 약 1 ㎚ 내지 약 10 ㎚ 이하, 또는 약 2 ㎚ 내지 약 5 ㎚의 범위 이내 일 수 있거나, 약 20 ㎚ 이하, 약 10 ㎚ 이하, 또는 약 7 ㎚ 이하일 수 있지만, 몇몇 경우에는 약 100 ㎚ 이하일 수 있다.
그러나, 질화 실리콘은 유리에 쉽게 접합가능한 물질이 아니다. 두 개의 매끄러운 표면은 만약 둘 모두 같은 친수성이라면, 예를 들어, 그들 모두가 친수성 또는 소수성이라면 접합가능하게 된다. 이의 화학적 조성 때문에, Si3N4은 소수성인 반면, 유리 표면은 쉽게 친수성이 될 수 있지만, 쉽게 소수성이 될 수는 없다. 따라서, Si3N4 경화층 (142)의 표면은 이를 친수성으로 만들기 위해 처리해야 하고, 이에 의해 유리 지지체 기판 (102')에 쉽게 접합하고 친수성을 갖는 도너 웨이퍼 (120)의 접합 표면 (121)을 만든다. 선택적으로, 상기 Si3N4 경화층 (142)의 표면은 이를 친수성으로 만들기 위하여 보조 친수성 물질층 (auxiliary hydrophilic material layer) 또는 막 (148)으로 코팅될 수 있다.
도 8에서 설명된 바와 같이, 어떤 구체 예에 따르면, 특히 상기 경화층이 유리 지지체 기판에 증착되고, 또한 도너 웨이퍼에도 증착된 경우, 선택적 박형, 약 2 ㎚ 내지 약 150 ㎚ 두께, 약 5 ㎚ 내지 약 150 ㎚ 두께, 약 2 ㎚ 내지 약 20 ㎚ 두께, 약 5 ㎚ 내지 약 10 ㎚ 두께, 또는 약 5 ㎚ 두께의 SiO2 산화 접합 층 (148)은 Si3N4 경화층 (142)에 증착 또는 형성될 수 있다. 상기 산화 접합층 (148)은 상기 경화층의 표면을 "산화시키고", 유리 기판 (102')에 대해 박리층 (122')의 접합을 위해 친수성 도너 웨이퍼 (120')의 접합 표면 (121')을 만든다. 접합층 (148)은 접촉면에 물을 흡수하기 위해 충분히 두꺼울 수 있고, 효과적인 접합을 위해 허용가능한 범위 이내에 증착 후에 표면 조도를 한정하기에 충분히 얇을 수 있다. 이것은 실리콘 도너 웨이퍼 (120')의 접합 표면 (121')에 산화물-질화물-산화물 (146-142-148) (ONO) 구조로 결과된다. 상기 ONO 구조에서 하부 (146) 및 상부 (148) 산화물은 각각 패드 산화물 (pad oxide) 및 캡 산화물 (cap oxide)로 명칭할 수 있다. 세 가지 막들 모두의 두께는 SiOG 구조의 제조 동안 원하는 캐넌 및 핀홀 방지 효과를 생성하기 위해 조심스럽게 선택된다. 이러한 ONO 구조는 본 발명의 다른 구체 예에서 사용될 수 있다. 산소 풍부 분위기 (oxygen rich atmosphere)에서 그 위에 증착된 경화층은 갖는 도너 웨이퍼를 가열하는 단계와 같은, Si3N4 산화 공정은 상기 경화층에 접합층을 성장시키고, 이를 친수성으로 만들기 위해 상기 Si3N4 경화층의 표면을 산화시키는데 사용될 수 있다. 선택적으로, 상기 산화 접합 층 (148)은 또한 LPCVD 또는 PECVD 공정을 사용하여 증착될 수 있고, 또는 상기 산화 접합 층은 하기에 더욱 상세하게 기술된 바와 같이 상기 경화층의 표면의 산소 플라즈마 전환으로 만들 수 있다. Si3N4 경화층의 표면 내부 또는 위에 산화 접합층을 증착 또는 생성하기 위한 다른 적절한 방법들은 선택적으로 또는 부가적으로 사용될 수 있다.
도 9에서 설명된 바와 같이, (H+ 및/또는 H2 + 이온과 같은) 수소 이온은 그 다음 실리콘 도너 웨이퍼 (120')에서 손상/약해진 존 (zone) 또는 층 (123')을 형성하기 위하여, Si3N4 층위에 SiO2 층 아래 약 400 nm의 깊이로 상기 도너 웨이퍼 (120')에 Si3N4 경화층 (142) 및 산화층 (146) 및 (148)의 접합 표면 (121')을 통해 (도 4를 참조하여 전술한 바와 같이) 주입된다. 기술분야에서 잘 이해된 바와 같이, 수소 이온과 함께 헬륨 이온의 공-주입은 또한 약해진 영역 (123')을 형성하기 위해 사용될 수 있다. (상기 경화층 (142) 위에 산화층 (146 및 148)을 갖는) 박리 층 (122')은 약해진 존 (123') 및 도너 웨이퍼의 접합 표면 (121') 사이의 도너 웨이퍼 (120')에서 한정된다.
상기 전이된 막/박리층 (122)의 원하는 두께 (예를 들어, 주입 깊이)를 위한 적절한 주입 에너지는 SRIM 시뮬레이션 도구 (simulation tool)를 사용하여 산출될 수 있다. 실리콘 및 질화 실리콘의 이온 정지 능력 (ion stopping powers)은 다르기 때문에, Si/Si3N4 타겟은 적절한 주입 에너지를 산출하기 위하여 SRIM 입력 (input)에서 모델링해야 한다. 이온 주입 기술은 기술분야에서 잘 알려져 있다. 당업자들은 도너 웨이퍼의 접합 표면 (121')에 어떤 주어진 주입 이온 또는 종, 도너 웨이퍼 물질, 경화층 물질, 및 어떤 다른 물질 층에 대해 원하는 주입 깊이를 얻기 위한 적절한 주입 에너지 결정 방법을 이해할 것이다. 예를 들어, 도너 웨이퍼 (120')에 있는 100 ㎚ Si3N4 경화층에 60 keV의 에너지로 주입된 H2 +이온에 대해서는 약 205 ㎚의 두께를 갖는, Si3N4 경화층을 포함하는 박리층 (122')을 형성할 것이다.
도너 웨이퍼 (120')의 접합 표면 (121')은 그 다음 접합을 위한 준비과정에서 먼지 및 오염물을 제거하기 위해 세정된다. 상기 도너 웨이퍼는 RCA 용액에서 상기 도너 웨이퍼를 가공 및 건조하여 접합을 위해 준비될 수 있다. 지지체 기판으로 사용될 유리 시트 (102')는 또한 접합을 위한 준비과정에서 먼지 및 오염물을 제거하기 위해 세정된다. 상기 유리 시트는 먼지 및 오염물을 제거하기 위해 습식 암모니아 공정 (wet ammonia process)을 사용하여 세정될 수 있고, 도너 웨이퍼 (120')의 접합 표면 (121')에 접합하기 위하여 고친수성 유리 접합 표면으로 만들기 위해 하이드록실 그룹으로 유리 표면을 마무리한다. 상기 유리 시트는 그 다음 탈이온수로 헹구어 내고 건조된다. 이러한 세척 기술은 기술분야에서 잘 이해되고 있다. 당업자들은 도너 웨이퍼 및 유리 지지체 기판에 대해서 적절한 세척 용액 및 절차를 공식화하는 방법으로 이해될 것이다.
상기 박리층 (122')의 접합 표면 (121')은 그 다음 도 10에서 보여진 바와 같이 유리 지지체 기판 (102')에 예비-접합된다. 상기 유리 및 상기 웨이퍼는, 특히 직사각형 도너 웨이퍼 또는 타일의 경우에 있어서, 어떤 엣지에 이들을 처음 접촉시켜 예비-접합될 수 있고, 이것에 의해 어떤 엣지에 접합파 (bonding wave)를 개시하고, 보이드 없는 예비-접합 (void free pre-bond)을 형성하기 위해서 도너 웨이퍼 및 지지체 기판을 가로질러 접합파를 전파시킨다.
다음, 상기 예비-접합된 도너 웨이퍼는 상기 유리 기판 (102')에 접합되고, 상기 박리층 (122')은 도 11에서 설명 및 도 4∼6에 연관되어 전술한 바와 같이, 상기 유리 기판 (102')에 전이되고 박리된다. 본 발명의 어떤 구체 예에 따르면, 상기 예비-접합된 유리-도너 웨이퍼 어셈블리는 접합 및 박리를 위하여 로/접합기 (furnace/bonder)에 위치된다. 상기 유리-도너 웨이퍼 어셈블리는 박리가 수반되는 새롭게 전이된 박리층에서 슬라이딩 (sliding) 및 상기 유리 기판 (102')에 새롭게 생성된 실리콘막 (122')의 스크래칭으로부터 도너 웨이퍼의 잔여부를 보호하기 위하여 상기 로에 수평으로 위치될 수 있다. 상기 유리-도너 웨이퍼 어셈블리는 상기 유리 지지체 기판 (102')의 대향면이 하부로 향하도록, 상기 실리콘 도너 웨이퍼 (120')와 로에 배열될 수 있다. 이러한 배열로, 박리층 (122')의 박리 또는 절단을 수반하는, 상기 실리콘 웨이퍼의 잔여부 (124')는 새롭게 박리되고 전이된 박리층 (122')으로부터 간단히 떨어지게 할 수 있고 또는 멀리 내려지게 될 수 있다. 상기 유리에 새롭게 만들어진 실리콘막 (상기 박리층)의 스크래칭은 따라서 방지될 수 있다. 선택적으로, 상기 유리-도너 웨이퍼 어셈블리는 유리 기판의 상부에 도너 웨이퍼와 로에 수평으로 위치될 수 있다. 이러한 경우에 있어서, 도너 웨이퍼의 잔여부 (124')는 유리위에서 새롭게 박리된 실리콘막 (122')을 스크래칭하는 것을 피하기 위해 상기 유리기판으로부터 조심스럽게 들어올려야만 한다.
상기 예비-접합된 유리-실리콘 어셈블리가 로에 로딩되면, 상기 로는 1시간 동안 100∼200 ℃로 가열될 수 있다. 이러한 제1 가열 단계는 상기 실리콘 및 상기 유리 사이의 접합 강도를 증가시킨다. 온도는 그 다음 박리를 일으키기 위해서 600 ℃까지 높일 수 있다. 당업자들은 본 발명에 기술 및 예를 들어, 미국 특허 제7,176,528호 및 미국 공개특허 제2007/0246450 및 제2007/0249139호에서 기술된 바와 같은, 박리를 위한 로 공정을 적당하게 설계할 수 있고, 상기 문헌의 개시내용은 모두 본 발명의 참고로 포함된다.
Si3N4 이외에 물질로 형성된 경화층 (142)은 실질적으로 캐넌 및 핀홀이 없는 층 전이를 가능하게 하기 위해 사용될 수 있다. 특히, 실리콘 카바이드 막은 여기서 기술한 바와 같이 상기 경화층에 대해 사용될 수 있다. 본 발명의 다양한 구체 예에 따라, 상기 경화층에 대해 사용될 수 있는 다른 물질은 하기 표 1에 기재되었다. 일반적으로, 실리콘의 영 계수 이상인 영의 계수를 갖는 어떤 물질, 예를 들어, 약 125 GPa 이상, 약 150 GPa 이상, 또는 약 300 GPa 이상의 영의 계수를 갖는 어떤 물질은 상기 경화층으로 사용될 수 있다. 그러나, 높은 영 계수를 갖는 몇몇 물질은 기술된 바와 같이 경화층으로 사용하기에 적절하지 않다. 이러한 부적절한 물질, 예를 들어, 사파이어 (sapphire)는 유리에 쉽게 접합할 수 없다. 그러나, 처음에 접합할 수 없는 많은 물질은 접합가능하도록 할 수 있고, 그것에 의해 기술된 바와 같이 경화층에 사용하기 위해 적절하게 만들어 질 수 있다. 예를 들어, Si3N4는 본 발명에 기술된 방법을 포함하여, 다양한 기술에 의해 접합가능하도록 할 수 있다. 또한, 몇몇 물질, 예를 들어, 동 (copper)은 반도체 박리층 (122')의 잠재적 오염원이기 때문에 적절하지 않다.
물질 영의 계수 (GPa)
다이아몬드 (C) 1220
텅스텐 카바이드 (WC) 450-650
실리콘 카바이드 (SiC) 450
C-축을 따라 사파이어 (Al2O3) 435
텅스텐 (W) 400-410
티타늄 질화물 (TiN) 600
몰리브덴 329
크롬 279
니켈 200
탄탈륨 186
상기 유리 지지체 기판 (102')은 유리, 유리-세라믹, 산화 유리, 산화 유리-세라믹, 또는 중합체 물질과 같은, 어떤 원하는 특성을 나타내는 어떤 적절한 절연 유리 물질일 수 있다. 산화 유리 및 산화 유리-세라믹 사이에서, 상기 산화 유리가 제조하는데 단순한 장점을 가져, 유리-세라믹보다 유리를 만드는데 넓게 이용할 수 있고 비용이 덜 비싸다. 예를 들어, 유리 기판은 Corning Incorporated glass composition no. 1737, Corning Incorporated 2000TM glass, 또는 Corning Incorporated Eagle XG TM glass로 제조된 기판과 같이, 알칼리토 이온을 함유하는 유리로부터 형성될 수 있다. 이러한 Corning Incorporated의 용합 형성된 유리는 특히, 예를 들어 액정 디스플레이스의 제품에 사용된다. 더구나, 유리에 액정 디스플레이 백프레인 (liquid crystal display backplanes)의 제조를 위해 요구되는 이러한 유리의 저 표면 조도는 또한 기술된 바와 같이 효과적인 접합을 위해 바람직하다. 이글 유리 (Eagle glass)는 또한 실리콘 박리/장치 층에 반작용을 일으킬수 있는, 비소, 안티모니, 바륨 (barium)과 같은 중금속 및 다른 불순물이 없다. 폴리실리콘 박막 트랜지스터를 갖는 평판 디스플레이 (flat panel displays)의 제조를 위해 설계될 것은, 이글 유리가 실질적으로 실리콘의 CTE와 대등한, 예를 들어, 이글 유리는 400 ℃에서 3.18×10-6의 CTE을 갖고, 실리콘은 400 ℃에서 3.2538×10-6의 CTE을 갖는, 조심스럽게 조정된 열팽창 계수 (CTE)를 갖는다. 이글 유리는 또한 박리를 일으키기 위해 필요한 온도 (통상적으로 500 ℃)보다 더 높은, 상대적으로 높은 변형점인 666 ℃를 갖는다. 이러한 두 가지 특성, 예를 들어, 박리 온도 및 실리콘과 대등한 CTE를 극복하기 위한 능력은 실리콘층 전이 및 접합을 위해 이글 유리를 선택하는 주요 이유이다. 본 발명의 접합 공정을 위해 유리한 유리는 또한 약 0.5 ㎚ RMS 이하, 약 0.3 ㎚ RMS 이하, 또는 약 0.1 ㎚ RMS 이하의 표면 조도를 갖는다. 도너 웨이퍼의 박리는 500 ℃ 근처에서 발생하기 때문에, 유리의 변형점은 500 ℃ 이상 일 수 있다.
유리 기판은 직사각형일 수 있고, 유리의 접합 표면에 배열된 여러 도너 웨이퍼를 유지하기에 충분히 클 수 있다. 이러한 경우에 있어서, 막 전이를 위한 로/접합기에 위치될 단일 도너 웨이퍼-유리 어셈블리는 단일 유리 시트의 표면에 배열된 복수의 도너 웨이퍼를 포함할 수 있다. 최종 SOG 제품은 여기에 접합된 다수의 실리콘막을 갖는 단일 유리 시트를 포함한 수 있다. 도너 웨이퍼는 둥근 반도체 웨이퍼일 수 있거나, 전술된 바와 같이 직사각형 반도체 웨이퍼 또는 타일일 수 있다. 여기서 사용된 바와 같이, 용어 "도너 타일"은 일반적으로 직사각형 도너 웨이퍼를 나타내는 것이고, 용어 "도너 웨이퍼"는 일반적으로 둥근 도너 웨이퍼를 나타내는 것이다. 그러나, 본 발명의 어떤 특별한 구체 예에 대해 요구된 둥근 또는 직사각형 웨이퍼라고 명시적으로 언급되거나 명확하게 하지 않는 한, 상기 용어 "도너 웨이퍼" 및 "도너 타일"은 둥근 또는 직사각형 도너 웨이퍼를 포함하는 것으로 이해될 수 있다.
표면 품질의 측정 :
이온 주입 막 전이 SOG 제조 공정에서 전이된 박리층 (122)에서 발생하는, 캐넌, 및 특히 핀홀의 낮은 표면적 때문에, 통상적인 평균 표면 조도 및 품질 측정장치는 이러한 결합의 유형을 측정하기에는 열악한 도구이다. 캐넌 및 핀홀의 형성에서, 전체 표면적의 퍼센트에서는 작은 양이지만, 심각한 표면 결함을 함유하는 도 13에서의 사진처럼 전이된 반도체 박리층은 사실상 실질적으로 심각한 캐넌 및 핀홀 표면 결함이 없는 도 14에서 사진처럼 전이된 반도체 박리층보다 우수한, 예를 들어, 더 매끄러운, 평균 측정된 표면 조도를 가질 수 있다. 그 결과, 전자 장치의 제조에 대해 부적절한, 도 13의 전이층은 전자 장치의 구성에 대해 적절한 도 14의 전이층보다 종래의 측정 기술에 의해 측정된 바와 같이 우수한 표면 조도 및 품질을 가질 수 있다. 따라서, 전이된 반도체 박리층의 품질을 특정 및 측정하기 위한 새로운 기술은 허용가능한 낮은 수준의 캐넌 및 핀홀을 갖는 전이층과 같은 우수한 품질을 확인할 수 있는 것이 요구된다.
스큐니스 계산은 이온 주입 박막 전이 SOG 구성 공정에서 전이된 반도체 층의 표면 모폴로지를 특성화하기 위해 사용될 수 있다. 스큐니스는 정규 분포 (normal distribution)에 관련된 비대칭, 또는 이것의 평균값에 대해 대칭으로부터 분포에서 벗어난 정도 (distribution departs)를 기술하기 위해 사용된 통계적인 용어 (statistical term)이다. 스큐니스는 하기 수학식 1을 사용하여 계산할 수 있다:
[수학식 1]
Figure pct00001
여기서 zi는 스캔된 데이터 포인트 (scanned data points)에서 조도 높이 (roughness height)의 크기이고, n은 스캔에서 데이터 포인트의 수이며, RMS은 표면 조도 크기의 제곱 평균 (root mean square)이다.
스큐니스는 하기 수학식 2를 사용하여 선택적으로 계산할 수 있다:
[수학식 2]
Figure pct00002
여기서 Y 1, Y 2, ..., Y N 은 단일변량 데이터 (univariate data)이고,
Figure pct00003
는 평균이며, s는 표준 편차 (standard deviation)이고, N 는 데이터 포인트의 수이다.
도 14의 사진에서 표면의 조도의 스큐니스는 상대적으로 높은데, 이는.경사진 표면 조도 분포, 예를 들어, 약 이의 평균값에 대해 대칭이 아닌 표면 조도 분포를 만든 표면에서 소수이지만 상대적으로 매우 깊은 캐넌 및 핀홀 결함 때문이다. 다시 말해서, 만약 이의 평균값으로부터 표면의 분산율이 플롯된다면, 대칭 벨 곡선 (symmetric bell curve)보다, 외부의 깊은 캐넌 및 핀홀은 곡선 비-대칭을 만드는, 평균값의 딥사이드 (deep side)에 곡선의 모양을 왜곡 또는 비스듬하게 한다. 반면 도 13의 사진에서 표면의 스큐니스는 경사지지 않는, 예를 들어, 이의 곡선은 대칭 벨 곡선일 수 있는 표면 조도 분포를 만드는 표면에서 어떤 깊은 캐넌 및 핀홀 결함의 부족때문에 상대적으로 낮다. 스큐니스는 전이된 박리층의 만족스러운 표면 품질을 확인하기 위하여 밸리 매트릭스 (valley metrics)에 RMS 및/또는 피크 (Peak)와 통합될 수 있다. 스큐니스 매트릭스는 표면 조도 비대칭 (예를 들어, 경사진)을 나타낼 것이고, 반면 밸리 매트릭스에 RMS 및/또는 피크는 평균 표면 조도 크기를 나타낼 것이다. 표면은 0에 가까운 매우 우수한 스큐니스 매트릭스를 가질 수 있는 반면, 밸리 매트릭스에 대한 RMS 또는 피크는 또 다른 마무리단계 없이 사용하기 위한 부적절한 기판을 제조하는 범위 밖일 수 있고, 반대의 경우도 마찬가지이다.
전자 장치의 제조을 위해 적절한 SOG 기판에 박리층을 제공하기 위해서, 박리층의 표면은 약 0.6 이하, 약 0.4 이하, 또는 약 0.2 이하의 스큐니스를 가져야 한다. 상기 박리층에 대한 허용가능한 표면 조도 수준은 약 2 ㎚ 이하, 또는 약 1.5 ㎚ 이하, 또는 약 1 ㎚ 이하의 RMS이다. 표면 측정은 100×렌즈 (objective) 및 100×40 마이크론 시계 (micron view field)를 사용하는 전이된 박리층의 표면에 광 간섭 표면형상 지고 툴 (light interference profilometry Zygo tool)을 사용하여 수행될 수 있다. 선택적으로, 표면 측정은 피크에서 보여진 캐넌 및 핀홀이 있는, 도너 웨이퍼의 잔여부의 표면이 분리되어 수행될 수 있다. 상기 도너 웨이퍼의 분리된 표면을 측정하는 것은 수행하기에 더 쉬울 수 있고, 전이된 박리층의 표면의 간접적인 표면 텍스처 (texture) 측정을 제공한다.
경화층의 산소 플라즈마 전환:
SiO2의 PECVD 성장 또는 증착은 잘 발달되어 왔고, 산화막의 대량생산에서 비용-효율적인 코팅을 위해 사용될 수 있다. 그러나, 상술된 바와 같이, Si3N4 경화층위에 SiO2 막을 성장시킬 경우, 원하는 작은 두께의 균일한 이산화실리콘 막을 성장시키는 것은 어렵다. 전술한 바와 같이, 초박형 SiO2 막, 예를 들어, 약 10nm이하의 막은 캐넌-없는 SiOG 전이를 위해 요구된다. 더구나, SiO2는 70 GPa의 영의 계수를 갖고, 그것 자체는, 150 GPa의 영의 계수를 갖는 Si3N4 보다 휠씬 더 낮은 경화도를 제공한다. 따라서, (Si3N4 경화층과 비교하여) 경화층과 같이 휠씬 더 두꺼운 SiO2 막은 SiOG 구조의 최종 실리콘 박리층에서 캐넌 및 핀홀이 발생할 것이다. 또한, 통상적으로 표면에 박형, 대략 10 ㎚ 두께의 SiO2 막을 성장 또는 증착하기 위한 노력은 코팅되지 않은 표면 영역에 의해 분리된 SiO2의 섬들 (islands)을 갖는 불연속적인 막을 발생시킨다.
초박형, 예를 들어, 대략 10 ㎚ 두께의, SiO2 막을 성장 또는 증착시키는 다른 방법은 당업계에 잘 알려져 있지만, 이러한 방법들은 일반적으로 너무 고비용이어서 비용 효율적인 SiOG를 제조하는 데 사용하기 힘들고, 일반적으로 접합과 호환할 수 없다. 더구나, 통상적인 증착 공정은 표면 조도를 증가시키는 반면, 낮은 조도는 효과적인 접합에 대해 요구되는 조건 중 하나이다. 이것은 20×20 ㎛2 AFM 스캔에 대한 0.5 ㎚ RMS 하, 또는 0.3 ㎚ RMS 하의 표면 조도가 결함없는 접합에 대해 요구되는 반면, 증착 공정은 통상적으로 20×20 ㎛2 AFM 스캔에 대해 0.3 ㎚ RMS 이상의 표면 조도를 갖는 막을 생성하는 것을 발견했다. 따라서, 증착된 막의 부가적인 평활도 (smoothing)는 결함 없는 접합을 보장하기 위해 요구될 수 있다. 화학적 기계적 연마는 조도를 개선하기 위해 사용될 수 있다. 그러나, 질화물 경화층은 상대적으로 단단한 막이고, 이러한 단단한 막의 연마는 고비용 작업이다. 또한, 연마 단독작업은 접합가능한 질화물 표면을 만들기에 충분치 않다. SiO2 는 이의 표면이 친수성으로 쉽게 될 수 있는, 유리에 접합가능하다. 질화 실리콘 경화층 위에 SiO2 막의 증착은 가능하지만, 표면 조도를 증가시키기 때문에, 바람직하지는 않다. 열 산화에 의해 산화물로 Si3N4 경화층의 표면의 전환은 가능하지만, 역시 바람직하지는 않다. 질화 실리콘의 열 산화는 1000℃를 초과하는 온도를 요구한다. 이러한 온도에서 실리콘 직사각형 타일은 휘게되고 따라서 접합할 수 없게 된다.
본 발명의 선택적인 구체 예에 따르면, SiO2층에 질화 실리콘 경화층의 근 표면 영역 (near surface region)의 산소 플라스마 전환은 도너 웨이퍼의 접합 표면 (121')을 산화시키기 위하여 사용될 수 있고, 이것을 친수성으로 만들고 유리에 접합가능하게 한다. 본 발명 전에 알려져 있고, 본 발명자들의 지식은 아닌, 플라스마 산화 방법은 이온 주입 막 전이 공정에 캐넌-미량 (canyon-less) 실리콘막 전이를 달성하기 위해 또는 접합 가능한 질화물 표면이 되게 하기 위하여 활용되어 왔다. 더구나, 본 발명 전에, 플라스마 공정 조건을 적절하게 선택하여, 플라스마 산화 전환된 막의 표면 조도는 초기의 질화물 막의 표면 조도와 비교하여 실질적으로 개선될 수 있는 당업계에 알려진 것은 없다.
예비-접합 이전에 SiO2 산화층에 Si3N4 경화층의 근-표면 영역의 산소 플라스마 전환은 실리콘 또는 유리 기판 (102')에 쉽게 접합가능하고 친수성인 도너 웨이퍼 (120')에 Si3N4 경화 또는 다른 배리어 층 (142)의 접합 표면 (121')을 만들기 위한 방법으로 사용될 수 있다. Si3N4 경화층 (142)의 근-표면 영역의 산소 플라즈마 전환을 위한 공정은 하기의 단계로 이루어질 수 있다. 먼저, 상기 Si3N4 경화층 (124)은 도 7에서 설명한 바와 같이 도너 실리콘 웨이퍼 (120')의 접합 표면 (121')위에 적층된다. 도너 웨이퍼는 그 다음 도너 웨이퍼 (120') 및 구분된 박리층 (122')에서 약해진 층 (123')을 형성하기 위해 도 9에 연관되어 기술된 바와 같이 이온으로 주입된다. 상기 주입된 도너 웨이퍼 (120')는 그 다음 플라즈마 챔버에 위치되고, 동시에 (1) Si3N4 경화층 (142) 표면의 부분이 SiO2 층에 전환 및 (2) Si3N4 경화층의 표면을 평평하게 하기 위해서 산소 플라즈마로 처리된다. Si3N4 막의 산화 및 평활화 모두 실리콘 도너 웨이퍼 (120')의 접합 표면 (121')에 코팅된 Si3N4의 접합성을 증가시킨다.
상기 산소 플라즈마 전환 공정 조건은 2 ㎚ 내지 약 20 ㎚ 두께, 또는 약 5 ㎚ 내지 약 10 ㎚ 두께, 또는 약 5 ㎚ 두께 SiO2 막이 Si3N4 경화층 (142)의 근표면 부분에 형성되도록 선택되고, 상기 경화층의 표면 조도가 개선된다. 상기 도너 웨이퍼의 접합 표면 (121')은 따라서 동시에 평활화 및 산화되고, 유리 지지체 기판 (102')에 접합하기 위해 충분한 표면 친수성 및 평활도를 가지게 된다. 상기 도너 웨이퍼는 RCA 용액에서 가공하여 접합 및 건조를 위해 준비될 수 있다. 상호간의 유리 지지체 또는 조작 기판 (102')는 또한 전술한 바와 같이 친수성이 된다. 상기 공정은 실리콘 도너 및 유리 지지체 기판을 예비-접합 및 도 10 및 11에 연관하여 전술한 바와 같은 실리콘 도너 웨이퍼의 잔여부로부터 박리층을 접합 및 분리 (박리)함으로써 완성된다.
선택적으로, 실리콘 도너 기판 (120')에 Si3N4 경화층 (142)의 이중 플라즈마 전환은 도너 웨이퍼의 표면으로 도너 이온 주입 단계 동안 달성된 유기 오염물의 완벽한 세척을 보장, 및 접합 표면 (121')의 조도를 더욱 개선하기 위해 수행 될 수 있다. 상기 이중 플라즈마 전환은 3단계로 수행될 수 있다: (1) 상기 주입된 실리콘 도너 웨이퍼에 Si3N4 경화층 (142)의 표면의 제1 산소 플라즈마 전환, (2) 제1 플라즈마 전환 단계에 의해 형성된 산화층의 습식 스트래핑 (wet stripping), 및 (3) 상기 주입된 실리콘 도너 웨이퍼에 Si3N4 경화층 (142)의 표면의 제2 산소 플라즈마 전환. 제1 플라즈마 전환 단계는 이온 주입동안 증착된 유기물로부터 탄소 오염으로 희생 (sacrificial) 이산화실리콘 막을 형성한다. 상기 습식 스트래핑 단계는 탄소 오염을 제거하고 세정된 질화 실리콘 표면을 나타낸다. 제 2 플라즈마 전환 단계는 Si3N4 경화층 (142)의 높은 표면 경화를 보유하기에 충분히 박형이고, 유리 기판에 친수성 접합이 충분히 가능한 평활도를 갖는다.
상기 도너 웨이퍼에 Si3N4 경화층의 근-표면 영역의 산소 플라즈마 전환에 대한 구체 예에 따른 대표적인 공정은 도 15를 참고하여 더욱 상세하게 기술될 것이다.
여기에 기술된 바와 같은, 단계 (210)에서, Gen 2 크기 (370×470×0.5 mm) 코닝 이글 XGTM 유리는 SiOG 제조에 대한 절연 지지체 기판으로 선택될 수 있다. Gen 2 크기 유리 시트는 단일 유리 지지체 기판에서 비용 효과적인 방법으로 여러 3 인치 모바일 디스플레이의 제조를 동시에 가능하게 한다.
단계 (220)에서, 여기서 기술된 바와 같이, 어떤 구체 예에 따르면, 일반적인 둥근 300 mm 프라임 등급 실리콘 웨이퍼는 SiOG 구조 또는 기판의 제조에 대한 도너 웨이퍼 (120') 또는 기판으로 사용하기 위해 선택될 수 있다. 180×230 mm 직사각형 도너 웨이퍼 또는 도너 타일은 초기 둥근 웨이퍼로부터 절단할 수 있고, 상기 도너 타일 엣지는 엣지를 프로파일 및 SEMI 표준 엣지 프로파일이 유사한 둥근 또는 챔버형 프로파일을 얻기 위하여 가공될 수 있다. 코너 챔버링 또는 원형화, 및 표면 연마와 같은, 또 다른 필요한 기계적 단계는 또한 수행될 수 있다.
여기서 기술된 바와 같이, 단계 (230)에서, SiO2 (또는 다른 산화물) 층 (146) (도 7 참조)은 도너 타일 (120')의 접합 표면 (121')에 성장 또는 증착된다. 상기 실리콘 도너 타일의 표면은 Si3N4 경화층의 증착 전에 열, 플라즈마, 또는 화학적 산화 공정을 사용하여 산화될 수 있다. 기술된 바와 같이, 선택적으로, 자연 산화막은 도너 타일의 표면에 의도적으로 남길 수 있거나, 단계들은 상기 도너 타일에 자연 산화막을 제거하기 위해, 또는 자연 산화막의 형성을 방지 또는 최소화하기 위해 수행될 수 있다.
도 7에 연관되어 기술된 바와 같이, 단계 (240)에서, Si3N4 경화층 또는 막 (142)은 상기 자연 또는 증착된 산화막 (146)에 결쳐 실리콘 도너 타일 (120') 위에 증착된다.
도 9에 연관되어 기술된 바와 같이, 단계 (250)에서, 증착된 Si3N4 경화층 (142)을 갖는 도너 타일 (120')은 상기 실리콘 도너 타일 및 구분된 실리콘 박리층 (122') 내에 약해진 영역 (123')을 형성하기 위해 이온 주입된다. 전술한 바와 같이, 낮은 표면 조도는 유리에 대해 다음의 접합을 위해 요구된다. 상기 증착된 Si3N4 경화층 (142)의 접합 표면 (121')의 표면 조도는 지고 툴 (Zygo tool)을 사용하여 원자력 현미경 (atomic force microscopy (AFM)) 및 광학 기술로 스캔함으로써 분석된다. 두 가지 방법 모두, 상기 표면 조도가 20×20 ㎛2 AFM에 대해 약 0.3 ㎚ 내지 약 1.0 ㎚ RMS의 범위라는 것을 입증했다. 이러한 조도는 접합하기에 충분하다는 것으로 알려져 있다. 그러나 이런 조도를 갖는 기판에서, 통상적으로 접합된 어셈블리는 접합 계면 (공극 (voids))에 결합을 갖는다. 20×20 ㎛2 AFM에 대해 0.3 ㎚ RMS 하의 표면 조도가 결함 없는 접합을 위해 요구된다는 것을 발견하였다.
도 8에 연관된 기술된 바와 같은 단계와 유사한, 단계 (260)에서, Si3N4 경화층 (142)의 접합 표면 (121')은 Si3N4 경화층의 근표면 영역을 SiO2 산화 접합 층 (148)로 전환하기 위해 산소 플라즈마 전환공정으로 처리된다. 상기 실리콘 도너 타일 위에 최종 층은 실리콘 도너 타일위에 제1 SiO2 (산화물) 층 (146), 상기 제1 SiO2 (산화물) 층위에 Si3N4 경화층 (142) 및 제2 SiO2 (산화물) 평활 및 Si3N4 경화층 위에 접합층 (148), 예를 들어, 도너 타일위에 산화물-질화물-산화물 또는 ONO (146-142-148) 층 구조를 포함한다.
도너 타일 (120')에 (20×20 ㎛2 AFM에 대해 0.3 ㎚ 내지 1.0 ㎚ RMS의 표면 조도를 갖는) Si3N4 경화층 (142)의 접합 표면 (121')을 SiO2 접합층 (148)으로 전환하기 위해서, 저주파, 30 kHz 테크닉 플라즈마 툴 (Technics plasma tool)에서 가공될 수 있다. 예를 들어, 상기 가공 조건은: 산소의 유입 기체, 2sccm의 산소 흐름 (oxygen flow), 30 mTorr의 챔버에서 압력, 700 W의 플라즈마 전력, 및 30 분의 공정 시간일 수 있다. 이것은 0.3 ㎚ RMS 이하의 낮은 표면 조도를 갖는 Si3N4 경화층 (142)의 근 표면 영역에서 15 ㎚ 두께 SiO2 접합층 (148)에서 발생한다. 약 2 ㎚ 내지 약 20 ㎚, 또는 약 7 ㎚ 내지 약 10 ㎚의 범위의 두께를 갖는 초박형SiO2 막은 Si3N4 경화층의 경화 효과를 손상되지 않게, Si3N4 경화층에 쉽게 생성될 수 있다.
단계 (260)에서 생성된 SiO2 접합층 (148)은 근 화학양론 (near stoichiometric)이고, (이차 이온질량분석기 (Secondary Ion Mass Spectrometry (SIMS)) 검출 한계 하에서) 저 질소 함량을 갖는다. SIMS 분석은 단계 (210)에서 260에 따라 생성된 SiO2 막과 Si3N4 경화층을 갖는 도너 타일 위에서 수행된다. 질소는 SiO2 접합 층 (148)의 표면 근처에서는 검출되지 않는다. 플라즈마 전환된 영역에서 질소의 완벽한 제거는 유리 지지체 기판 (102')에 새로운 접합 표면 (121')의 친수성 및 적절한 접합성을 보장한다.
산소 플라즈마 전환 처리의 평활도 효과는 실험적 샘플의 SIMS 분석을 사용하여 발명자들에 의해 확인되었다. SIMS 분석은 SiO2 접합층 (148)의 접합 표면 (121')이 상대적으로 짧은 몇 분간의 플라즈마 가공 시간 후 보다 상대적으로 긴 50분에 달하는 긴 플라즈마 가공 시간 후에 더 평평하다는 것을 보여주고 있다. 그러나, 50분을 초과하는 상대적으로 더 긴 플라즈마 가공 시간에서, 스퍼터링 (sputtering)에 기인한 조도는 중요하다. 접합성에 대한 효과적인 평활도는 약 5분 내지 약 50분 또는 약 10분 내지 약 25분의 범위에서의 플라즈마 가공 시간으로 달성될 수 있다.
Si3N4 표면에 SiO2로의 산소 플라즈마 전환은 저주파 플라즈마 툴에 한정되지 않는다. RF, 초고주파 (microwave), 및 다른 유형의 플라즈마 장치 및 공정은 또한 사용될 수 있다. 반복적인 실험을 통해, 당업자는 Si3N4 또는 다른 경화층의 원하는 두께를 본 발명에 기술된 바와 같은 산소 플라즈마 전환에 의해 산화물로 전환하기 위해 요구되는, 플라즈마 전력, 가공 시간, 산소 흐름, 및 챔버에서 압력과 같은, 적절한 플라즈마 장치 및 조건을 선택할 수 있다.
단계 (290)에 공정에 의해, 도너 타일 (120')은 도 10 및 11에 연관되어 전술한 바와 같이, 유리 또는 실리콘 지지체 기판 (102')에, Si3N4경화층 (142) 및 그 위에 SiO2 층 (148)을 갖는 박리층 (122')를 접합 및 전이하기 위해 사용될 수 있다. 그러나, Si3N4 경화층을 갖는 상기 실리콘 도너 타일이 이전의 이온 주입 단계 (250)에서 이온 주입된 경우, Si3N4 경화층의 접합 표면 (121')은 이온 주입 챔버로부터 흡착된 유기물로 오염된다. 이런 오염은 습식 화학 방법에 위해 제거하기 어렵지만, 만약 희생 산화막이 오염원 아래에 형성되고, 상기 희생 산화막이 그다음 제거된다면, 쉽게 제거될 수 있다. 단계 (260)의 산소 플라즈마 전환에 의해 형성된 산화층은 이러한 희생적인 산화층으로써 사용될 수 있다. 만약 지지체 기판에 상기 도너 타일을 접합하기 이전에 이러한 오염원을 제거하기를 원한다면, 다음 단계들 (270 및 280)이 선택적으로 수행될 수 있다.
단계 (270)에서, 제1 산소 플라즈마 전환 공정 단계에 의해 형성된 상기 희생 SiO2 층 (148)은 HF 또는 다른 적절한 용액에서 도너 타일을 배싱 (bathing)으로 스트립된다. 상기 유기 및 다른 오염원은 따라서 희생 SiO2 층을 갖는 Si3N4 경화층 (142)의 표면으로부터 효과적으로 제거된다.
단계 (280)에서, 제2 산소 플라즈마 전환 단계는 1) 도너 타일 (120')에 Si3N4 경화층 (142)의 유기 오염 없는 접합 표면 (121')을 평활시키고, 2) 유리 지지체 기판 (102')에 친수성 및 접합가능한 것을 만들기 위해 Si3N4 경화층 (142)의 접합 표면 (121')을 산화시키기 위해 수행된다. 상기 실리콘 도너 타일에 최종 구조 층은 실리콘 도너 타일에 제1 SiO2 (산화물) 층 (146), 제1 SiO2 (산화물) 층에 Si3N4 경화층 (142), 및 Si3N4 경화층에 제2 SiO2 (산화물) 평활 및 접합층 (148), 예를 들어, 산화물-질화물-산화물 또는 ONO 층 구조 (또는 NO 구조)를 포함한다. 제1 전환 단계를 위한 1 분 및 제 2 전환 단계 위한 5분의 플라즈마 공정 시간으로 전환-스트립-전환 사이클 (conversion-strip-conversion cycle) 후, SiO2 접합층 (148)의 표면 조도가 약 0.2 ㎚ RMS이라는 것을 발견했다. 이러한 정제된, 높은 평활, 친수성 표면은 다음의 접합 단계에서 우수한 접합력 및 고수율을 발생시킨다. 10 ㎚ 이하, 7 ㎚ 이하, 또는 2 내지 20 ㎚의 범위에서의 두께를 갖는 초박형 SiO2 막은, Si3N4 경화층의 경화 효과를 접합 표면이 여전히 평활하면서 손상시키지 않는, Si3N4 경화층에 쉽게 생성될 수 있다. 플라즈마 가공 시간은 약 1 분 내지 약 20 분, 약 5 분 내지 약 20 분, 또는 약 10 분 내지 약 20 분의 범위일 수 있다.
즉, 세가지 목표, 효과적인 세척, 표면 평활, 및 친수성의 접합가능한 표면을 만드는 것은, 이중 플라즈마 전환 공정, 예를 들어, 플라즈마 전환-스트립-플라즈마 전환 ONO 발생 사이클 (또는 만약 단계 (230)에서 도너 타일 또는 웨이퍼에 형성된 산화층이 없다면 NO 발생 사이클)로 동시에 달성된다. 이중 플라즈마 전환 공정은 Si3N4 경화층 (142)의 접합 표면을 평활화하기 위해 특히 유용하다. 상기 플라즈마-스트립-플라즈마 사이클은 단일 플라즈마 전환 단계에서 수행된 산소 플라즈마 가공 시간을 두 배로 하는 것보다 조도를 개선시키는데 더욱 효과적이다. 표면 조도 개선은 접합 단계에서 증가된 수율을 발생시킨다.
도 10과 연관하여 기술된 바와 같이, 단계 (290)에서, 유리기판 (102') 및 도너 타일 (120')은 예비-접합된다. 먼저, 상기 유리 기판 및 도너 타일은 접합을 위한 준비과정에서 오염원을 세정하고 친수성이 되게 한다. 상기 유리 기판/시트는 암모니아 용기 (bath)에서 세척될 수 있고, 건조된다. 도너 타일에 ONO 접합 표면 (121')은 SC1 세척에서 세척 및 친수성될 수 있고, 건조된다. 플라즈마 전환된 Si3N4 경화층 (142)을 갖는 준비된 도너 타일 (120')은 상기 유리 및 상기 도너 타일 사이에 위치한 Si3N4 경화층 및 SiO2 접합막을 갖는, 유리 지지체 기판 (102')위에 위치되고, 이에 의해 유리 지지체 기판에 도너 타일이 예비-접합된다. 따라서, 예비-접합된 중간체 도너 타일-유리 어셈블리는 형성된다.
도 11에 관련되어 기술된 바와 같이, 단계 (210)에서, (경화층 (142) 및 그위에 접합층 (146 및 148)을 갖는) 박리층 (122')은 유리기판 (102')에 접합되고 반도체 도너 타일의 잔여부 (124')로부터 분리 (박리)된다. 먼저, 도너 타일-유리 어셈블리는 로/접합기에 위치된다. 그 다음, 상기 로는 가열되고, 압력 및 선택적인 전압은 이온 주입 열 또는 양극 접합 층 전이 공정을 통해 상기 박리층의 접합 및 분리 (박리)을 일으키기 위해 적용된다. ONO 구조를 갖는 박리층 (122')은 따라서 도너 타일로부터 전이되어 유리기판 (102')에 접합된다. 만약 원한다면, 전압은 유리기판에 박리층을 양극적으로 접합하기 위해 전술한 바와 같이 적용될 수 있다. 만약 필수적이라면, 전이된 박리층 (122')의 박리된 표면 (125')은 전술한 바와 같이 어닐링, 세척, 또는 연마에 의해 또 다른 가공 처리될 수 있다.
본 발명에 기술된 공정 및 SOG 구조는 (실리콘 또는 유리에 증착된) 증착된 막을 사용한 공정과 비교하여 접합 단계에서 더 높은 수율을 제공한다. 본 발명에 기술된 공정 및 SOG 구조는 또한 양극에 발생된 인-시튜 또는 증착된 SiO2 배리어 층 및 이온 주입된 유리 층과 비교하여 우수한 배리어 층의 제공 (provision) 때문에, 트랜지스터 제조 공정의 높은 수율을 보장한다.
다양한 구체 예는 하기 실시 예에 의해 더욱 명확해질 것이다.
실시 예 1
SiOG에서 배리어 층으로 Si3N4 경화층의 효과는 시험된다. 제1 시험에서, 상기 SiOG 구조는 600 ℃에서 24 시간동안 어닐링 되고, 실리콘 박리층에서 오염원은 이차이온 질량 분석기 (SIMS) 분석으로 측정된다. SIMS 분석은 오염원이 없다. 제2 시험에서, 전기 전압 100V는 SiOG의 상부 및 하부 표면 사이에 적용되고, 상기 샘플은 또한 600 ℃에서 가열된다. 또다시, SIMS는 실리콘 막에서 오염원을 검출하기 위해 사용된다. Si 박리층의 오염원은 SIMS 검출 한계 이하에서 발견될 수 있다. '528 특허에 따라 제조된 5-층 SiOG 구조 (5-layer SiOG structure)는 제1 시험은 통과하였지만, 제2 시험은 통과할 수 없다.
실시 예 2
Si3N4 막은 40 sccm 총 가스 유속, 실란 및 암모니아의 3:1 비, 챔버에서 800 ℃ 및 1 mTorr 압력을 갖는, 아르곤-희석된 실란 및 암모니아 혼합물을 사용하여 표준 LPCVD 툴로 실리콘 도너 타일에 증착된다. 이것은 도너 타일에 약 2 ㎚/분의 증착 속도 및 100 nm 두께의 Si3N4 경화층의 증착이 발생된다.
Eagle 유리 지지체 기판 또는 시트에 직접적으로 Si3N4 코팅된 실리콘 도너 타일을 접합하기 위한 시도는 이루어졌다. 상기 도너 타일을 RCA 용액에서 도너 타일을 가공 및 건조하여 접합하기 위해 준비된다. 상기 유리 시트는 암모니아 용기에서 유리시트를 가공 및 건조하여 준비된다. 질화물 및 유리 표면의 친수성은 표면의 습윤각 (wetting angle)을 측정하기 위해 Kruss DSA20 기기를 사용하여 측정된다. 유리 표면은 2°이하의 습윤각을 갖는 고친수성임을 확인하였다. Si3N4 경화층의 표면은 35°의 습윤각을 갖는 중친수성 (mild hydrophilicity)임을 확인하였다. 상기 유리 및 상기 타일은 어떤 엣지에 접합파를 개시하기 위하여 어떤 엣지에 이들의 접촉을 개시하여 예비-접합되고, 상기 유리 및 타일 기판을 통과하는 접합파를 전파시킨다. 상기 예비-접합된 중간체 어셈블리는 600 ℃로 가열된다. Eagle 유리 지지체 기판에 직접적으로 Si3N4 코팅된 실리콘 도너 타일을 직접적으로 접합시키려는 시도는 실패했다. 접합 계면에 많은 보이드 (voids)가 있다.
본 실험은 Si3N4가 유리에 직접적으로 접합가능하지 않다는 것이 확인되었다.
실시 예 3
60 keV로 도너 웨이퍼에 표준 에너지 이온 주입이 허용되기 충분한 박형 이지만 효과적인 경화를 보장하는 적절한, 두께 100nm를 갖는 Si3N4경화층은 도너 웨이퍼에 증착된다. 상기 경화층의 두께는 박리층의 두께를 초과하지 않는다. 몇몇 시도된 샘플은 또한 100nm 이하의 두께를 갖는 Si3N4 경화층으로 제조된다. 50㎚ 및 100 ㎚ 사이의 범위에서의 두께를 갖는 Si3N4 경화층으로 형성된 SiOG는 몇몇의 캐넌을 보인다. 50 ㎚이하의 두께를 갖는 Si3N4 경화층으로 형성된 SiOG 기판은 어떤 경화층없이 제조된 SiOG와 유사한 전이된 박리층의 표면에 메사스-캐넌-핀홀 패턴을 나타낸다. 250 ㎚의 두께를 갖는 Si3N4 경화층으로 이루어진 SiOG 샘플은 또한 제조된다. 이들 샘플들은 H2 + 종 125 keV의 에너지로 주입된다. 125 keV에, 250 ㎚ Si3N4 및 350 ㎚의 실리콘 박리층으로 이루어지는 막 스택은 전이된다. 이들 샘플들은 캐넌 또는 핀홀이 없다.
실시 예 3은, 충분한 경화 효과를 얻기 위하여, 경화막의 두께가 100 ㎚ 이상, 또는 약 250 ㎚ 이상의 범위에 있을 수 있다는 것을 밝혔다.
실시 예 4
300 mm 크기, <100> 배향 (orientation), p-형, 보론 도핑된 (boron doped), 8 내지 13 Ohm-cm 비저항 (resistivity), 및 775 미크론 두께를 갖는 표준 프라임 등급 실리콘 웨이퍼는 도너 웨이퍼로 선택된다. Si3N4 층은 하기 LPCVD 기술을 사용하여 도너 웨이퍼에 증착된다. 상기 웨이퍼는 웨이퍼로부터 자연 산화막의 스트립핑 없이 LPCVD 수용체에 로딩된다. 상기 LPCVD 공정은 800 ℃에서 수행된다. 챔버안에서 공정 온도, 시간 및 압력 및 반응 가스는 도너 웨이퍼의 접합 표면에 100nm 두께의 화학양론 Si3N4 층을 얻기위해 선택된다. 증착된 Si3N4 층의 두께 균일도 (uniformity)는 타원 계측 기술 (ellipsometry technique)로 측정되고, 100 ㎚ +/- 1%의 두께를 확인했다. 증착된 Si3N4 층의 표면 조도는 AFM을 사용하여 측정되고, 또 다른 웨이퍼 접합 가공을 위해 충분한, 조도 0.2 ㎚ RMS 임을 확인했다. 증착된 Si3N4층에서 응력은 Tencor FLX 툴을 사용하여 측정되고, 700 MPa 인장 응력 (tensile stress)임을 확인했다. 상기 Si3N4 층은 박편 (flakes) 없는 연속적임이 관찰된다. 두꺼운 Si3N4 층의 시도된 증착은 다양한 두께에서 Si3N4 층의 안정성을 조사하기 위해 수행된다. 상기 Si3N4 층이 층 두께가 350nm를 초과할 경우, 박편 (flaking)을 시작한다는 것을 확인했다.
실시 예 4는 350 ㎚ 두께까지의 Si3N4 경화층이 공정 수율을 더 낮추는 부담없이 전술된 SiOG 제조 공정에 사용될 수 있음을 입증한다.
그 위에 증착된 Si3N4 경화층을 갖는 실리콘 도너 웨이퍼는 그 다음 수소로 주입된다. 수소 주입양 및 에너지는 각각 5.5E16 cm-2 및 30 keV 이다. 이러한 주입조건은 그 위에 증착된 Si3N4 경화층을 갖는 도너 웨이퍼의 표면 하에 깊이 약 300 ㎚에 박리를 유발하고, 결정실리콘의 100 ㎚의 Si3N4 및 200 ㎚의 실리콘 박리층으로 이루어진 스택은 유리기판에 전이된다.
0.5 mm의 두께를 갖는 표준 디스플레이 유리의 Gen2 크기 시트, 예를 들어, 접합을 위한 적절한 낮은 조도를 갖는 코닝 이글 XG 유리는 유리 지지체 기판으로 선택된다. 유리는 습식 암모니아 공정으로 세척된다. 유리 시트는 그 다음 탈이온수에서 헹구고, 건조된다. 준비된 유리 표면의 친수성은 접촉 습윤각 측정으로 시험된다. 습윤각은 설정 - 2°로 측정하는 것이 가능한 가장 낮은 각 이하인 것으로 확인된다. 이것은 유리 표면의 우수한 접합성을 나타낸다.
상기 실리콘 웨이퍼 및 유리는 그 다음 예비-접합된다. 상기 예비 접합된 유리-실리콘 어셈블리는 접합 및 박리를 위해 로에 로딩된다. 상기 유리-도너 웨이퍼 어셈블리는 도너 웨이퍼를 아래쪽을 향하도록 로에 수평으로 위치된다. 상기 어셈블리는 먼저 100∼200 ℃로 1시간 동안 가열된다. 이러한 단계는 실리콘 및 유리 사이의 접합 강도를 증가시키고, 따라서 최종적으로 층 전이 수율을 향상시킨다. 상기 온도는 그 다음 박리를 유발시키기 위해 600 ℃까지 상승시킨다.
제조된 SiOG 구조는 원자력 현미경, 주사 전자 현미경 (scanning electron microscopy), 투과 나마스키 모드 (transmission Nomarski mode)에서 광학 현미경 (optical microscopy) 및 공초점 광학 현미경 (confocal optical microscopy)을 사용하여 분석된다. Si3N4 경화층을 사용하여 생성된 최종 전이 박리층은 단지 SiO2 배리어 층만을 사용한 경우와 비교하여 상당히 향상된 전이 박리층/막 표면 모폴로지 및 결정질을 입증한다. 또한, Si3N4 경화층과 SiOG 막의 투과 전자 현미경 (transmission electron microscope) (TEM) 단면 분석은 상기 막에서 가시적 결정 결함이 없다는 것을 나타낸다. 전이 막으로써 SiOG의 스캐닝 전자 현미경 (SEM) 표면 분석은 또한 SiOG/Si3N4 SiOG 기판 (도 13 참조)에 대한 우수한 표면 모폴로지 및 Si 박리층/막 깊이 (도 14 참조)에 침투한 가시적 캐넌 타입 표면 손상을 갖는 상대적으로 부족한 표면 질을 나타낸다. Si3N4 경화층을 사용하여 생성된 SiOG에 이차 이온질량분석 (SIMS)은 고순도 Si 박막을 나타낸다.
실시 예 4는 Si3N4가 유리로부터 Si 박막으로 나트륨 및 알칼리와 같은 이온 원소의 이동을 방지하기 위해, 우수한 경화층 만큼, 효과적인 배리어 층을 형성한다는 것을 입증한다.
실시 예 5
8" 유리 지지체 기판은 젠 2 유리 시트로부터 절단된다. Si3N4 경화층 및 SiO2 접합층은 표준 PECVD 툴을 사용하여 상기 8" 유리 지지체 기판에 증착된다. 상기 PECVD 공정은 질화 실리콘 및 실리콘 산화층의 증착을 위해 각각 480 ℃ 및 350 ℃의 온도에서 수행된다. 50 ㎚의 두께는 상기 질화 실리콘 및 실리콘 산화층 모두에 대한 타겟이 된다. 상기 PECVD 공정으로부터 생성된 가스를 배출하기 위하여, 상기 유리 지지체 기판은 그 다음 2시간 동안 600 ℃로 로에서 열처리된다. AFM 측정은 유리 지지체 기판보다, Si 웨이퍼에 증착된 유사한 이중-층 (bi-layers)에서 수행된다. 상기 표면은 20×20　㎛2 스캐닝에 대해 0.32 ㎚ 및 10 ×10　㎛2 스캐닝에 대해 0.25 ㎚의 RMS을 나타낸다.
표준 프라임 등급 8" 실리콘 도너 웨이퍼는 표준 RCA 세척을 사용하여 세척된다. 상기 도너 웨이퍼는 47 keV의 에너지 및 1.1 e16 at/㎠의 양으로 He이 주입된다. 상기 도너 웨이퍼는 그 다음 30 keV의 에너지 및 1 e16 at/㎠의 양으로 H+이 주입된다.
상기 유리 웨이퍼 및 주입된 실리콘 웨이퍼는 둘 다 표준 RCA를 사용하여 세척되고, 그 다음 예비-접합된다. 상기 예비-접합 유리-실리콘 어셈블리는 박리를위해 로안에 로딩된다. 상기 어셈블리는 지지체 기판에 박리층을 접합 및 박리를 유발하기 위해 200 ℃에서 550 ℃까지 온도 상승시키면서 1 시간동안 가열된다.
박리 후에 상기 실리콘 도너 웨이퍼의 잔여부는 그 다음 광학 표면 형상 측정 기술 (optical profilometry measurement technique)을 사용하여 분석된다. 이러한 측정은 이러한 측정을 위해 사용된 지고 툴 (Zygo tool)이 투명 유리 기판을 수용하지 못하기 때문에, 실리콘 박리층이 아닌, 상기 실리콘 도너 웨이퍼의 잔여부의 표면에서 수행된다. 이러한 측정은 Si 도너 웨이퍼의 잔여부의 표면의 음극 (역 대응 (inverse mating)) 표면 (negative surface)일 것으로 믿어지는, 박리층 표면의 조도와 관련된 것으로 믿어진다. 지고 툴에 이러한 측정은 후 측정 디지털 가공 (post measurement digital processing) 후에 0.6 ㎛의 측면 해상도 (lateral resolution)를 갖는 140×100 ㎛2의 조도 스캔을 제공하는 100×렌즈를 사용하여 구성된다.
도 16 내지 18은 SiOG 제품의 다른 형상 (configurations)에 대한 지고 툴 조도 스캔으로부터 추출된 다른 통계적 파라미터를 보여준다. 도 16은 측정된 스큐니스 SK를 나타내고, 도 17은 옴스트롱 (Angstroms)에서 특정된 RMS를 나타내며, 도 18은 옴스트롱에서 측정된 R3z를 나타내고, 여기서 조도 영상의 피크 투 밸리로부터 3 개의 고점 및 3 개의 저점은 측정 가공품 (artifacts)의 어떤 임펙트를 피하기 위해 제거된다. 이들 3개의 파라미터는 본 실시 예 5에 따라 제조된 샘플을 포함하는, 실험적 샘플의 다른 타입에 대해 각각 나타낸다. 제1 실험 샘플 S1은 주입을 위해 수소를 사용하고 경화층이 없는 종래의 공정에 따라 준비된 비교 샘플이다. 제2 실험 샘플 S2는 실리콘 도너 웨이퍼에 증착되고, 수소를 주입을 위해 사용된 본 발명에 따른 ONO 삼-층 구조로 준비된다. 이런 특별한 경우에, 상기 ONO 스택 두께는 패드 산화물, 질화 실리콘 및 캡 산화층에 대해 각각 5 ㎚, 72 ㎚ 및 220 ㎚이다. 제3 실험 샘플 S3은 헬륨 및 수소의 공-주입하고 경화층이 없이 준비된다. 제4 실험 샘플 S4는 NO 이중-층 구조가 도너 실리콘 웨이퍼에 증착되고, 헬륨 및 수소 공-주입을 한, 도너 웨이퍼에 증착된 질화 실리콘 경화층 및 실리콘 산화물 접합층을 갖는 본 발명에 따라 준비된다. 이러한 경우에, 상기 질화 실리콘 및 실리콘 산화층은 50 ㎚ 두께이다. 마지막으로, 제 5 실험 샘플 S5는 NO (Si3N4-SiO2) 이중-층 구조가 유리 지지체 기판에 증착되고, 헬륨 및 수소 공-주입을 한, 유리 지지체 기판에 증착된 질화 실리콘 경화층 및 실리콘 산화물 접합층을 갖는, 본 발명의 실시 예 5에 따라 준비된다.
도 10 내지 19에서 도시된 바와 같이, 실시 예 5는 비교 샘플 S1과 비교하여 실험 샘플 S5에서 상당한 향상이 관찰된 것으로 보여진다. 동시에, 이것은 샘플 S2에서 수소 주입된 Si 도너 웨이퍼에 증착된 ONO (SiO2 -Si3N4-SiO2) 삼중-층 구조의 사용이 표면 조도 (도 17 참조)의 스큐니스 수준 (예를 들어, 감소된 스큐니스)이 개선되었지만, 샘플 RMS (도 18 참조) 및 R3z (도 19 참조) 모두 비교 샘플 S1과 비교할 경우, 상대적으로 변화되지 않았다는 것을 입증한다. 실험 샘플 S3, S4 및 S5에서 수소 및 헬륨의 공-주입은 3개의 파라미터에서 모두 (도 17-19 참조) 도움이 되었다는 것을 입증했다. 마지막으로, 질화 실리콘 경화층 및 실리콘 산화물 접합층이 샘플 S4에서 Si 도너 웨이퍼 또는 샘플 S5에서 유리 지지체 웨이퍼에 형성된 경우, 감소된 표면조도에서 부가적인 개선이 입증되었다 (도 18 및 19 참조). 특히, Si 도너 웨이퍼에 He/Hy 공-주입 및 NO 이중-층으로 제조된 샘플 S4는 He/Hy 공-주입 샘플 S3보다 좋은 (낮은) 스큐니스 수준 (도 17 참조)을 갖는 것을 입증했지만, 유리 지지체 기판에 He/Hy 공-주입 및 NO 이중-층으로 제조된 샘플 S5는 He/Hy 공-주입 샘플 S3에 관한 모든 파라미터에서 개선된 것을 입증했다.
본 발명에 개시된 바와 같은 SOG 구조 및 제조공정에서 경화층을 사용하는 장점은 하기를 포함한다:
- 개선된 반도체 박리층 표면 모폴로지,
- 개선된 반도체 박리층 표면 평활도,
- 감소된 기계적 연마비용,
- 우수한 전기적 성능 및 수명을 갖는 SOG계 전자 장치의 제조에 대해 고순도를 보유하는 유리에 반도체 박리층의 제품이 가능한 우수한 배리어 층.
특별히 명시되지 않는 한, 본 발명에 명시된 어떤 방법이 특정 순서로 수행되는 단계를 요구되는 것으로 해석되지 않는다. 따라서, 방법 청구항은 실제로 이의 단계에 따른 순서로만 인용되지 않으며, 청구항 또는 상세한 설명에 특별히 언급된 특정 순서에 한정되는 것은 아니다.
당업자들은 본 발명의 사상 및 범주를 벗어나지 않는 범위내에서 다양한 변경 및 변형이 가능할 것이다. 본 발명의 정신 및 물질을 포함하는 개시된 구체 예의 변형의 조합, 준-조합 및 변경이 당업자에 의해 일어날 수 있기 때문에, 본 발명은 첨부된 청구항의 사상 및 이의 균등물 내의 모든 것을 포함하는 것으로 해석될 수 있다.
하기 부호의 설명은 주로 대표적인 부호의 설명을 기재한 것으로, 본 발명에서 경우에 따라 성분명과 같은 다른 설명으로 기재될 수 있다.
3: 선 10: 메사 (mesas)
20: 캐넌 30: 핀홀
100 및 100': SOG 구조 또는 기판
102 및 102': 유리 기판 또는 유리 지지체 기판
120 및 120': 도너 반도체 웨이퍼
121 및 121': 접합 표면 122 및 122': 실리콘 층
123 및 123': 약해진 영역 또는 층
124 및 124': 도너 웨이퍼의 잔여부
125 및 125': 절단 또는 박리된 표면
130: 화살표
132 및 132': 상대적으로 낮은 양의 이온 농도 층
134 및 134': 상대적으로 높은 양의 이온 농도 층
136 및 136': 유리 기판의 잔여부
142: 경화층
146: 자연 산화막
148: 산화 접합층

Claims (20)

  1. 접합 표면을 갖는 유리 기판 및 접합 표면을 갖는 반도체 웨이퍼를 얻는 단계;
    상기 유리 기판의 접합 표면 및 상기 반도체 웨이퍼의 접합 표면 중 하나에 약 125 GPa 이상, 약 150 GPa 이상, 약 200 GPa 이상, 또는 약 300 GPa 이상의 영의 계수를 갖는 경화층을 증착시키는 단계;
    상기 반도체 웨이퍼의 접합 표면 영역에 박리층을 형성하기 위해 상기 반도체 웨이퍼의 접합 표면에 이온을 주입시키는 단계;
    상기 유리 기판 및 상기 반도체 웨이퍼 사이에 경화층을 갖도록, 상기 반도체 웨이퍼의 접합 표면과 상기 유리 기판의 접합 표면을 접촉시키는 단계;
    상기 유리 기판 및 상기 반도체 웨이퍼 사이에 경화층을 갖도록, 상승된 온도로 상기 반도체 웨이퍼 및 유리 기판을 가열시켜 상기 유리 기판에 박리층을 접합시키는 단계; 및
    사이에 상기 경화층을 갖는 상기 유리 기판에 접합된 박리층이 남도록, 상기 반도체 웨이퍼의 잔여부 (remaining portion)로부터 박리층을 분리시키는 단계를 포함하며, 여기서 상기 박리층의 분리된 표면은 약 0.6 이하의 스큐 수준으로 표면 조도를 갖는 유리 구조물상에 반도체를 형성하는 방법.
  2. 청구항 1에 있어서,
    상기 박리층의 분리된 표면은 약 0.4 이하, 또는 약 0.2 이하의 스큐니스 수준으로 표면 조도를 갖는 것을 특징으로 하는 방법.
  3. 청구항 1에 있어서,
    상기 박리층의 분리된 표면은 약 2 ㎚ RMS 이하, 약 1.5 ㎚ RMS 이하, 또는 1 ㎚ RMS 이하의 표면 조도를 갖는 것을 특징으로 하는 방법.
  4. 청구항 1에 있어서,
    상기 경화층은 상기 반도체 웨이퍼의 접합 표면에 약 100 ㎚ 이상, 약 250 ㎚ 이상, 또는 약 350 ㎚ 이상의 두께로 증착되는 것을 특징으로 하는 방법.
  5. 청구항 4에 있어서,
    상기 경화층은 Si3N4로 형성된 것을 특징으로 하는 방법.
  6. 청구항 1에 있어서,
    상기 경화층은 상기 유리 기판의 접합 표면에 약 50 ㎚ 이상, 약 100 ㎚ 이상, 약 250 ㎚ 이상, 또는 약 350 ㎚ 이상의 두께로 증착되는 것을 특징으로 하는 방법.
  7. 청구항 5에 있어서,
    상기 방법은 상기 경화층의 표면을 친수성으로 만들기 위해 산화시키는 단계를 더욱 포함하는 것을 특징으로 하는 방법.
  8. 청구항 7에 있어서,
    상기 경화층의 표면을 산화시키는 단계는 약 2 ㎚ 내지 약 150 ㎚, 약 5 ㎚ 내지 약 150 ㎚, 약 2 ㎚ 내지 약 20 ㎚, 약 5 ㎚ 내지 약 10 ㎚, 또는 약 5 nm의 두께를 갖는 상기 경화층에 SiO2 층을 형성시키는 단계를 포함하는 것을 특징으로 하는 방법.
  9. 청구항 1에 있어서,
    상기 방법은 상기 경화층의 증착단계 전에, 상기 반도체 웨이퍼의 접합 표면에 산화층을 형성시키는 단계를 더욱 포함하는 것을 특징으로 하는 방법.
  10. 청구항 9에 있어서,
    상기 반도체 웨이퍼는 실질적인 단결정 실리콘으로 형성되고, 상기 반도체 웨이퍼에 산화층은 SiO2로 형성되며, 약 1 ㎚ 내지 약 10 ㎚ 이하, 또는 약 2 ㎚ 내지 약 5 ㎚, 약 20 ㎚ 이하, 약 10 ㎚ 이하, 약 7 ㎚ 이하, 또는 약 100 ㎚ 이하의 두게를 갖는 것을 특징으로 하는 방법.
  11. 청구항 1에 있어서,
    상기 유리 기판에 박리층을 접합시키는 단계는 상기 유리 기판 및 상기 반도체 웨이퍼를 가로지르는 전압 전위 (voltage potential)를 적용시키는 단계를 더욱 포함하고, 상기 상승된 온도 및 전압은 산화물 유리 또는 산화물 유리-세라믹내의 양의 이온 (positive ions)을 상기 반도체 웨이퍼로부터 떨어진 방향으로 상기 유리 기판내에 이동시키기 위해 충분한 시간동안 유지되어, 상기 유리 기판이 (i) 개질제 양의 이온들 (modifier positive ions)이 실질적으로 존재하지 않는 상기 박리층에 인접한 제1 유리층, 및 (ⅱ) 상기 제1 유리층에 인접한 향상된 농도의 개질제 양의 이온들을 갖는 제2 유리층을 포함하는 것을 특징으로 하는 방법.
  12. 청구항 1에 있어서,
    상기 반도체 웨이퍼는 실리콘 (Si), 게르마늄-도프된 실리콘 (SiGe), 실리콘 카바이드 (SiC), 게르마늄 (Ge), 비소화 갈륨 (GaAs), GaP, 또는 InP로 형성된 것을 특징으로 하는 방법.
  13. 유리 기판;
    상기 유리 기판상에 약 125 GPa 이상, 약 150 GPa 이상, 약 200 GPa 이상, 또는 약 300 GPa의 영의 계수를 갖는 경화층; 및
    상기 경화층상에 약 0.6 이하의 스큐니스 수준으로 표면 조도를 갖는 반도체 층을 포함하는 유리 구조물상에 반도체.
  14. 청구항 13에 있어서,
    상기 반도체 층의 노출된 표면은 약 0.4 이하, 또는 약 0.2 이하의 스큐니스 수준으로 표면 조도를 갖는 것을 특징으로 하는 유리 구조물상에 반도체.
  15. 청구항 14에 있어서,
    상기 반도체 층의 노출된 표면은 약 2 ㎚ RMS 이하, 약 1.5 ㎚ RMS 이하, 또는 1 ㎚ RMS 이하의 표면 조도를 갖는 것을 특징으로 하는 유리 구조물상에 반도체.
  16. 청구항 13에 있어서,
    상기 경화층은 약 50 ㎚ 이상, 100 ㎚ 이상, 약 250 ㎚ 이상, 또는 약 350 ㎚ 이상의 두께를 갖는 것을 특징으로 하는 유리 구조물상에 반도체.
  17. 청구항 16에 있어서,
    상기 경화층은 Si3N4로 형성된 것을 특징으로 하는 유리 구조물상에 반도체.
  18. 청구항 13에 있어서,
    상기 유리 구조물상에 반도체는 상기 경화층상에 산화층을 더욱 포함하는 것을 특징으로 하는 유리 구조물상에 반도체.
  19. 청구항 18에 있어서,
    상기 산화층은 약 2 ㎚ 내지 약 150 ㎚, 약 5 ㎚ 내지 약 150 ㎚, 약 2 ㎚ 내지 약 20 ㎚, 약 5 ㎚ 내지 약 10 ㎚, 또는 약 5 ㎚의 두께를 갖는 SiO2 층인 것을 특징으로 하는 유리 구조물상에 반도체.
  20. 청구항 13에 있어서,
    상기 반도체 웨이퍼는 실질적으로 단결정 실리콘으로 형성되고, 상기 반도체 웨이퍼 및 상기 경화층 사이에 약 1 ㎚ 내지 약 10 ㎚ 이하, 또는 약 2 ㎚ 내지 약 5 ㎚, 약 20 ㎚ 이하, 약 10 ㎚ 이하, 약 7 ㎚ 이하, 또는 약 100 ㎚ 이하의 두께를 갖는 SiO2 층을 더욱 포함하며,
    여기서, 상기 유리 기판은 (i) 개질제 양의 이온들이 실질적으로 존재하지 않는 상기 박리층에 인접한 제1 유리층, 및 (ⅱ) 상기 제1 유리층에 인접한 향상된 농도의 개질제 양의 이온들을 갖는 제2 유리층을 포함하는 것을 특징으로 하는 유리 구조물상에 반도체.
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