CN110085510B - 一种多层单晶硅薄膜的制备方法 - Google Patents

一种多层单晶硅薄膜的制备方法 Download PDF

Info

Publication number
CN110085510B
CN110085510B CN201810075920.8A CN201810075920A CN110085510B CN 110085510 B CN110085510 B CN 110085510B CN 201810075920 A CN201810075920 A CN 201810075920A CN 110085510 B CN110085510 B CN 110085510B
Authority
CN
China
Prior art keywords
bonding
multilayer
silicon
monocrystalline silicon
silicon wafer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810075920.8A
Other languages
English (en)
Other versions
CN110085510A (zh
Inventor
党启森
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SHENYANG SILICON TECHNOLOGY CO LTD
Original Assignee
SHENYANG SILICON TECHNOLOGY CO LTD
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SHENYANG SILICON TECHNOLOGY CO LTD filed Critical SHENYANG SILICON TECHNOLOGY CO LTD
Priority to CN201810075920.8A priority Critical patent/CN110085510B/zh
Priority to JP2019005105A priority patent/JP6674568B2/ja
Priority to DE102019101142.6A priority patent/DE102019101142B4/de
Priority to TW108101769A priority patent/TWI686851B/zh
Priority to FR1900403A priority patent/FR3077421A1/fr
Priority to US16/249,982 priority patent/US10811306B2/en
Publication of CN110085510A publication Critical patent/CN110085510A/zh
Application granted granted Critical
Publication of CN110085510B publication Critical patent/CN110085510B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76256—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02043—Cleaning before device manufacture, i.e. Begin-Of-Line process
    • H01L21/02052—Wet cleaning only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30625—With simultaneous mechanical treatment, e.g. mechanico-chemical polishing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Pressure Welding/Diffusion-Bonding (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

一种多层单晶硅薄膜的制备方法，依次按照下述要求制备多层单晶硅薄膜：①首先，取两片表面洁净的单晶硅片采用等离子激活技术处理硅片表面后，进行预键合；②将键合后的硅片，传送至在200‑300℃的温度退火炉内进行6‑10小时的退火，既防止了过渡区的产生又将此两片硅片完成彻底键合，③将退火后的键合片进行减薄处理以达到需求的目标厚度；④将减薄处理后的SOI片，重新按照一片单晶硅片与另一片单晶硅片再次进行①‑③的操作，得到多层单晶硅薄膜。本发明采用等离子激活技术处理过的硅片键合时预键合力大，退火后键合效果优良；各层界面无明显电阻过渡区；可以对各层单晶硅的厚度进行有效控制；其综合技术效果良好；具有较为巨大的经济价值和社会价值。

Description

一种多层单晶硅薄膜的制备方法
技术领域
本发明涉及多层单晶硅薄膜的制备技术领域，特别提供了一种多层单晶硅薄膜的制备方法。
背景技术
现有技术中，申请号为201510460906.6和201510481429.1的中国专利申请文件披露了多层单晶硅薄膜的制备方法；但是其操作较为复杂，其技术效果仍不理想。仍有很多亟待解决的技术问题，例如：多层单晶硅薄膜产品的各层之间仍然存在较明显的电阻过渡区。
人们迫切希望获得一种技术效果优良的多层单晶硅薄膜。
发明内容
本发明的目是提供一种技术效果优良的多层单晶硅薄膜。
本发明一种多层单晶硅薄膜的制备方法，其特征在于：依次按照下述要求制备多层单晶硅薄膜：
①首先，取两片硅片Si-1，Si-2进行常规湿法清洗清洁表面，再在真空条件下(真空度＜1Torr)采用等离子激活技术对表面进行5s-20s的处理以增强键合时预键合力，进行预键合；
②将完成预键合的硅片，从室温以5-10℃/min的速率升至200-300℃的恒定温度，在此温度下维持6-10小时退火，此温度下既防止过渡区的产生又可将两片硅片彻底键合在一起；
③对此键合片通过粗磨+精磨+抛光的处理方式对Si-2进行厚度上的减薄达到所需厚度要求；要求顶层Si-2剩余2-100um；
④将步骤③得到的SOI硅片视为整体Si-1，取一片新硅片Si-3视为 Si-2重复步骤①-③的操作，得到Si-1/Si-2/Si-3的多层SOI硅片；
⑤重复步骤④操作，得到所需层数的多层SOI硅片 (Si-1/Si-2/…/Si-n)。
附带说明：①在多层单晶硅薄膜的制备过程中，最高温度为300℃，在此温度下得到的多层SOI硅片界面不存在明显的过渡区；②所选硅片无特定要求，一般相邻的两层存在电阻率差异或掺杂类型差异，例如：Si-1为重掺片，Si-2为轻掺片。或Si-1为P型硅片，Si-2为N型硅片；③通过粗磨精磨抛光的方式进行顶层的减薄，能够使厚度被控制在2-100um；通常在Si-1上采用外延生长的方式不容易得到较厚的Si薄膜，而此方式能够较容易地停止在70um/60um/50um。
所述多层单晶硅薄膜的制备方法，优选要求保护的技术内容还有：
所述多层单晶硅薄膜的制备方法中，对硅片的厚度进行减薄处理以达到要求的方法具体是：先粗磨再精磨再化学机械抛光；所用设备为Disco 公司型号为8761的磨抛一体机，该设备是一台磨、抛一体机，该设备具有在线测量工具，可以停止在所需厚度(2-100um)。
采用等离子激活技术处理硅片表面以增强键合时预键合力和最终形成的键合力，取两片经过清洗预处理后的待键合硅片，将其准备键合的表面对准，在真空环境下(低真空)进行预键合动作
采用等离子激活技术处理硅片表面以增强键合时预键合力之前，对硅片表面进行湿法清洗，常规清洗顺序为：使用化学液SC1清洗→使用H2O 洗→使用化学液SC2清洗→使用H2O洗；其中所用化学液SC1的成分及配比为：NH4OH:H2O2:H2O＝1:5:40；化学液SC2的成分及配比为：HCl:H2O＝1:2:20； H2O为DI water。
将由两块硅片键合后的整体视为一个整体，再取一个硅片，并分别对其二者表面进行湿法清洗，然后等离子激活；之后将二者待键合表面相对，在真空环境下进行预键合；将预键合后的前述键合片在200-300℃的温度下进行6-10小时的退火将两片硅片彻底键合在一起；通过粗磨+精磨+化学机械抛光的处理方式进行厚度上的减薄，使其达到所需厚度的薄膜。
多层单晶硅薄膜的硅片层数为2-5层；这里的层数是优选，前述内容已经包含了2、3层；这一条实质重点保护4-30更多层。如果各层有自己的厚度要求，也可以分别详细规定。
2个单晶硅片、键合层；其中：单晶硅片键合前几何参数满足下述要求：单晶硅片满足：平整度TTV<1um，SFQR<0.3um，表面粗糙度Rms<0.5nm，厚度450um-750um，电阻率：0.01-1000ohm·cm。
进一步优选要求是：
多层单晶硅薄膜的硅片层数为2-5层；
2个单晶硅片、键合层；其中：单晶硅片满足下述要求：硅片类型：P 型或N型，相邻两层电阻率不同或掺杂类型不同。
本发明的优点是：键合时预键合力大，键合效果优良；界面无明显电阻过渡区；可以对各层单晶硅的厚度进行有效控制；其综合技术效果良好；具有较为巨大的经济价值和社会价值。
附图说明
图1为多层单晶硅薄膜的制备原理示意简图。
具体实施方式
附图1的附带说明：
1)Si-1/Si-2/Si-3/Si-n均代表一片表面洁净的单晶硅片；
2)Si-1/Si-2/Si-3/Si-n均代表按照一定目标厚度进行磨抛后的硅片。
实施例1
一种多层单晶硅薄膜的制备方法，其依次按照下述要求制备多层单晶硅薄膜：
①首先，取两片硅片Si-1，Si-2进行常规湿法清洗清洁表面，再在真空条件下(真空度＜1Torr)采用等离子激活技术对表面进行5s-20s的处理以增强键合时预键合力，进行预键合；
②将完成预键合的硅片，从室温以5-10℃/min的速率升至200-300℃的恒定温度，在此温度下维持6-10小时退火，此温度下既防止过渡区的产生又可将两片硅片彻底键合在一起；
③对此键合片通过粗磨+精磨+抛光的处理方式对Si-2进行厚度上的减薄达到所需厚度要求；要求顶层Si-2剩余2-100um；
④将步骤③得到的SOI硅片视为整体Si-1，取一片新硅片Si-3视为 Si-2重复步骤①-③的操作，得到Si-1/Si-2/Si-3的多层SOI硅片；
⑤重复步骤④操作，得到所需层数的多层SOI硅片 (Si-1/Si-2/…/Si-n)。
附带说明：①在多层单晶硅薄膜的制备过程中，最高温度为300℃，在此温度下得到的多层SOI硅片界面不存在明显的过渡区；②所选硅片无特定要求，一般相邻的两层存在电阻率差异或掺杂类型差异，例如：Si-1为重掺片，Si-2为轻掺片。或Si-1为P型硅片，Si-2为N型硅片；③通过粗磨精磨抛光的方式进行顶层的减薄，能够使厚度被控制在2-100um；通常在Si-1上采用外延生长的方式不容易得到较厚的Si薄膜，而此方式能够较容易地停止在70um/60um/50um。
所述多层单晶硅薄膜的制备方法中还有下述补充要求内容：
对硅片的厚度进行减薄处理以达到要求的方法具体是：先粗磨再精磨再化学机械抛光；所用设备为Disco公司型号为8761的磨抛一体机，该设备是一台磨、抛一体机，该设备具有在线测量工具，可以停止在所需厚度 (即2-100um)。
采用等离子激活技术处理硅片表面以增强键合时预键合力和最终形成的键合力，取两片经过清洗预处理后的待键合硅片，将其准备键合的表面对准，在真空环境下(低真空)进行预键合动作。
采用等离子激活技术处理硅片表面以增强键合时预键合力之前，对硅片表面进行湿法清洗，常规清洗顺序为：使用化学液SC1清洗→使用H2O 洗→使用化学液SC2清洗→使用H2O洗；其中所用化学液SC1的成分及配比为：NH4OH:H2O2:H2O＝1:5:40；化学液SC2的成分及配比为：HCl:H2O＝1:2:20； H2O为DI water。
将由两块硅片键合后的整体视为一个整体，再取一个硅片，并分别对其二者表面进行湿法清洗，然后等离子激活；之后将二者待键合表面相对，在真空环境下进行预键合；将预键合后的前述键合片在200-300℃的温度下进行6-10小时的退火将两片硅片彻底键合在一起；通过粗磨+精磨+化学机械抛光的处理方式进行厚度上的减薄，使其达到所需厚度的薄膜。
多层单晶硅薄膜的硅片层数为2-5层；
2个单晶硅片、键合层；其中：单晶硅片键合前几何参数满足下述要求：单晶硅片满足：平整度TTV<1um，SFQR<0.3um，表面粗糙度Rms<0.5nm，厚度450um-750um，电阻率：0.01-1000ohm·cm。单晶硅片满足下述要求：硅片类型：P型或N型，相邻两层电阻率不同或掺杂类型不同。
本实施例键合时预键合力大，键合效果优良；界面无明显电阻过渡区；可以对各层单晶硅的厚度进行有效控制；其综合技术效果良好；具有较为巨大的经济价值和社会价值。

Claims (7)

1.一种多层单晶硅薄膜的制备方法，其特征在于：依次按照下述要求制备多层单晶硅薄膜：
①首先，取两片硅片Si-1，Si-2进行常规湿法清洗清洁表面，再在真空度＜1Torr的真空条件下采用等离子激活技术对表面进行5s-20s的处理以增强键合时预键合力，进行预键合；
②将完成预键合的硅片，从室温以5-10℃/min的速率升至200-300℃的恒定温度，在此温度下维持6-10小时退火；
③对此键合片通过粗磨+精磨+抛光的处理方式对Si-2进行厚度上的减薄达到所需厚度要求；要求顶层Si-2剩余2-100um；
④将步骤③得到的SOI硅片视为整体Si-1，取一片新硅片Si-3视为Si-2重复步骤①-③的操作，得到Si-1/Si-2/Si-3的多层SOI硅片；
⑤重复步骤④操作，得到所需层数的多层SOI硅片(Si-1/Si-2/…/Si-n)。
2.按照权利要求1所述多层单晶硅薄膜的制备方法，其特征在于：所述多层单晶硅薄膜的制备方法中，对硅片的厚度进行减薄处理以达到要求的方法具体是：先粗磨再精磨再化学机械抛光。
3.按照权利要求2所述多层单晶硅薄膜的制备方法，其特征在于：
采用等离子激活技术处理硅片表面以增强键合时预键合力和最终形成的键合力，取两片经过清洗预处理后的待键合硅片，将其准备键合的表面对准，在真空环境下进行预键合动作。
4.按照权利要求2所述多层单晶硅薄膜的制备方法，其特征在于：采用等离子激活技术处理硅片表面以增强键合时预键合力之前，对硅片表面进行湿法清洗，常规清洗顺序为：使用化学液SC1清洗→使用H2O洗→使用化学液SC2清洗→使用H2O洗；其中所用化学液SC1的成分及配比为：NH4OH:H2O2:H2O＝1:5:40；化学液SC2的成分及配比为：HCl:H2O＝1:2:20；H2O为DI water。
5.按照权利要求1-4其中之一所述多层单晶硅薄膜的制备方法，其特征在于：将由两块硅片键合后的整体视为一个整体，再取一个硅片，并分别对其二者表面进行湿法清洗，然后等离子激活；之后将二者待键合表面相对，在真空环境下进行预键合；将预键合后的前述键合片在200-300℃的温度下进行6-10小时的退火将两片硅片彻底键合在一起；通过粗磨+精磨+化学机械抛光的处理方式进行厚度上的减薄，使其达到所需厚度的薄膜。
6.按照权利要求5所述多层单晶硅薄膜的制备方法，其特征在于：
多层单晶硅薄膜的硅片层数为2-30层；
2个单晶硅片、键合层；其中：单晶硅片满足下述要求：单晶硅片满足：平整度TTV<1um，SFQR<0.3um，表面粗糙度Rms<0.5nm，厚度450um-750um，电阻率：0.01-1000ohm·cm。
7.按照权利要求6所述多层单晶硅薄膜的制备方法，其特征在于：
多层单晶硅薄膜的硅片层数为2-5层；
2个单晶硅片、键合层；其中：单晶硅片满足下述要求：硅片类型：P型或N型，相邻两层电阻率不同或掺杂类型不同。
CN201810075920.8A 2018-01-26 2018-01-26 一种多层单晶硅薄膜的制备方法 Active CN110085510B (zh)

Priority Applications (6)

Application Number Priority Date Filing Date Title
CN201810075920.8A CN110085510B (zh) 2018-01-26 2018-01-26 一种多层单晶硅薄膜的制备方法
JP2019005105A JP6674568B2 (ja) 2018-01-26 2019-01-16 多層単結晶シリコン薄膜の製造方法
DE102019101142.6A DE102019101142B4 (de) 2018-01-26 2019-01-17 Verfahren zum Herstellen einer mehrschichtigen monokristallinen Siliziumfolie
TW108101769A TWI686851B (zh) 2018-01-26 2019-01-17 一種多層單晶矽薄膜的製備方法
FR1900403A FR3077421A1 (fr) 2018-01-26 2019-01-17 Procédé de préparation de film de silicone monocristallin multicouche.
US16/249,982 US10811306B2 (en) 2018-01-26 2019-01-17 Preparation method of multilayer monocrystalline silicon film

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810075920.8A CN110085510B (zh) 2018-01-26 2018-01-26 一种多层单晶硅薄膜的制备方法

Publications (2)

Publication Number Publication Date
CN110085510A CN110085510A (zh) 2019-08-02
CN110085510B true CN110085510B (zh) 2021-06-04

Family

ID=67224012

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810075920.8A Active CN110085510B (zh) 2018-01-26 2018-01-26 一种多层单晶硅薄膜的制备方法

Country Status (6)

Country Link
US (1) US10811306B2 (zh)
JP (1) JP6674568B2 (zh)
CN (1) CN110085510B (zh)
DE (1) DE102019101142B4 (zh)
FR (1) FR3077421A1 (zh)
TW (1) TWI686851B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112670170B (zh) * 2020-12-30 2024-02-02 长春长光圆辰微电子技术有限公司 一种提高硅片键合力的方法
WO2022244303A1 (ja) * 2021-05-17 2022-11-24 パナソニックＩｐマネジメント株式会社 電池および電池の製造方法
CN113421849B (zh) * 2021-06-09 2023-01-03 中环领先半导体材料有限公司 一种带绝缘埋层的硅衬底的制备工艺
US20240170443A1 (en) * 2022-11-18 2024-05-23 Applied Materials, Inc. Integrated process flows for hybrid bonding

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101110428A (zh) * 2007-07-11 2008-01-23 中国科学院上海微系统与信息技术研究所 用于mems微机械加工的多层绝缘体上的硅材料及方法
CN101425449A (zh) * 2007-11-01 2009-05-06 株式会社半导体能源研究所 半导体衬底的制造方法、半导体装置、及电子设备
CN101425450A (zh) * 2007-11-02 2009-05-06 东京毅力科创株式会社 气体供给装置、基板处理装置和基板处理方法
CN101615590A (zh) * 2009-07-31 2009-12-30 上海新傲科技股份有限公司 采用选择腐蚀工艺制备绝缘体上硅材料的方法
CN106409649A (zh) * 2015-07-30 2017-02-15 沈阳硅基科技有限公司 一种多层soi材料及其制备方法
CN106809799A (zh) * 2015-11-27 2017-06-09 上海微联传感科技有限公司 加速度传感器及其制造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7446018B2 (en) * 2005-08-22 2008-11-04 Icemos Technology Corporation Bonded-wafer superjunction semiconductor device
FR2938975B1 (fr) * 2008-11-24 2010-12-31 Soitec Silicon On Insulator Procede de realisation d'une heterostructure de type silicium sur saphir
US8357974B2 (en) * 2010-06-30 2013-01-22 Corning Incorporated Semiconductor on glass substrate with stiffening layer and process of making the same
US9768056B2 (en) 2013-10-31 2017-09-19 Sunedison Semiconductor Limited (Uen201334164H) Method of manufacturing high resistivity SOI wafers with charge trapping layers based on terminated Si deposition
CN106409650B (zh) 2015-08-03 2019-01-29 沈阳硅基科技有限公司 一种硅片直接键合方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101110428A (zh) * 2007-07-11 2008-01-23 中国科学院上海微系统与信息技术研究所 用于mems微机械加工的多层绝缘体上的硅材料及方法
CN101425449A (zh) * 2007-11-01 2009-05-06 株式会社半导体能源研究所 半导体衬底的制造方法、半导体装置、及电子设备
CN101425450A (zh) * 2007-11-02 2009-05-06 东京毅力科创株式会社 气体供给装置、基板处理装置和基板处理方法
CN101615590A (zh) * 2009-07-31 2009-12-30 上海新傲科技股份有限公司 采用选择腐蚀工艺制备绝缘体上硅材料的方法
CN106409649A (zh) * 2015-07-30 2017-02-15 沈阳硅基科技有限公司 一种多层soi材料及其制备方法
CN106809799A (zh) * 2015-11-27 2017-06-09 上海微联传感科技有限公司 加速度传感器及其制造方法

Also Published As

Publication number Publication date
US20190237357A1 (en) 2019-08-01
JP6674568B2 (ja) 2020-04-01
TW201939591A (zh) 2019-10-01
DE102019101142B4 (de) 2021-10-14
CN110085510A (zh) 2019-08-02
FR3077421A1 (fr) 2019-08-02
DE102019101142A1 (de) 2019-08-01
US10811306B2 (en) 2020-10-20
JP2019129321A (ja) 2019-08-01
TWI686851B (zh) 2020-03-01

Similar Documents

Publication Publication Date Title
CN110085510B (zh) 一种多层单晶硅薄膜的制备方法
CN103430298B (zh) 在处理晶片中具有高电阻率区域的绝缘体上硅结构及制造此类结构的方法
US7790565B2 (en) Semiconductor on glass insulator made using improved thinning process
CN101256934B (zh) 半导体基板的制造方法
JP6070954B2 (ja) 補剛層を有するガラス上半導体基板及びその作製プロセス
US9496130B2 (en) Reclaiming processing method for delaminated wafer
US7265030B2 (en) Method of fabricating silicon on glass via layer transfer
WO2012003161A1 (en) Oxygen plasma conversion process for preparing a surface for bonding
US20090061593A1 (en) Semiconductor Wafer Re-Use in an Exfoliation Process Using Heat Treatment
WO2004012268A1 (ja) Ｓｏｉウェーハの製造方法
US20080057678A1 (en) Semiconductor on glass insulator made using improved hydrogen reduction process
CN102184882A (zh) 一种形成复合功能材料结构的方法
CN102130037B (zh) 采用吸杂工艺制备带有绝缘埋层的半导体衬底的方法
JP2013143407A (ja) 貼り合わせｓｏｉウェーハの製造方法
CN100585800C (zh) 粘结的晶片的制造方法
CN107615445B (zh) 绝缘体上硅晶圆的制造方法
EP2159825B1 (en) Soi substrate manufacturing method
US20130237032A1 (en) Method of Manufacturing Silicon-On-Insulator Wafers
CN109075028B (zh) 贴合式soi晶圆的制造方法
JP2010263097A (ja) 貼り合わせウェーハの製造方法
US20130154049A1 (en) Integrated Circuits on Ceramic Wafers Using Layer Transfer Technology
WO2015074480A1 (zh) 边缘光滑的半导体衬底的制备方法
CN102130039A (zh) 采用吸杂工艺制备带有绝缘埋层的半导体衬底的方法
EP3043374B1 (en) Bonded wafer manufacturing method
CN104103601A (zh) 一种蓝宝石绝缘层上覆硅衬底及其制备方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant