CN101256934B - 半导体基板的制造方法 - Google Patents

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Abstract

本发明在硅基板10的主面上使SiGe混晶的缓冲层及Ge外延膜生长。在Ge外延膜11中，虽然高密度的缺陷从与Si基板10的界面被导入，但是施加700～900℃的热处理，来使贯穿位错12变化成为在Si基板界面附近的环状位错缺陷12’。接着，对形成有离子注入层的Ge外延膜11和支撑基板20的至少一方的主面，施加以表面净化或表面活化等作为目的的等离子体处理或臭氧处理，然后使主面之间密接而贴合。对贴合界面施加外部冲击，且沿着氢离子注入界面13进行Ge外延膜的剥离而得到Ge薄膜14，进而，若对该Ge薄膜14的表面施加最后表面处理来除去起因于氢离子注入的损伤时，能够得到其表面具有Ge薄膜14的GeOI基板。

Description

半导体基板的制造方法
技术领域
本发明涉及一种在异种基板上具备锗(Ge)或硅锗(SiGe)等锗系外延膜而形成半导体基板的制造方法。
背景技术
提高半导体器件中的载体移动度来提升处理速度的方法，以往已知利用SOI(绝缘层上覆硅；Silicon on insulator)基板的方法，近年来也有提出利用GeOI(绝缘层上覆锗；Germanium on insulator)基板的方法。其理由是因为Ge结晶中的载体移动度与Si比较较快，电子移动度为约2倍、空穴移动度为约4倍，对于设计高速动作的半导体器件是有利的。
在异种基板上外延生长Ge膜，已知有一种方法(例如，参照R.People，“Physics and applications of GexSi1-x/Sistrained layer structures；锗硅/硅应变层的物理及应用”IEEE Jouranl of Quantum Electronics；IEEE量子电子学期刊，QE-22，1696(1986年))，是在Si基板上，以每次增加少许Ge浓度，堆积许多层而形成Si1-xGex层，来得到最后未含有Si的Ge层的方法。在该方法中，将Si1-xGex层中的Ge浓度慢慢地提高，是因为Si与Ge的晶格常数约差异4％，且若使Ge膜直接在Si基板上外延生长时会导入被称为错配位错(misfit dislocation)的晶格缺陷，因而为了抑制该错配位错的发生的缘故。
而且，已知有一种得到GeOI基板的方法，是将氢离子注入如此进行所得到的Ge层，并进行与覆氧化膜硅晶片等的支撑基板贴合，且通过在400～至600℃左右的温度范围施加热处理而在氢离子注入界面产生称为微孔穴(micro cavity)的微小的氢空洞，并进行热剥离来得到GeOI基板。
但是，利用此方法时，因为必须重复Si1-xGex的外延生长许多次，致使制造成本提高，最严重的是难以将导入Ge外延层的晶格缺陷减少至合格的水平。又，施加剥离后热处理来增加支撑基板与Ge层的贴合界面的结合强度，但是该热处理温度是800至900℃的比较高的温度，考虑Ge的熔点为918℃时，难以称为是适合工业上生产方法的方法。
当然，使用Ge基板作为外延基板时，不会产生上述问题，但是Ge基板的大口径化非常难，而且因为Ge是稀有元素，会造成高成本，所以利用Ge基板并不实际。
发明内容
本发明是鉴于上述问题而开发出来，本发明的目的是提供一种半导体基板的制造方法，通过比较简便的方法来得到大面积且高质量的Ge系外延膜。
为了解决上述课题，本发明的GeOI(绝缘层上覆锗；Germanium oninsulator)基板的制造方法，具备以下步骤：步骤A，是在硅(Si)基板上通过化学气相沉积法外延生长锗(Ge)膜；步骤B，是在700至900℃的温度范围，对前述Ge膜施加热处理；步骤C，是从前述Ge膜的表面侧注入氢离子；步骤D，是对前述Ge膜和支撑基板之至少一方的主面，施加表面活化处理；步骤E，是将前述Ge膜与前述支撑基板的主面之间贴合；及步骤F，是对前述Ge膜与前述支撑基板的贴合界面赋予外部冲击，并沿着前述Ge膜的氢离子注入界面将Ge结晶剥离而在前述支撑基板的主面上形成Ge薄膜。
优选前述步骤A，是在前述Ge膜的外延生长前，具备在前述Si基板的主面生长由50纳米以下膜厚度的硅锗(SiGe)所构成的缓冲层的工序。
本发明的SGOI(绝缘层上覆硅锗；Silicon Germanium on insulator)基板的制造方法，具备以下步骤：步骤A，是在硅(Si)基板上通过化学气相沉积法外延生长硅锗(SiGe)膜；步骤B，是在700至1200℃的温度范围，对前述SiGe膜施加热处理；步骤C，是从前述SiGe膜的表面侧注入氢离子；步骤D，是对前述SiGe膜和支撑基板的至少一方的主面，施加表面活化处理；步骤E，是将前述Ge膜与前述支撑基板的主面之间贴合；及步骤F，是对前述SiGe膜与前述支撑基板的贴合界面赋予外部冲击，并沿着前述SiGe膜的氢离子注入界面将SiGe结晶剥离而在前述支撑基板的主面上形成SiGe薄膜。
优选前述SiGe膜的Ge含量的摩尔比为10％以上。
在前述SiGe基板及SGOI基板的制造方法中，前述步骤C，在前述氢离子注入前，也可以具备表面处理工序，用以使前述Ge膜或SiGe膜的表面粗糙度RMS值为0.5纳米以下。
优选前述表面处理工序利用CMP研磨来进行。
又，前述步骤E的贴合，优选在100℃以上、400℃以下的温度范围内进行。
而且，在本发明中，前述支撑基板可以是覆氧化膜硅晶片、石英、玻璃、蓝宝石、碳化硅(SiC)、氧化铝或氮化铝等。
依照本发明，因为是使用能够得到大口径基板的硅晶片等作为外延生长用基板，并将使Ge系结晶外延生长于该基板上所得到的膜，通过贴合法转印于绝缘性的支撑基板上，能够得到低成本的GeOI基板或SGeOI基板。
附图说明
图1是说明本发明的半导体基板的制造方法的图形。
图2是说明本发明的半导体基板的制造方法的图形。
其中，附图标记说明如下：
10Si基板          11Ge或SiGe外延膜
12缺陷            12’环状位错缺陷
13离子注入界面    14Ge或SiGe薄膜
20支撑基板
具体实施方式
以下为参照附图来说明本发明的半导体基板工序的例子。又，在以下的实施例中，支撑基板是以主面设置有氧化膜的硅晶片来说明，但是并未限定于此，也可以是石英基板、玻璃基板、蓝宝石基板、碳化硅(SiC)基板、氧化铝基板或氮化铝基板等。
实施例1
(GeOI基板)
图1(A)至(C)及图2(A)至(D)是用以说明本发明的半导体基板的工序的例子的图形，在本实施例中，是说明有关GeOI基板的工序的例子。该图中，符号10是用以通过化学气相沉积法(CVD法)使锗(Ge)外延生长的硅(Si)基板。该Si基板10是通过CZ法(Czochralski method；切克劳斯基法)培育而成的通常市售的Si基板，其导电型或比电阻率等的电特性值或结晶方位、结晶直径等，是依存于通过本发明所制造的Ge外延膜所供给的器件的设计值或工序等而适当地选择。
在该Si基板10的主面，是以氢气作为载气(carrier gas)在真空环境中导入锗烷(GeH4)的高纯度气体，并利用CVD法使Ge膜外延生长。在该Ge外延膜11中，虽然高密度的缺陷(贯穿位错)，自与Si基板10的界面被导入(图1(A))，但是已知通过施加适当的热处理来赋予贯穿位错12运动所需要的能量时，贯穿位错12会变成在Si基板界面附近的环状位错缺陷的现象(参照M.Halbwax等人，“UHV-CVD growth and annealing of thin fully relaxed Gefilms on(001)Si；UHV-CVD生长及(001)硅上覆薄且完全缓和的锗薄膜的退火”Optical Materials(光学材料)，27(2005年)，pp.882-825)。
在此，本发明为了使Ge外延膜11中的位错集中于与Si基板10的界面附近(图中的符号12’)，在650至900℃(优选是700至900℃)的温度范围施加热处理(图1(B))。又，该热处理时的环境气体是氮或氩等的惰性气体或氧气中的任一种，或是它们的混合气体。
接着，从Ge外延膜11的表面侧注入氢离子，在与Si基板10的界面附近区域形成氢离子注入界层(图1(C))。通过该氢离子注入，在从Ge外延膜11的表面算起的规定深度(平均离子注入深度L)处，形成离子注入层(损伤层)，并形成离子注入界面13。
此时的离子注入条件是依存于要将何种程度厚度的Ge薄膜剥离而决定，例如，使平均离子注入深度L为0.5微米以下，使离子注入条件为剂量1×1016～5×1017atoms/cm2、加速电压为50～100keV等。
另外，在Si基板10上，使Ge外延生长之前，若预先使膜厚度50纳米以下的SiGe混晶的缓冲层生长时，能够得到更低缺陷水平的Ge膜。此种缓冲层的Ge外延膜，是例如使组成为Ge0.88Si0.12等，来进行共格生长(coherentgrowth)。又，在注入上述氢离子之前，若预先利用CMP研磨等方法使Ge外延膜11的表面粗糙度为RMS值0.5纳米以下时，能够提高在随后工序的贴合黏附性，是优选的。
将以如此方式而形成有离子注入层的Ge外延膜11、及随后作为操作晶片的绝缘性的支撑基板20的至少一方的主面(接合面)，施加以表面净化或表面活化等作为目的的等离子体处理或臭氧处理(图2(A))。而且，进行此种表面处理的目的是除去作为接合面的表面的有机物或增加表面上的OH基，来谋求表面活化，不一定必须对Ge外延膜11及支撑基板20的双方的接合面施加处理，也可只有施加于任一方的接合面。
将施加过此种表面处理的Ge外延膜11及支撑基板20的主面作为接合面，使其密接而贴合(图2(B))。如上述，因为Ge外延膜11及支撑基板20的至少一方的主面(接合面)是通过等离子体处理或臭氧处理等施加表面处理而活化，所以即便在室温贴合，亦能够得到充分的经得起后工序的机械剥离或机械研磨的水平的接合强度。因此，不必施加所谓“SOITEC法”等被认为必要的高温热处理(1000℃前后)。
当然，欲使其具有更高的贴合强度时，也可在100℃以上、400℃以下的温度进行贴合，也可先在室温贴合后，再在100℃以上、400℃以下的温度范围进行加热处理。本发明将上述的热处理温度设定为400℃以下的理由，是在高于400℃的温度施加热处理时，在氢离子注入界面会产生被称为微孔穴的微小空洞，而与剥离后的Ge薄膜的表面粗糙有关联。
又，支撑基板20是石英基板时，优选该热处理温度的上限值为350℃。这是考虑硅与石英的热膨胀系数差和起因于该热膨胀系数差而产生的应变量、以及该应变与Si基板10和石英基板20的厚度的缘故。Si基板10与石英基板的厚度是大致相同程度时，因为Si的热膨胀系数(2.33×10-6)与石英的热膨胀系数(0.6×10-6)之间有大的差异，若以高于350℃的温度施加热处理时，起因于两基板间的刚性差异，会产生因热应变所造成的裂缝或在接合面剥离等，或是在极端的情况时Si基板或石英基板有可能破裂掉。因此，热处理温度的上限是选择350℃，更优选在100～300℃的温度范围来施加热处理。
接着，对贴合界面施加外部冲击，且沿着氢离子注入界面13进行Ge外延膜的剥离而得到Ge薄膜14(图2(C))。而且，对该Ge薄膜14的表面施加最后表面处理(CMP研磨等)来除去起因于氢离子注入的损伤，能够得到其表面具有Ge薄膜14的GeOI基板(图2(D))。
实施例2
(SGOI基板)
本实施例是SGOI基板的工序的例子。又，因为基本的工序是与实施例1同样，所以再次一边参照图1(A)至(C)及图2(A)至(D)一边进行说明。在本实施例中，图中符号11是通过化学气相沉积法(CVD法)使硅锗(SiGe)外延生长而得到的SiGe外延膜。
在该SiGe外延膜11中，在自与Si基板10的界面导入有高密度的缺陷(贯穿位错)12(图1(A))，而为了使SiGe外延膜11中的位错集中于与Si基板10的界面附近(图中的符号12’)，在650至1200℃(优选是700至1200℃)的温度范围施加热处理(图1(B))。又，该热处理时的环境气体是氮或氩等惰性气体或氧气中任一种，或是它们的混合气体。
接着，从SiGe外延膜11的表面侧注入氢离子，在与Si基板10的界面附近区域形成氢离子注入界层(图1(C))。在从SiGe外延膜11的表面算起规定深度(平均离子注入深度L)处，形成离子注入界面13。
而且，为了使与Si基板10的界面附近区域的位错产生程度抑制为较低，以Ge含量是摩尔比为10％以上的方式来设定SiGe外延膜的组成为佳。又，如在实施例1的说明，在注入上述氢离子之前，若预先利用CMP研磨等方法使SiGe外延膜11的表面粗糙度为RMS值0.5纳米以下时，能够提高在随后工序的贴合黏附性，是优选的。
将以上述方式而形成有离子注入层的SiGe外延膜11、及随后作为操作晶片的绝缘性的支撑基板20的至少一方的主面(接合面)，施加以表面净化或表面活化等为目的的等离子体处理或臭氧处理(图2(A)，然后使主面之间密接而贴合(图2(B))。
而且，如上述，欲使其具有更高的贴合强度时，也可在100℃以上、400℃以下的温度进行贴合，也可一次在室温贴合后，再在100℃以上、400℃以下的温度范围进行加热处理。
接着，对贴合界面施加外部冲击，且沿着氢离子注入界面13进行SiGe外延膜的剥离而得到SiGe薄膜14(图2(C))。进而，对该SiGe薄膜14的表面施加最后表面处理(CMP研磨等)来除去起因于氢离子注入的损伤，能够得到表面具有SiGe薄膜14的SGOI基板(图2(D))。
工业实用性
本发明能够通过比较简便的方法来提供具有大面积且高质量的Ge系外延膜的半导体基板。

Claims (13)

1.一种半导体基板的制造方法，其特征在于，具备以下步骤：
步骤A，在硅基板上通过化学气相沉积法外延生长Ge膜；
步骤B，在700～900℃的温度范围，对该Ge膜施加热处理；
步骤C，从该Ge膜的表面侧注入氢离子；
步骤D，对该Ge膜和支撑基板的至少一方的主面，施加表面活化处理；
步骤E，将该Ge膜的主面与该支撑基板的主面贴合，并且该贴合是在100℃以上、400℃以下的温度范围内进行；及
步骤F，对该Ge膜与该支撑基板的贴合界面赋予外部冲击，并沿着该Ge膜的氢离子注入界面将Ge结晶剥离，而在该支撑基板的主面上形成Ge薄膜，
并且，上述步骤A～步骤F是按照从步骤A至步骤F的顺序进行的。
2.如权利要求1所述的半导体基板的制造方法，其中，上述步骤A具有下述工序：在Ge膜的外延生长前，在该Si基板的主面生长由50纳米以下膜厚度的硅锗所构成的缓冲层。
3.如权利要求1所述的半导体基板的制造方法，其中，上述步骤C，在氢离子注入前，具备表面处理工序，用以使该Ge膜的表面粗糙度RMS值为0.5纳米以下。
4.如权利要求2所述的半导体基板的制造方法，其中，上述步骤C，在氢离子注入前，具备表面处理工序，用以使该Ge膜的表面粗糙度RMS值为0.5纳米以下。
5.如权利要求3所述的半导体基板的制造方法，其中，该表面处理工序是利用CMP研磨来进行。
6.如权利要求4所述的半导体基板的制造方法，其中，该表面处理工序是利用CMP研磨来进行。
7.一种半导体基板的制造方法，其特征在于，具备以下步骤：
步骤A，在硅基板上通过化学气相沉积法外延生长SiGe膜；
步骤B，在700～1200℃的温度范围，对该SiGe膜施加热处理；
步骤C，从该SiGe膜的表面侧注入氢离子；
步骤D，对该SiGe膜和支撑基板的至少一方的主面，施加表面活化处理；
步骤E，将该SiGe膜的主面与该支撑基板的主面贴合，并且该贴合是在100℃以上、400℃以下的温度范围内进行；及
步骤F，对该SiGe膜与该支撑基板的贴合界面赋予外部冲击，并沿着该SiGe膜的氢离子注入界面将SiGe结晶剥离，而在该支撑基板的主面上形成SiGe薄膜，
并且，上述步骤A～步骤F是按照从步骤A至步骤F的顺序进行的。
8.如权利要求7所述的半导体基板的制造方法，其中，上述SiGe膜的Ge含量为10摩尔％以上。
9.如权利要求7所述的半导体基板的制造方法，其中，上述步骤C，在氢离子注入前，具备表面处理工序，用以使该SiGe膜的表面粗糙度RMS值为0.5纳米以下。
10.如权利要求8所述的半导体基板的制造方法，其中，上述步骤C，在氢离子注入前，具备表面处理工序，用以使该SiGe膜的表面粗糙度RMS值为0.5纳米以下。
11.如权利要求9所述的半导体基板的制造方法，其中，该表面处理工序是利用CMP研磨来进行。
12.如权利要求10所述的半导体基板的制造方法，其中，该表面处理工序是利用CMP研磨来进行。
13.如权利要求1～12中任一项所述的半导体基板的制造方法，其中，上述支撑基板是覆氧化膜硅晶片、石英、玻璃、蓝宝石、碳化硅、氧化铝或氮化铝。
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