JP4919316B2 - 層の移転を介してシリコン・オン・グラスを製造する方法 - Google Patents

Description

本発明は、シリコン・オン・グラス構造に関し、特に、層の移転を用いてシリコン・オン・グラスを製造する方法に関する。

歪シリコンＣＭＯＳにおいて、キャリヤー移送特性は、緩和ＳｉＧｅ上の歪シリコン層における二軸性引張歪によって強化される。歪シリコンＭＯＳＦＥＴは、ＳｉＧｅオン・インシュレータ（ＳｉＧｅ−ｏｎ−ｉｎｓｕｌａｔｏｒ（ＳＧＯＩ））基板上に製造されており、歪シリコンにおける高い移動度の組み合わせを明らかにしており、サブ１００ｎｍデバイスにおけるＳＯＩ構造の利点を有する。Ｒｉｍらによる、Ｓｔｒａｉｎｅｄ Ｓｉ ｆｏｒ ｓｕｂ−１００ｎｍ ＭＯＳＦＥＴｓ、３ｒｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ ＳｉＧｅ Ｅｐｉｔａｘｙ ａｎｄ Ｈｅｔｅｒｏｓｔｒｕｃｔｕｔｒｅｓ、３月９日〜１２日、サンタフェ、ニューメキシコ、予稿集ｐ．１２５（２００３）。

ＳＧＯＩを製造する方法は、ＭＩＴおよびＩＢＭにおけるグループから報告されている。ＳｉＧｅ層を絶縁体基板上に移転することは、Ｓｍａｒｔ−Ｃｕｔ（登録商標）技術を用いて達成される。このＳｍａｒｔ−Ｃｕｔは、水素注入とアニールとを取り込む。Ｂｒｕｅｌらによる、「Ｓｍａｒｔ−Ｃｕｔ： Ａ Ｎｅｗ Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ Ｍａｔｅｒｉａｌ Ｔｅｃｈｎｏｌｏｇｙ Ｂａｓｅｄ ｏｎ Ｈｙｄｒｏｇｅｎ Ｉｍｐｌａｎｔａｔｉｏｎ ａｎｄ Ｗａｆｅｒ Ｂｏｎｄｉｎｇ」、Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，Ｖｏｌ．３６、１６３６（１９９７）。ＭＩＴグループからのさらなる報告には、Ｃｈｅｎｇらによる、「ＳｉＧｅ−ｏｎ ｉｎｓｕｌａｔｏｒ：ｓｕｂｓｔｒａｔｅ ｐｒｅｐａｒａｔｉｏｎ ａｎｄ ＭＯＳＦＥＴ ｆａｂｒｉｃａｔｉｏｎ ｆｏｒ ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ ｅｖａｌｕａｔｉｏｎ」、２００１ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＳＯＩ Ｃｏｎｆｅｒｅｎｃｅ予稿集ｐ．１３（２００１）と、Ｃｈｅｎｇらによる、「Ｒｅｌａｘｅｄ ｓｉｌｉｃｏｎ−ｇｅｒｍａｎｉｕｍ ｏｎ ｉｎｓｕｌａｔｏｒ ｓｕｂｓｔｒａｔｅ ｂｙ ｌａｙｅｒ ｔｒａｎｓｆｅｒ」、Ｊｏｕｒｎａｌ ｏｆ Ｅｌｅｃｔｒｏｎｉｎｃｓ Ｍａｔｅｒｉａｌｓ、３０、Ｌ３７（２００１）と、Ｇ．Ｔａｒａｓｃｈｉらによる、「Ｒｅｌａｘｅｄ ＳｉＧｅ ｏｎ ｉｎｓｕｌａｔｏｒ ｆａｂｒｉｃａｔｅｄ ｖｉａ ｗａｆｅｒ ｂｏｎｄｉｎｇ ａｎｄ ｌａｙｅｒ ｔｒａｎｓｆｅｒ：ｅｔｃｈ−ｂａｃｋ ａｎｄ Ｓｍａｒｔ−Ｃｕｔ ａｌｔｅｒｎａｔｉｖｅｓ」、Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ Ｓｏｃｉｅｔｙ予稿集Ｖｏｌ．２００１〜３、ｐ．２７（２００１）とが含まれる。ＩＢＭグループからの報告は類似する。Ｈｕａｎｇら、Ｃａｒｒｉｅｒ ｍｏｂｉｌｉｔｙ ｅｎｈａｎｃｅｍｅｎｔ ｉｎ ｓｔｒａｉｎｅｄ Ｓｉ−ｏｎ−ｉｎｓｕｌａｔｏｒ ｆａｂｒｉｃａｔｅｄ ｂｙ ｗａｆｅｒ ｂｏｎｄｉｎｇ、２００１ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ、ｐ．５７（２００１）は、最初にシリコン基板上に堆積される厚い層のＳｉＧｅの製造について記載しており、これには、傾斜ＳｉＧｅバッファ層と一定のゲルマニウム濃度を有する緩和ＳｉＧｅ層とが含まれる。ＣＭＰによる表面平坦化に続いて、ウェーハスプリットを促進する目的で水素がＳｉＧｅ層に注入され、ウェーハは酸化シリコン基板に接着される。ＳｉＧｅオン・オキサイドは、熱アニールによってカプレットの残留物から分離される。スプリットは、接着面に平行に延びる水素注入誘導微小割れに沿って生じる。絶縁体基板上にＳｉＧｅのない歪シリコンを形成する技術もまた報告された。Ｌａｎｇｏら、Ｐｒｅｐａｒａｔｉｏｎ ｏｆ ｎｏｖｅｌ−ＳｉＧｅ−ｆｒｅｅ ｓｔｒａｉｎｅｄ Ｓｉ ｏｎ ｉｎｓｕｌａｔｏｒ ｓｕｂｓｔｒａｔｅｓ、２００２ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＳＯＩ Ｃｏｎｆｅｒｅｎｃｅ予稿集、ｐ．２１１（２００２）。これは、エピタキシャルシリコンの薄い層がウェーハ接着の前にＳｉＧｅ上に堆積される点を除いて、上記の技術に非常に類似する。接着とウェーハスプリットとの後に、ＳｉＧｅ層が酸化とＨＦエッチングとにより除去され、非常に薄い均一な歪シリコンを酸化物の表面上に形成することを可能にする。

粘性層上に移転された後の歪ＳｉＧｅの緩和（例えば、ＢＳＧガラス）が、Ｍｏｒａｎらによる、「Ｋｉｎｅｔｉｃｓ ｏｆ ｓｔｒａｉｎ ｒｅｌａｘａｔｉｏｎ ｉｎ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｌｍｓ ｇｒｏｗｎ ｏｎ ｂｏｒｏｓｉｌｉｃａｔｅ ｇｌａｓｓ−ｂｏｎｄｅｄ ｓｕｂｓｔｒａｔｅｓ、Ｊｏｕｒｎａｌ ｏｆ Ｅｌｅｃｔｒｏｎｉｃｓ Ｍａｔｅｒｉａｌｓ」、３０、８０２（２００１）と、Ｈｕａｎｇらによる、「Ｒｅｌａｘａｔｉｏｎ ｏｆ ａ ｓｔｒａｉｎｅｄ ｅｌａｓｔｉｃ ｆｉｌｍ ｏｎ ａ ｖｉｓｃｏｕｓ ｌａｙｅｒ」、Ｍａｔ．Ｒｅｓ．Ｓｏｃ．Ｓｙｍｐ．Ｐｒｏｃ．Ｖｏｌ ６９５、（２００２）とより報告されている。ガラス基板に直接移転されたＳｉＧｅの緩和は、Ｍａａらによる、「Ｍｅｔｈｏｄ ｏｆ ｍａｋｉｎｇ ｒｅｌａｘｅｄ ｓｉｌｉｃｏｎ−ｇｅｒｍａｎｉｕｍ ｏｎ ｇｌａｓｓ ｖｉａ ｌａｙｅｒ ｔｒａｎｓｆｅｒ」、シリアル番号第１０／６７４，３６９号の２００３年９月２９日に出願された係属特許出願で開示されている。

つい最近、膜移転と水素注入とから絶縁体上に歪シリコンを形成する方法が、Ｍａａらによる、「Ｓｔｒａｉｎｅｄ ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ ｆｒｏｍ ｆｉｌｍ ｔｒａｎｓｆｅｒ ａｎｄ ｒｅｌａｘａｔｉｏｎ ｂｙ ｈｙｄｒｏｇｅｎ ｉｍｐｌａｎｔａｔｉｏｎ」、２００４年１月１２日に出願のシリアル番号第１０／７５５，６１５号において開示された。固定組成物のＳｉＧｅ層に引き続いて厚い組成上傾斜ＳｉＧｅ層を堆積しないで、代わりの方法が開示されている。この方法においては、固定ゲルマニウム組成物または傾斜ゲルマニウム組成物のどちらか一方とともに、約２５０ｎｍ〜約３５０ｎｍの間の厚さを有するより薄いＳｉＧｅ層が堆積される。緩和は水素注入緩和によって達成される。歪シリコンは、緩和ＳｉＧｅ表面のＣＭＰの後に堆積される。スプリットを誘導するのに用いられる水素は、シリコン基板領域の奥深く、歪シリコン層のはるか下でターゲットにされる。その上、基板シリコンからＳｉＧｅまでの界面により、シリコン基板領域における水素イオン注入により生成される欠陥と転移との伝播が遅延されることが促進される。固有の、低温スプリット、薄化、研磨およびエッチングプロセスは、ふくれまたはフレーキング形成なしで歪シリコン・オン・インシュレータ（ＳＳＯＩ）材料を製造するように適合されている。

しかしながら、上記参考文献のすべては、酸化物上のＳｉＧｅまたは歪シリコン、あるいは、ガラス上のＳｉＧｅの使用について記載しており、これらのうち、ガラス基板上に歪シリコン層の形成に適切であるものはない。

水素イオン注入、ウェーハ接着およびスプリットによるシリコンのガラスへの移転は、Ｃａｉらによる、「Ｓｉｎｇｌｅ ｃｒｙｓｔａｌ ｓｉｌｉｃｏｎ ｌａｙｅｒ ｏｎ ｇｌａｓｓ ｆｏｒｍｅｄ ｂｙ ｉｏｎ ｃｕｔｔｉｎｇ」、Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ、９２、３３８８、（２００２）によって説明される。しかしながら、Ｃａｉらは選択的なエッチングを容易にするためにＳｉＧｅ層を用いない。よって、従来のＣＭＰはシリコンの厚さが３０ｎｍから５０ｎｍまでの範囲内にあるとき制御することが困難であるので、シリコンの表面はスプリットの後は粗く、その粗さを滑らかにするために複雑なプロセスが要求される。また、Ｃａｉらは歪シリコン層の移転について記載しない。

Ｗａｎｇらによる、「Ｄｅｖｉｃｅ ｔｒａｎｄｆｅｒ ｔｅｃｈｎｏｌｏｇｙ ｂｙ ｂａｃｋｓｉｄｅ ｅｔｃｈｉｎｇ ｆｏｒ ｐｏｌｙ−ｓｉｌｉｃｏｎ ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒｓ ｏｎ ｇｌａｓｓ／ｐｌａｓｔｉｃ ｓｕｂｓｔｒａｔｅ」、Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．、４２、Ｌ１０４４、（２００３）は、ウェーハ接着とバックサイドエッチングとによって、ガラス基板またはプラスティック基板へ薄膜トランジスタを移転する方法について記載する。しかしながら、これは複雑なプロセスであり、制御することが困難である。シリコンの均一な層をガラス基板またはプラスティック基板上に残しながら、ウェーハの大部分をエッチングすることは困難である。

（本発明の要旨）
層の移転を介してガラス上シリコン層を製造する方法は、シリコン基板を準備することと、Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）の層をシリコン基板上に堆積することと、水素イオンを第１の水素注入ステップにおいてＳｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）層を介してシリコン基板に注入することと、第１のアニールステップにおいてシリコン基板とＳｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）層とをアニールすることにより、Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）層を緩和することと、それにより、緩和Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）層を形成することと、緩和Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）層を滑らかにすることと、シリコンの層を緩和Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）層上に堆積することと、第２の水素注入ステップにおいて水素イオンを注入することにより、ウェーハをスプリットすることを容易にすることと、ガラス基板を準備することと、ガラス基板を歪シリコン層に接着することにより、複合ウェーハを形成することと、複合ウェーハをスプリットすることにより、順に、ガラス基板と、歪シリコン層と、緩和Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）層と、シリコン基板からスプリットされたシリコン層とを有するスプリットウェーハを提供することと、スプリットウェーハをドライエッチングすることにより、シリコン基板からスプリットされたシリコン層と緩和Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）層の一部とを除去することと、スプリットウェーハをアニールすることにより、第２のアニールステップにおいて歪シリコンとガラス基板との間の接着を強めることと、スプリットウェーハを選択的にエッチングすることにより、残留するＳｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）を除去することと、それにより、歪シリコンをガラスウェーハ上に形成することと、ガラスウェーハ上のシリコン上に所望のＩＣデバイスを完成することとを含む。

歪シリコンをガラス基板上に製造することが本発明の目的である。

本発明の他の目的は、直接的なウェーハ接着と水素誘導剥離とによって緩和Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）層をガラスに移転する前に、水素注入誘導緩和によって緩和Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）層上に形成される歪シリコンの層を製造することである。

この要旨と本発明の目的とにより、本発明の性質を即座に理解することが可能になる。本発明は、図面と併せて、後に続く本発明の好ましい実施形態の詳細な説明を参照することによって、より完全に理解され得る。

本発明は、さらに以下の手段を提供する。

（項目１）
層の移転を介してシリコン・オン・グラス層を製造する方法であって、
シリコン基板を準備することと、
Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）層を該シリコン基板上に堆積することと、
シリコン層を該Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）層上に堆積することと、
ガラス基板を準備することと、
該ガラス基板を該シリコン層に接着することにより、複合ウェーハを形成することと、
該複合ウェーハをスプリットすることにより、順に、ガラス基板と、シリコン層と、Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）層と、該シリコン基板からスプリットされたシリコン層とを有するスプリットウェーハを提供することと、
該スプリットウェーハをドライエッチングすることにより、該シリコン基板からスプリットされた該シリコン層と該Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）層の一部とを除去することと、
該スプリットウェーハをアニールすることにより、該シリコンと該ガラス基板との間の該接着を強めることと、
該スプリットウェーハを選択的にエッチングすることにより、残留するＳｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）を除去し、それにより、シリコンをガラスウェーハ上に形成することと、
ガラスウェーハ上の該シリコン上に所望のＩＣデバイスを完成することと
を包含する、方法。

（項目２）
上記Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）層を堆積することは、４０ｎｍ〜５０ｎｍの間の厚さまでＳｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）層を堆積することを含む、項目１に記載の方法。

（項目３）
上記シリコン層を堆積することは、１０ｎｍ〜５０ｎｍの間の厚さまでシリコン層を堆積することを含む、項目１に記載の方法。

（項目４）
上記シリコン層を堆積することは、歪シリコン層を堆積することを含む、項目３に記載の方法。

（項目５）
上記シリコン層を堆積することは、非歪シリコン層を堆積することを含む、項目３に記載の方法。

（項目６）
上記スプリットウェーハを提供することは、４５０℃未満の温度で１時間〜３時間の間、上記複合ウェーハをアニールすることにより、上記シリコン／Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）／シリコン層のふくれを避けることを含む、項目１に記載の方法。

（項目７）
上記Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）層を上記シリコン基板上に堆積した後に、水素イオンを第１の水素注入ステップにおいて該Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）層を介して該シリコン基板に注入することと、
第１のアニールステップにおいて該シリコン基板とＳｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）層とをアニールすることにより、該Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）層を緩和し、それにより、緩和Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）層を形成することと、
緩和Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）層を滑らかにすることとをさらに包含し、
シリコン層を該Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）上に堆積することは、歪シリコン層を該Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）上に堆積することと、第２の水素注入ステップにおいて、該歪シリコン層を介して水素イオンを注入することにより、該ウェーハをスプリットすることを容易にすることとを包含し、
該スプリットウェーハを提供することは、上記複合ウェーハをスプリットすることにより、順に、ガラス基板と、歪シリコン層と、緩和Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）層と、該シリコン基板からスプリットされたシリコン層とを有するスプリットウェーハを提供することを包含する、項目１に記載の方法。

（項目８）
上記第１の水素注入は、１０ＫｅＶと１００ＫｅＶとの間のエネルギーにおいて、２・１０^１４ｃｍ^−２〜２・１０^１６ｃｍ^−２の間の用量でＨ _２ ^＋イオンを注入することを含む、項目７に記載の方法。

（項目９）
上記第２の水素注入は、１４０ｋｅＶのエネルギーにおいて、４・１０^１６ｃｍ^−２の用量で、上記Ｓｉ／Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）界面の下３００ｎｍ〜５００ｎｍの間の注入深さまでＨ_２ ^＋イオンを注入することを含む、項目７に記載の方法。

（項目１０）
上記スプリットウェーハを提供することは、４５０℃未満の温度で、１時間〜３時間の間、上記複合ウェーハをアニールすることにより、上記シリコン／Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）／シリコンのふくれを避けることを含む、項目７に記載の方法。

（項目１１）
上記ガラス基板を準備することは、平らなガラス基板を準備することと、絶縁層が形成されたガラス基板を準備することとからなる基板準備の群から得られる基板を準備することを含み、
該絶縁層は、プラズマ堆積と、ＣＶＤと、スパッタリングと、他の技術の堆積方法とからなる堆積方法の群から得られる堆積方法によって堆積される、項目１に記載の方法。

（項目１２）
上記絶縁層は、１０ｎｍ〜１μｍの間の厚さまで形成され得る、項目１１に記載の方法。

（項目１３）
層の移転を介してシリコン・オン・グラス層を製造する方法であって、
シリコン基板を準備することと、
Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）層を該シリコン基板上に堆積することと、
水素イオンを第１の水素注入ステップにおいて該Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）層を介して該シリコン基板に注入することと、
第１のアニールステップにおいて該シリコン基板とＳｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）層とをアニールすることにより、該Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）層を緩和し、それにより、緩和Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）層を形成することと、
該緩和Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）層を滑らかにすることと、
歪シリコン層を該緩和Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）層上に堆積することと、
第２の水素注入ステップにおいて、水素イオンを注入することにより、該ウェーハをスプリットすることを容易にすることと、
ガラス基板を準備することと、
該ガラス基板を該歪シリコン層に接着することにより、複合ウェーハを形成することと、
該複合ウェーハをスプリットすることにより、順に、ガラス基板と、シリコン層と、緩和Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）層と、該シリコン基板からスプリットされたシリコン層とを有するスプリットウェーハを提供することと、
該スプリットウェーハをドライエッチングすることにより、該シリコン基板からスプリットされた該シリコン層と該緩和Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）層の一部とを除去することと、
該スプリットウェーハをアニールすることにより、第２のアニールステップにおいて該シリコンと該ガラス基板との間の該接着を強めることと、
該スプリットウェーハを選択的にエッチングすることにより、残留するＳｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）を除去し、それにより、シリコンをガラスウェーハ上に形成することと、
ガラスウェーハ上の該シリコン上に所望のＩＣデバイスを完成することとを包含する、方法。

（項目１４）
上記Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）層を堆積することは、４０ｎｍ〜５００ｎｍの間の厚さまでＳｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）層を堆積することを含む、項目１３に記載の方法。

（項目１５）
上記第１の水素注入は、１０ＫｅＶと１００ＫｅＶとの間のエネルギーにおいて、２・１０^１４ｃｍ^−２〜２・１０^１６ｃｍ^−２の間の用量で注入されるＨ_２ ^＋イオンを注入することを含む、項目１３に記載の方法。

（項目１６）
上記歪シリコン層を堆積することは、１０ｎｍ〜５０ｎｍの間の厚さまで歪シリコン層を堆積することを含む、項目１３に記載の方法。

（項目１７）
上記第２の水素注入は、１４０ｋｅＶのエネルギーにおいて、４・１０^１６ｃｍ^−２の用量で、上記Ｓｉ／Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）界面の下３００ｎｍ〜５００ｎｍの間の注入深さまでＨ_２ ^＋イオンを注入することを含む、項目１３に記載の方法。

（項目１８）
上記スプリットウェーハを提供することは、４５０℃未満の温度で１時間〜３時間の間、上記複合ウェーハをアニールすることにより、上記シリコン／Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）／シリコン層のふくれを避けることを含む、項目１３に記載の方法。

（項目１９）
上記ガラス基板を準備することは、平らなガラス基板を準備することと、絶縁層が形成されたガラス基板を準備することとからなる基板準備の群から得られる基板を準備することを含み、
該絶縁層は、プラズマ堆積と、ＣＶＤと、スパッタリングと、他の技術の堆積方法とからなる堆積方法の群から得られる堆積方法によって堆積される、項目１３に記載の方法。

（項目２０）
上記絶縁層は、１０ｎｍ〜１μｍの間の厚さまで形成され得る、項目１９に記載の方法。
（摘要）
層の転写を介してガラス上シリコン層を製造する方法は、Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）層をシリコン基板上に堆積することと、Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）層を緩和することと、シリコン層を緩和Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）層上に堆積することと、第２の水素注入ステップにおいて水素イオンを注入することにより、ウェーハをスプリットすることを容易にすることと、ガラス基板を歪シリコン層に接着することにより、複合ウェーハを形成することと、複合ウェーハをスプリットすることにより、スプリットウェーハを提供することと、スプリットウェーハを処理することにより、それを続くデバイス製造のために準備することとを包含する。

本発明の目的は、ガラス（ＳＯＧ）基板上に歪シリコン層を製造することである。歪シリコン層は、初めに、水素注入誘導緩和によって緩和Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）層上に形成される。この膜は、次いで、直接ウェーハ接着と水素誘導剥離とによってガラスに移転される。Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）とシリコンとの間の高いエッチング選択性が原因で、Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）層の一部もまたガラスに移転されるが、５０ｎｍ未満の厚さを有する非常に滑らかなシリコン層が容易に得られ得る。本発明の方法により、安価なガラス基板上に高度なデバイスを展開することが可能になる。高度なディスプレイデバイスへの最近の必要性は、ここで明らかにされるように、改良されたシリコンの品質によって促進され得る。

酸化ウェーハを用いる代わりに、緩和Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）上の歪シリコンは、コーニング（Ｃｏｒｎｉｎｇ）１７３７ガラスウェーハに接着される。プロセスは、ここで援用した２００４年１月１２日出願のシリアル番号第１０／７５５，６１５号において開示される、歪シリコン・オン・インシュレータ（ｓｔｒａｉｎｅｄ−ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ：ＳＳＯＩ）プロセスに類似する。プロセスステップは、以下の説明において、かつ、図１と図２〜図１０とを参照しながら説明される。

ガラス上のＳｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）
図１および図２をここで参照すると、シリコン基板２０が準備され、Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）２２の層が約４０ｎｍ〜５００ｎｍの間の厚さまで堆積される。図３に示されるように、第１の水素注入２４が行われて、Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）膜の緩和を誘導する。Ｈ_２ ^＋イオンは、約１０ＫｅＶと１００ＫｅＶとの間のエネルギーにおいて、約２・１０^１４ｃｍ^−２〜２・１０^１６ｃｍ^−２の間の用量で注入される。基板と堆積した層とは、次いで、アニールすることにより、Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）層を緩和する（２６）。そのようなアニールは、約２５０℃〜１０００℃までの間の温度で、約６秒〜４時間の間行われる。

ウェーハはその後、化学機械的研磨２８（ＣＭＰ）によって処理されることにより（図４）、緩和ステップから生じる僅かな表面リプルが除去される。ＣＭＰの後、ウェーハ表面は不要なものが取り除かれている。

歪シリコン層３０は、約１０ｎｍ〜５０ｎｍの間の厚さまで堆積され（図５）、ガラス基板３４が準備される。当業者によって理解されるように、ここで用いられるガラス基板３４の準備は、平らなガラス基板の準備、あるいは、酸化層といった絶縁層で塗布されたガラス基板の準備を意味する。この絶縁層は、プラズマ堆積、ＣＶＤ、スパッタリングまたは他の技術の堆積方法といった任意の堆積方法によって形成され得る。絶縁層は約１０ｎｍ〜１μｍの間の厚さまで形成され得る。

第２のＨ_２ ^＋イオン注入３２が行われることにより、ウェーハスプリットを促進する。注入の深さは、例えば、約１４０ｋｅＶのエネルギーにおいて、Ｈ_２ ^＋イオンの約４Ｅ１６ｃｍ^−２の用量で、バルクＳｉ／Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）界面の下３００ｎｍ〜５００ｎｍを超えてターゲットにされる。好ましい注入エネルギーは、Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）／シリコン基板界面を越えてシリコン領域の奥深くまで水素を動かすのに十分であるが、ＳＯＧ基板（例えば、ディスプレイまたはセンサデバイスの用途）を意図的に使用することによっては、より低いエネルギーで水素イオンを注入することで十分である。

ここで、図７を参照すると、酸化物のＰＥＣＶＤおよび希ＳＣ−１溶液における処理といった適切な表面処理の後のウェーハ接着３６により、ガラス基板３４が歪シリコン層３０に接着され、複合ウェーハが形成される。複合ウェーハは、次いで、３２ａにおいて示されるように、第２の水素注入領域に沿って熱アニール３８することによってスプリットされ、図８に描かれた構造が得られる。このアニールステップは、膜のふくれ（ｂｌｉｓｔｅｒｉｎｇ）を防ぐために４５０℃未満の温度（例えば、３７５℃）で行われる。典型的なスプリットアニールは、約１時間から３時間までの時間を要する。

ウェーハは、ドライエッチング４０されることにより、シリコン２０とＳｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）層２２の一部とを除去し、図９の構造になる。ドライエッチングが行われることにより、シリコンおよびＳｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）が除去され、後に続くシリコンとガラスとの間の接着を強化するためのアニールステップ４２の間に、ふくれが発生しないことが保証される。ウェットエッチングは、この状態においては適切ではない。なぜならば、本発明の方法においてこの時点では弱い接着があるため、シリコンを含む膜がガラス基板から浮かび上がる可能性があるからである。アニールステップ４２が行われることにより、シリコン３０とガラス基板３４、あるいは、基板３４上に形成された絶縁層との間の接着力が強化される。これは不可欠なステップである。なぜならば、シリコン−ガラス接着は、本発明の方法における後に続くステップに耐えるよう十分に強くなければならないからである。

本発明の方法における次のステップは、ウェーハのＣＭＰ４４によりウェーハスプリットの後の粗さを除去することである。別の実施形態においては、ＳＣ−１溶液におけるエッチングの間、Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）とシリコンとの間のエッチング選択性に応じて、また、スプリット面の粗さに応じて、このステップは省略され得る。例えば、ＳＣ−１溶液における選択的ウェットエッチング４６が行われることにより、残留するＳｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）が除去され、図１０に描かれた構造が得られる。このステップの後、さらなる製造ステップ４８が行われることにより、ＳＯＧウェーハ上に所望のデバイスが製造される。

代わりの技術は、Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）上にエピタキシャルシリコンを堆積することであり、Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）は、水素注入および緩和アニールの後に緩和され得る。

本発明の方法は、歪シリコンの移転との関連において記載されているが、同様のアプローチは非歪シリコンの移転に適用され得、ここでは、水素注入およびアニールによるＳｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）緩和のステップが省略される。緩和によって表面リプル構造を除去するＣＭＰステップもまた必要ではない。ガラスウェーハ上の非歪シリコンの移転に適用される本発明の方法は、以下のようなものである。（１）シリコン上のＳｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）堆積、（２）シリコン層を堆積する、（３）ガラス基板を準備する、（４）適切な表面処理の後にウェーハを接着する、（５）熱アニールによってスプリットする、（６）ドライエッチングにより余分なシリコンとＳｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）層の一部とを除去する、（７）必要に応じて、ＣＭＰにより、ウェーハスプリットの結果生じる粗さを取り除く、および（８）選択的なウェットエッチングにより残留するＳｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）を除去する。

ＣＭＰの後の緩和Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）は、約４０ｎｍ〜３００ｎｍの間の厚さを有する。エピタキシャルシリコンの厚さは、約３０ｎｍ〜３５０ｎｍの間で変動する。Ｈ_２ ^＋スプリット注入は、約５０ｋｅＶ〜１６０ｋｅＶの間で、約２Ｅ１６ｃｍ^−２〜６Ｅ１６ｃｍ^−２の間の用量で行われる。接着に先立つ表面処理は、引用した係属出願に記載されている通りである。スプリットは、約３００℃〜４５０℃の間の温度で、約２時間〜３時間行われる。ウェーハスプリットの後、最上のシリコン区分とＳｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）層の一部とが、ドライエッチングステップによって除去される。ポストドライエッチングアニールは、約４００℃〜６５０℃の間において、約３０分〜２時間の間行われた。微スケールのＣＭＰが実行されて、スプリットすることから生じる粗さが除去され、その後にＳｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）層を除去する選択的なエッチングステップが続いた。

図１１および図１２は、それぞれスプリットした直後と、最後の選択的エッチングをした直後とのウェーハ表面の特徴を比較する。図１１は、スプリットした後の歪シリコン／Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）／シリコン・オン・グラスを描いており、この歪シリコンは約３５ｎｍの厚さである。図１２は、最後の選択的エッチングステップの後の歪シリコンウェーハ・オン・グラスを描いており、ここで、３５ｎｍ厚さのシリコンは、非常に滑らかな表面を有するように示される。シリコンは、０．８０％二軸歪み（ｂｉａｘｉａｌ ｓｔｒａｉｎ）を下回る。引張歪は、１００％緩和されており、２０％〜３０％の間のゲルマニウム含量を有するＳｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）基板に等しい。図１３は、ガラス上の３５ｎｍ歪シリコンのＸＲＤエリアマップを示す。引張歪は、１００％緩和されており、２１％のゲルマニウム含量を有するＳｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）基板に等しい。

このように、層の移転を介してガラス上にシリコンを製造する方法について記載してきた。さらなる改変と改良とが、添付の請求項に規定される本発明の範囲内でなされ得ることを理解されたい。

本発明の方法のブロック図である。 本発明の方法に従うシリコン・オン・グラス構造の製造における段階的ステップを示す。 同じくシリコン・オン・グラス構造の製造における段階的ステップを示す。 同じくシリコン・オン・グラス構造の製造における段階的ステップを示す。 同じくシリコン・オン・グラス構造の製造における段階的ステップを示す。 同じくシリコン・オン・グラス構造の製造における段階的ステップを示す。 同じくシリコン・オン・グラス構造の製造における段階的ステップを示す。 同じくシリコン・オン・グラス構造の製造における段階的ステップを示す。 同じくシリコン・オン・グラス構造の製造における段階的ステップを示す。 同じくシリコン・オン・グラス構造の製造における段階的ステップを示す。 スプリットの後のＳｉ／Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）／シリコン・オン・グラスを示す。 本発明の方法の最終の段階的エッチングステップの後の歪シリコン・オン・グラスを示す。 歪シリコン・オン・グラスのＸＲＤエリアマップである。

符号の説明

２０ シリコン基板
２２ Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）層
３０ 歪シリコン層
３４ ガラス基板

Claims (20)

1. 層の移転を介してシリコン・オン・グラス層を製造する方法であって、
   シリコン基板を準備することと、
   Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）層を該シリコン基板上に堆積することと、
   シリコン層を該Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）層上に堆積することと、
   ガラス基板を準備することと、
   該ガラス基板を該シリコン層に接着することにより、複合ウェーハを形成することと、
   該複合ウェーハをスプリットすることにより、順に、ガラス基板と、シリコン層と、Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）層と、該シリコン基板からスプリットされたシリコン層とを有するスプリットウェーハを提供することと、
   該スプリットウェーハをドライエッチングすることにより、該シリコン基板からスプリットされた該シリコン層と該Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）層の一部とを除去することと、
   該スプリットウェーハをアニールすることにより、該シリコンと該ガラス基板との間の該接着を強めることと、
   該スプリットウェーハを選択的にエッチングすることにより、残留するＳｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）を除去し、それにより、シリコンをガラスウェーハ上に形成することと、
   ガラスウェーハ上の該シリコン上に所望のＩＣデバイスを完成することと
   を包含する、方法。
2. 前記Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）層を堆積することは、４０ｎｍ〜５０ｎｍの間の厚さまでＳｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）層を堆積することを含む、請求項１に記載の方法。
3. 前記シリコン層を堆積することは、１０ｎｍ〜５０ｎｍの間の厚さまでシリコン層を堆積することを含む、請求項１に記載の方法。
4. 前記シリコン層を堆積することは、歪シリコン層を堆積することを含む、請求項３に記載の方法。
5. 前記シリコン層を堆積することは、非歪シリコン層を堆積することを含む、請求項３に記載の方法。
6. 前記スプリットウェーハを提供することは、４５０℃未満の温度で１時間〜３時間の間、前記複合ウェーハをアニールすることにより、前記シリコン／Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）／シリコン層のふくれを避けることを含む、請求項１に記載の方法。
7. 前記Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）層を前記シリコン基板上に堆積した後に、水素イオンを第１の水素注入ステップにおいて該Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）層を介して該シリコン基板に注入することと、
   第１のアニールステップにおいて該シリコン基板とＳｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）層とをアニールすることにより、該Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）層を緩和し、それにより、緩和Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）層を形成することと、
   緩和Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）層を滑らかにすることとをさらに包含し、
   シリコン層を該Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）上に堆積することは、歪シリコン層を該Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）上に堆積することと、第２の水素注入ステップにおいて、該歪シリコン層を介して水素イオンを注入することにより、該ウェーハをスプリットすることを容易にすることとを包含し、
   該スプリットウェーハを提供することは、前記複合ウェーハをスプリットすることにより、順に、ガラス基板と、歪シリコン層と、緩和Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）層と、該シリコン基板からスプリットされたシリコン層とを有するスプリットウェーハを提供することを包含する、請求項１に記載の方法。
8. 前記第１の水素注入は、１０ＫｅＶと１００ＫｅＶとの間のエネルギーにおいて、２・１０^１４ｃｍ^−２〜２・１０^１６ｃｍ^−２の間の用量でＨ _２ ^＋イオンを注入することを含む、請求項７に記載の方法。
9. 前記第２の水素注入は、１４０ｋｅＶのエネルギーにおいて、４・１０^１６ｃｍ^−２の用量で、前記Ｓｉ／Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）界面の下３００ｎｍ〜５００ｎｍの間の注入深さまでＨ_２ ^＋イオンを注入することを含む、請求項７に記載の方法。
10. 前記スプリットウェーハを提供することは、４５０℃未満の温度で、１時間〜３時間の間、前記複合ウェーハをアニールすることにより、前記シリコン／Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）／シリコンのふくれを避けることを含む、請求項７に記載の方法。
11. 前記ガラス基板を準備することは、平らなガラス基板を準備することと、絶縁層が形成されたガラス基板を準備することとからなる基板準備の群から得られる基板を準備することを含み、
    該絶縁層は、プラズマ堆積と、ＣＶＤと、スパッタリングと、他の技術の堆積方法とからなる堆積方法の群から得られる堆積方法によって堆積される、請求項１に記載の方法。
12. 前記絶縁層は、１０ｎｍ〜１μｍの間の厚さまで形成され得る、請求項１１に記載の方法。
13. 層の移転を介してシリコン・オン・グラス層を製造する方法であって、
    シリコン基板を準備することと、
    Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）層を該シリコン基板上に堆積することと、
    水素イオンを第１の水素注入ステップにおいて該Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）層を介して該シリコン基板に注入することと、
    第１のアニールステップにおいて該シリコン基板とＳｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）層とをアニールすることにより、該Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）層を緩和し、それにより、緩和Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）層を形成することと、
    該緩和Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）層を滑らかにすることと、
    歪シリコン層を該緩和Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）層上に堆積することと、
    第２の水素注入ステップにおいて、水素イオンを注入することにより、該ウェーハをスプリットすることを容易にすることと、
    ガラス基板を準備することと、
    該ガラス基板を該歪シリコン層に接着することにより、複合ウェーハを形成することと、
    該複合ウェーハをスプリットすることにより、順に、ガラス基板と、シリコン層と、緩和Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）層と、該シリコン基板からスプリットされたシリコン層とを有するスプリットウェーハを提供することと、
    該スプリットウェーハをドライエッチングすることにより、該シリコン基板からスプリットされた該シリコン層と該緩和Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）層の一部とを除去することと、
    該スプリットウェーハをアニールすることにより、第２のアニールステップにおいて該シリコンと該ガラス基板との間の該接着を強めることと、
    該スプリットウェーハを選択的にエッチングすることにより、残留するＳｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）を除去し、それにより、シリコンをガラスウェーハ上に形成することと、
    ガラスウェーハ上の該シリコン上に所望のＩＣデバイスを完成することとを包含する、方法。
14. 前記Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）層を堆積することは、４０ｎｍ〜５００ｎｍの間の厚さまでＳｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）層を堆積することを含む、請求項１３に記載の方法。
15. 前記第１の水素注入は、１０ＫｅＶと１００ＫｅＶとの間のエネルギーにおいて、２・１０^１４ｃｍ^−２〜２・１０^１６ｃｍ^−２の間の用量で注入されるＨ_２ ^＋イオンを注入することを含む、請求項１３に記載の方法。
16. 前記歪シリコン層を堆積することは、１０ｎｍ〜５０ｎｍの間の厚さまで歪シリコン層を堆積することを含む、請求項１３に記載の方法。
17. 前記第２の水素注入は、１４０ｋｅＶのエネルギーにおいて、４・１０^１６ｃｍ^−２の用量で、前記Ｓｉ／Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）界面の下３００ｎｍ〜５００ｎｍの間の注入深さまでＨ_２ ^＋イオンを注入することを含む、請求項１３に記載の方法。
18. 前記スプリットウェーハを提供することは、４５０℃未満の温度で１時間〜３時間の間、前記複合ウェーハをアニールすることにより、前記シリコン／Ｓｉ_ｘＧｅ_{（１−ｘ)}（０≦ｘ≦１）／シリコン層のふくれを避けることを含む、請求項１３に記載の方法。
19. 前記ガラス基板を準備することは、平らなガラス基板を準備することと、絶縁層が形成されたガラス基板を準備することとからなる基板準備の群から得られる基板を準備することを含み、
    該絶縁層は、プラズマ堆積と、ＣＶＤと、スパッタリングと、他の技術の堆積方法とからなる堆積方法の群から得られる堆積方法によって堆積される、請求項１３に記載の方法。
20. 前記絶縁層は、１０ｎｍ〜１μｍの間の厚さまで形成され得る、請求項１９に記載の方法。
    

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