JP3648466B2 - 電界効果トランジスタ、半導体基板、電界効果トランジスタの製造方法及び半導体基板の製造方法 - Google Patents
電界効果トランジスタ、半導体基板、電界効果トランジスタの製造方法及び半導体基板の製造方法 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、電界効果トランジスタ、半導体基板、電界効果トランジスタの製造方法及び半導体基板の製造方法に関する。
【０００２】
【従来の技術】
マイクロプロセサ等の大規模集積回路（ＬＳＩ）の高速化、高機能化、低消費電力化を図るためには、回路を構成する個々のトランジスタの駆動力を維持或いは向上させつつ微細化する必要がある。例えば従来、ＭＯＳＦＥＴにおいては、ゲート長を短縮することで対応してきた。
【０００３】
しかしながら、近年、ゲート長を短縮するには技術的或いは経済的な障壁が急激に高くなってきている。そこで、ゲート長を短縮する方法以外に、ＬＳＩを高速化させる方法として、高移動度のチャネル材料を用いる方法がある。
【０００４】
高移動度のチャネル材料として、歪Ｓｉや歪ＳｉＧｅが注目されている。このうち歪Ｓｉは、Ｓｉより格子定数の大きな格子緩和ＳｉＧｅ上にエピタキシャル成長させることにより形成される。また歪ＳｉＧｅは、これよりＧｅ組成比が大きな格子緩和ＳｉＧｅ上にエピタキシャル成長することにより形成される。歪Ｓｉは、面内の引張り歪により、また、歪ＳｉＧｅは面内の圧縮歪により、電子、正孔の移動度がいずれも増大する。また、下地の格子緩和ＳｉＧｅとチャネル材料とのＧｅ組成差が大きいほど、すなわち格子定数の差が大きいほどチャネル層に導入される歪量が大きくなり、移動度は大きくなる。
【０００５】
本発明者らは、歪Ｓｉ及び歪ＳｉＧｅとＳＯＩ（Ｓｉ−ｏｎ−ｉｎｓｕｌａｔｏｒ）構造とを組み合わせたＭＯＳＦＥＴ（歪ＳＯＩ−ＭＯＳＦＥＴ）を提案し、さらに動作実証してきた。（T. Mizuno, S. Takagi, N. Sugiyama, J. Koga, T. Tezuka, K. Usuda, T. Hatakeyama, A. Kurobe, and A. Toriumi, IEDM Technical Digests p.934 (1999) ）。
【０００６】
図９に、歪Ｓｉを用いた歪ＳＯＩ−ＭＯＳＦＥＴの断面図を示す。
【０００７】
図９に示すように、歪ＳＯＩ−ＭＯＳＦＥＴは、Ｓｉ基板７と、このＳｉ基板７上に形成された絶縁層６と、この絶縁層６上に形成された格子緩和Ｓｉ０．９Ｇｅ０．１バッファ層４と、この格子緩和Ｓｉ０．９Ｇｅ０．１バッファ層４上に形成された歪Ｓｉ層３と、この歪Ｓｉ層３上に形成されたゲート酸化層２と、このゲート酸化層２上に形成されたゲート電極１とを具備している。ゲート酸化層２下の歪Ｓｉ層３はチャネル領域となり、このチャネル領域を挟むようにソース領域及びドレイン領域８が形成されている。
【０００８】
このような歪ＳＯＩ−ＭＯＳＦＥＴは、歪Ｓｉ層３をチャネルとして用いているのでキャリア移動度が高いという利点がある。また、この利点のほか、ＳＯＩ構造により接合容量を小さくできる利点、また、不純物濃度を低く抑えたまま微細化ができる利点がある。さらに、インパクトイオン化で発生した正孔が緩和ＳｉＧｅ層を通してソース領域に容易に吸収されるため、通常ＳＯＩ構造で問題となるボディ浮遊効果も抑制することができる。
【０００９】
本発明者らの研究の結果、このような利点を有する歪ＳＯＩ−ＭＯＳＦＥＴを実用させるためには、格子緩和Ｓｉ１−ｘＧｅｘバッファ層４をより低転位密度で、かつほぼ完全に格子緩和し、厚さ３０ｎｍ以下に抑える必要があることが分かった。このような条件を満足する格子緩和Ｓｉ１−ｘＧｅｘバッファ層４上に歪Ｓｉ層３をエピタキシャル成長させることで歪Ｓｉ層３の移動度をより向上させることができることが分かった。
【００１０】
このような格子緩和Ｓｉ１−ｘＧｅｘバッファ層４を形成するための方法として、本発明者らは絶縁層６上にＧｅ組成比が低いＳｉ１−ｘＧｅｘ層（ｘ＝０．１）を成長させ、このＳｉ１−ｘＧｅｘ層（ｘ＝０．１）層を高温で熱酸化する方法を見出している。これは熱酸化が進むにつれてＳｉ１−ｘＧｅｘ層（ｘ＝０．１）のＧｅが濃縮されＧｅ組成比の高いＳｉ１−ｘＧｅｘ層（ｘ＞０．５）が形成されると同時に、このＳｉ１−ｘＧｅｘ層（ｘ＞０．５）が格子緩和し、薄層化することを利用したものである。（T. Tezuka, N. Sugiyama, T. Mizuno, M. Suzuki, and S. Takagi, Extended Abstracts of the 2000 International Conference on Solid State Devices and Materials (Sendai, 2000), p. 472.）。
【００１１】
【発明が解決しようとする課題】
絶縁層６上に形成されたＧｅ組成比が小さいＳｉ１−ｘＧｅｘ層（ｘ＝０．１）を、高温で乾燥熱酸化することにより、表面に形成されるＳｉＧｅ酸化層中からＧｅ原子が吐き出され、残りのＳｉＧｅ層中に蓄積される。一方、下地層の絶縁層６はＧｅ原子がＳｉ基板７中に拡散するのを防ぐ。したがって、酸化が進行するとともに残りのＳｉＧｅ層中のＧｅ組成比は増大する。
【００１２】
Ｇｅ組成比が高いほどＳｉＧｅの格子定数は大きくなるので、絶縁層６とＳｉＧｅ層４との界面にはせん断応力が生じる。界面での滑り或いは絶縁層６の塑性変形が充分であれば、このせん断応力によりＳｉＧｅ層４は自由に伸縮できるので、格子緩和が転位の発生を伴うことなく進行する。
【００１３】
しかしながら、絶縁層６が特にＳｉＯ２の場合、１２００℃という高温で熱酸化しても、ＳｉＧｅ層４と絶縁層６との間で滑り或いは塑性変形が十分に生じないために、ＳｉＧｅ層４は十分に緩和しない。したがって１２００℃という高温で熱酸化しても十分な滑り或いは塑性変形が生じないので転位発生によるモードでＳｉＧｅ層４が格子緩和してしまう。さらに温度を高くすれば、ＳｉＯ２が軟化してＳｉＧｅ層４と絶縁層６との間で滑り或いは絶縁層が塑性変形しやすくなるがこの場合ＳｉＧｅ層４が融解してしまうという問題がある。
【００１４】
このようにＳｉＧｅ層が溶解しないようにして貫通転位密度を実用上の目安となる値１０４ｃｍ−２まで低減するのが困難であるという問題があった。
【００１５】
本発明は、格子緩和ＳｉＧｅ層の貫通転位密度を低減でき、この格子緩和ＳｉＧｅ層上に歪Ｓｉ層或いは歪ＳｉＧｅ層を形成した電界効果トランジスタを提供することを目的とする。
【００１６】
【課題を解決するための手段】
上記目的を達成するために、本発明は、Ｓｉ層と、このＳｉ層表面上に形成されたＳｉ酸化物層と、このＳｉ酸化物層表面上に形成された、Ｓｉ酸化物にＧｅ酸化物を含有したＧｅ酸化物含有層と、このＧｅ酸化物含有層表面上に形成された格子緩和ＳｉＧｅ層と、この格子緩和ＳｉＧｅ層表面上に形成された歪Ｓｉ層あるいは歪ＳｉＧｅ層と、この歪Ｓｉ層あるいは歪ＳｉＧｅ層表面上に形成されたゲート絶縁層と、このゲート絶縁層表面上に形成されたゲート電極と、前記歪Ｓｉ層あるいは歪ＳｉＧｅ層中に形成されたソース領域及びドレイン領域とを具備することを特徴とする電界効果トランジスタを提供する。
【００１７】
また、本発明は、Ｓｉ層と、このＳｉ層表面上に形成された第１のＳｉ酸化物層と、この第１のＳｉ酸化物層表面上に形成された、Ｓｉ酸化物にＧｅ酸化物を含有したＧｅ酸化物含有層と、このＧｅ酸化物層表面上に形成された第２のＳｉ酸化物層と、この第２のＳｉ酸化物層表面上に形成された格子緩和ＳｉＧｅ層と、この格子緩和ＳｉＧｅ層表面上に形成された歪Ｓｉ層あるいは歪ＳｉＧｅ層と、この歪Ｓｉ層あるいは歪ＳｉＧｅ層表面上に形成されたゲート絶縁層と、このゲート絶縁層表面上に形成されたゲート電極と、前記歪Ｓｉ層あるいは歪ＳｉＧｅ層中に形成されたソース領域及びドレイン領域とを具備することを特徴とする電界効果トランジスタを提供する。
【００１８】
また、本発明は前記Ｇｅ酸化物含有層のＧｅ酸化物は１重量％以上５０重量％以下であることを特徴とする電界効果トランジスタを提供する。
【００１９】
また、本発明は、Ｓｉ層と、このＳｉ層表面上に形成された第 1 のＳｉ酸化物層と、この第 1 のＳｉ酸化物層表面上に形成された、Ｓｉ酸化物にＧｅ酸化物を含有したＧｅ酸化物含有層と、このＧｅ酸化物含有層表面上に形成された格子緩和ＳｉＧｅ層とを具備することを特徴とする半導体基板を提供する。
【００２０】
また、本発明は、Ｓｉ層と、このＳｉ層表面上に形成された第 1 のＳｉ酸化物層と、この第 1 のＳｉ酸化物層表面上に形成された、Ｓｉ酸化物にＧｅ酸化物を含有したＧｅ酸化物含有層と、このＧｅ酸化物含有層表面上に形成された第２のＳｉ酸化物層と、この第２のＳｉ酸化物層表面上に形成された格子緩和ＳｉＧｅ層とを具備することを特徴とする半導体基板を提供する。
【００２１】
また、本発明は、第1のＳｉ層表面上にＳｉＧｅ層を形成する工程と、前記ＳｉＧｅ層表面上に第２のＳｉ層を形成する工程と、前記第２のＳｉ層の全てと前記ＳｉＧｅ層の一部を酸化することにより前記第２のＳｉ層を第1のＳｉ酸化物層とし、前記ＳｉＧｅ層の一部をＳｉ酸化物とＧｅ酸化物の混合酸化物であるＧｅ酸化物含有層とする工程と、前記第1のＳｉ層中にマイクロクラック領域を形成する工程と、前記第１のＳｉ酸化物層と第２のＳｉ層を接合する工程と、前記第1のＳｉ層の一部を前記マイクロクラック領域で前記第 1 のＳｉ層の残部から剥離する工程と、前記第1のＳｉ層表面から酸化することにより前記第1のＳｉ層を第２のＳｉ酸化物層とし、前記ＳｉＧｅ層の前記Ｇｅ酸化物含有層に隣接する領域を格子緩和ＳｉＧｅ層にする工程と、前記第２のＳｉ酸化物層を除去する工程と、前記格子緩和ＳｉＧｅ層表面に歪Ｓｉ層あるいは歪ＳｉＧｅ層を形成する工程と、前記歪Ｓｉ層あるいは歪ＳｉＧｅ層表面上にゲート酸化膜、ゲート電極を形成するとともに、前記歪Ｓｉ層あるいは歪ＳｉＧｅ層中にソース領域並びにドレイン領域を形成する工程とを具備することを特徴とする電界トランジスタの製造方法を提供する。
【００２２】
また、本発明は、第1のＳｉ層表面上にＳｉ酸化物層を形成する工程と、前記Ｓｉ酸化物層表面からＧｅイオン並びに酸素イオンを注入することにより前記Ｓｉ酸化物層表面にＧｅ・酸素含有層を形成する工程と、第２のＳｉ層表面上にＳｉＧｅ層を形成する工程と、前記ＳｉＧｅ層表面上に第３のＳｉ層を形成する工程と、前記第２のＳｉ層中にマイクロクラック領域を形成する工程と、前記Ｇｅ・酸素含有層と前記第３のＳｉ層を接合する工程と、前記第２のＳｉ層の一部を前記マイクロクラック領域で前記第 1 のＳｉ層の残部から剥離する工程と、前記第２のＳｉ層表面から酸化することにより、格子緩和ＳｉＧｅ層を形成し、同時に、前記Ｇｅ・酸素含有層をＳｉ酸化物とＧｅ酸化物の混合酸化物であるＧｅ酸化物含有層とする工程と、前記第２のＳｉ酸化物層を除去する工程と、前記格子緩和ＳｉＧｅ層表面に歪Ｓｉ層あるいは歪ＳｉＧｅ層を形成する工程と、前記歪Ｓｉ層あるいは歪ＳｉＧｅ層上にゲート酸化膜、ゲート電極を形成するとともに、前記歪Ｓｉ層あるいは歪ＳｉＧｅ層中にソース領域並びにドレイン領域を形成する工程とを具備することを特徴とする電界効果トランジスタの製造方法を提供する。
【００２３】
また、本発明は、第1のＳｉ層表面上にＳｉＧｅ層を形成する工程と、前記ＳｉＧｅ層表面上に第２のＳｉ層を形成する工程と、前記第２のＳｉ層の全てと前記ＳｉＧｅ層の一部を酸化することにより前記第２のＳｉ層を第1のＳｉ酸化物層とし前記ＳｉＧｅ層の一部をＳｉ酸化物とＧｅ酸化物の混合酸化物であるＧｅ酸化物含有層とする工程と、前記第1のＳｉ層中にマイクロクラック領域を形成する工程と、前記第１のＳｉ酸化物層と第２のＳｉ層を接合する工程と、前記第1のＳｉ層の一部を前記マイクロクラック領域で前記第 1 のＳｉ層の残部から剥離する工程と、前記第1のＳｉ層表面から酸化することにより前記第1のＳｉ層を第２のＳｉ酸化物層とし、前記ＳｉＧｅ層の前記Ｇｅ酸化物含有層に隣接する領域を格子緩和ＳｉＧｅ層にする工程とを具備することを特徴とする半導体基板の製造方法を提供する。
【００２４】
また、本発明は、第1のＳｉ層表面上にＳｉ酸化物層を形成する工程と、前記Ｓｉ酸化物層表面からＧｅイオン並びに酸素イオンを注入することにより前記Ｓｉ酸化物層表面にＧｅ・酸素含有層を形成する工程と、第２のＳｉ層表面上にＳｉＧｅ層を形成する工程と、前記ＳｉＧｅ層表面上に第３のＳｉ層を形成する工程と、前記第２のＳｉ層中にマイクロクラック領域を形成する工程と、前記Ｇｅ・酸素含有層と前記第３のＳｉ層を接合する工程と、前記第２のＳｉ層の一部を前記マイクロクラック領域で前記第 1 のＳｉ層の残部から剥離する工程と、前記第２のＳｉ層表面から酸化することにより、格子緩和ＳｉＧｅ層を形成し、同時に、前記Ｇｅ・酸素含有層をＳｉ酸化物とＧｅ酸化物の混合酸化物であるＧｅ酸化物含有層とする工程とを具備することを特徴とする半導体基板の製造方法を提供する。
【００２５】
また、本発明は、第1のＳｉ層表面上に第１のＳｉ酸化物層を形成する工程と、前記第１のＳｉ酸化物層表面上に第２のＳｉ層を形成する工程と、この第２のＳｉ層中にＧｅイオン及び酸素イオンを注入し前記第２のＳｉ層中にＧｅ・酸素含有層を形成する工程と、前記第２のＳｉ層表面上にＳｉＧｅ層を形成する工程と、前記ＳｉＧｅ層表面上に第３のＳｉ層を形成する工程と、前記第３のＳｉ層表面から酸化を行うことにより、前記第1の酸化物層表面上にＧｅ酸化物及びＳｉ酸化物の混合酸化物からなるＧｅ酸化物含有層を形成し、このＧｅ酸化物含有層表面上に格子緩和ＳｉＧｅ層を形成し、この格子緩和ＳｉＧｅ層表面上に第２のＳｉ酸化物層を形成する工程とを具備することを特徴とする半導体基板の製造方法を提供する。
【００２６】
また、本発明は、第1のＳｉ層表面上に第１のＳｉＧｅ層を形成する工程と、この第１のＳｉＧｅ層表面上に第２のＳｉ層を形成する工程と、この第２のＳｉ層表面上に第２のＳｉＧｅ層を形成する工程と、この第２のＳｉＧｅ層表面上に第３のＳｉ層を形成する工程と、前記第３のＳｉ層の全て、前記第２のＳｉＧｅ層の全て並びに前記第２のＳｉ層の一部を酸化することにより、前記第２のＳｉ層表面上に第1のＳｉ酸化物層、Ｇｅ酸化物及びＳｉ酸化物の混合酸化物からなるＧｅ酸化物含有層並びに第２の酸化物層を形成する工程と、前記第１のＳｉ層中にマイクロクラック領域を形成する工程と、第４のＳｉ層表面上に前記第２の酸化物層を接合する工程と、前記第１のＳｉ層の一部を前記マイクロクラック領域で前記第 1 のＳｉ層の残部から剥離する工程と、前記第１のＳｉ層表面から酸化することにより、前記第１のＳｉ酸化物層表面上に格子緩和ＳｉＧｅ層及びこの格子緩和ＳｉＧｅ層表面上に第３のＳｉ酸化物層を形成する工程とを具備することを特徴とする半導体基板の製造方法を提供する。
【００２７】
【発明の実施の形態】
以下、図面を参照して、本発明の実施形態について説明する。
【００２８】
先ず、図７に絶縁層上に厚さ９０ｎｍのＳｉ０．９Ｇｅ０．１層を形成し、これを酸化によって厚さ３０ｎｍのＳｉ０．７Ｇｅ０．３層にした場合の絶縁層とＳｉＧｅ層との界面での滑りによって生じる緩和率の酸化温度との関係を示す。
【００２９】
本発明として、絶縁層はＧｅＯ２が９重量％含有したＳｉＯ２層を用いた。従来例として、絶縁層は純粋なＳｉＯ２層を用いた。
【００３０】
図７に示すように、従来例では酸化温度が１２００℃においても５割程度の緩和率しか得られないのに対し、本発明では１０００℃で８割に達する緩和率が得られる。
【００３１】
以上のように、絶縁層としてＧｅ酸化物を１重量％以上含有するＧｅ酸化物含有層を導入すると、熱処理温度が１０００℃でＳｉＧｅ層との界面で充分な滑りが生じて転位を発生させること無くＳｉＧｅ層を緩和させることが可能になる。これはＧｅ酸化物を１重量％以上含有するＧｅ酸化物含有層は、純粋なＳｉＯ２に比べ軟化温度が低いためである。軟化温度はＧｅの含有量が増加するにつれて低下する。例えば、ＳｉＯ２にＧｅＯ２を１重量％添加することで、軟化温度が約２０℃低下する。また、ＧｅＯ２を９重量％添加することで、軟化温度が約２００℃低下する（枝広ほか、電子通信学会論文誌Ｃ、６３（１９８０）７５１参照）。
【００３２】
次に、図８にＳｉ１−ｘＧｅｘのＧｅ組成ｘと融点との関係を示す。
【００３３】
図８に示すように、ＳｉＧｅのＧｅ組成が高くなると融点が低くなることが分かる。したがってＳｉＧｅ層を１２００℃で熱処理するのであれば、ＳｉＧｅを融解させないようにするためにＧｅ組成はプロセスマージンをとって０．２以下としなければならない。これは、緩和ＳｉＧｅ層のＧｅ組成として望ましい値よりも低い値である。すなわち、上層に形成する歪Ｓｉの歪量をより大きくするためには十分ではない。
【００３４】
一方ＳｉＧｅ層を１０００℃で熱処理するのであれば、ＳｉＧｅはＧｅ組成が約０．８まで融解しないので、必要な格子定数の大きさを全て実現することができる。
【００３５】
すなわち絶縁層としてＧｅ酸化物が１重量％以上含むＧｅ酸化物含有層を導入することで、１０００℃で十分な格子緩和処理ができることになる。したがって、ＳｉＧｅのＧｅ組成を０．８まで実現できるので設計自由度を向上できるという効果がある。
【００３６】
実質的なＧｅＯ２添加の効果を得るには、Ｇｅ組成が１重量％以上の含有量であれば良い。これは、軟化点温度に換算すると２０℃以上の低下に相当する。図８から見て取れるように、わずか２０℃のプロセス温度の低下であってもプロセス温度マージン増大の効果が得られる。
【００３７】
次に、本発明における電界効果トランジスタを説明する。
【００３８】
図１は、本発明の第１の実施形態にかかる電界効果トランジスタの断面図である。
【００３９】
この電界効果トランジスタは、Ｓｉ基板７と、このＳｉ基板７上に形成された厚さ３００ｎｍのＳｉ酸化物からなる絶縁層６と、この絶縁層６上に形成された厚さ２０ｎｍのＳｉ酸化物とＧｅ酸化物との混合酸化物からなるＧｅ酸化物含有層５と、このＧｅ酸化物含有層５上に形成された厚さ２０ｎｍの格子緩和Ｓｉ０．７Ｇｅ０．３層４と、この格子緩和Ｓｉ０．７Ｇｅ０．３層４上に形成された厚さ１０ｎｍの歪Ｓｉ層３と、この歪Ｓｉ層３上に形成された厚さ１．５ｎｍのゲート酸化層２と、このゲート酸化層２上に形成された厚さ２００ｎｍのポリシリコンゲート電極１と、歪Ｓｉ層３中に形成されたソース領域及びドレイン領域８とを具備する。ゲート長は１００ｎｍである。ゲート幅Ｗは１μｍである。この電界効果トランジスタは、格子緩和Ｓｉ０．７Ｇｅ０．３層４が直接Ｇｅ酸化物含有層５に接している。このＧｅ酸化物含有層５のＧｅ酸化物の重量組成は１６重量％である。
【００４０】
このようにＧｅ酸化物含有層５上に直接ＳｉＧｅ層４を形成することで熱処理温度が１０００℃程度で転位が生じない格子緩和を十分することができ素子の特性向上に寄与する。
【００４１】
また、Ｇｅ酸化物含有層５のＧｅ酸化物は５０重量％以下であることが好ましい。これは５０重量％を越えると水に対して溶けるという問題があるためであり、信頼性を考慮するとＧｅ酸化物は２０重量％以下であることがより好ましい。
【００４２】
また、Ｇｅ酸化物含有層５はＣ、Ｈ、Ｎ、Ａｓ、Ｐ、Ｂ等の不純物が１０２０ｃｍ−３程度なら混入していても問題ない。
【００４３】
また、歪Ｓｉ層は、ＳｉＧｅ、ＳｉＣ、ＧｅＣ、ＳｉＧｅＣ等Ｇｅ、Ｃを含有するものでも良い。
【００４４】
また、格子緩和ＳｉＧｅ層は、ＳｉＣ、ＧｅＣ、ＳｉＧｅＣ等Ｇｅ、Ｃを含有するものでも良い。
【００４５】
また、格子緩和Ｓｉ１−ｘ−ｖＧｅｘＣｖ（０≦ｘ、ｖ≦１、０≦ｘ＋ｖ≦１）層或いは歪Ｓｉ１−ｙ−ｗＧｅｙＣｗ（０≦ｙ、ｗ≦１、０≦ｙ＋ｗ≦１）層のＣの組成比ｖ或いはｗは、０以上０．０６以下であることが好ましい。Ｃの混入は歪みの量とバンドギャップとをそれぞれ独立に制御することが出来るので、素子作製の自由度が向上される。
【００４６】
図２は、本発明の第２の実施形態にかかる電界効果トランジスタの断面図である。
【００４７】
図２に示すように、この電界効果トランジスタは、Ｓｉ基板７と、このＳｉ基板７上に形成された厚さ３００ｎｍのＳｉＯ２絶縁層６と、この絶縁層６上に形成された厚さ２０ｎｍのＳｉ酸化物とＧｅ酸化物の混合酸化物からなるＧｅ酸化物含有層５と、このＧｅ酸化物含有層５上に形成された厚さ１０ｎｍのＳｉＯ２絶縁層６'と、このＳｉＯ２絶縁層６'上に形成された厚さ２０ｎｍの格子緩和Ｓｉ０．７Ｇｅ０．３層４と、この格子緩和Ｓｉ０．７Ｇｅ０．３層４上に形成された厚さ１０ｎｍの歪Ｓｉ層３と、この歪Ｓｉ層３上に形成された厚さ１．５ｎｍのゲート酸化層２と、このゲート酸化層２上に形成された厚さ２００ｎｍのポリシリコンゲート電極１と、歪Ｓｉ層３中に形成されたソース領域及びドレイン領域８とを具備する。ゲート長は１００ｎｍである。ゲート幅Ｗは１μｍである。この電界効果トランジスタは、格子緩和Ｓｉ０．７Ｇｅ０．３層４が直接Ｇｅ酸化物含有層５に接していない点が第１の実施形態とことなる。このＧｅ酸化物含有層５のＧｅ酸化物の重量組成は１６重量％である。
【００４８】
この実施形態では、格子緩和ＳｉＧｅ層４とＧｅ酸化物含有層５の間に厚さ１０ｎｍのＳｉＯ２絶縁層６′が挿入されている。本実施形態では、格子緩和ＳｉＧｅ層４とＳｉＯ２絶縁層６′との界面の電気的特性が良好である点を利用し第1の実施形態よりも素子特性が優れている。
【００４９】
第１の実施形態及び第２の実施形態では、Ｇｅ酸化物含有層５とＳｉＯ２絶縁層６及び６'として、独立に層を形成しているが、例えばＧｅ酸化物がＳｉＯ２絶縁層６及び６'全体に含まれても良い。また、このときＧｅ酸化物の含有量がＳｉ基板７側から格子緩和ＳｉＧｅ層４に向けて徐々に大きくなっても良いし小さくなっても良い。
【００５０】
また、ゲート電極１やゲート絶縁層２、ソース領域及びドレイン領域８については、既に公知となっている種々の構造、材料を適用することが可能である。例えば、ゲート電極１として、ポリＳｉＧｅ、タングステンシリサイド或いはコバルトシリサイドゲート等を用いることができる。また、ゲート絶縁層２としては、ＺｒＯ２、Ａｌ２Ｏ３、ＨｆＯ２、Ｓｉ３Ｎ４、ＴｉＯ２等の高誘電率誘電体を用いることができる。またソース領域及びドレイン領域８として、せり上げソース・ドレイン構造等を用いることができる。
【００５１】
また、歪Ｓｉ層３の代わりに歪Ｇｅ層或いは歪Ｓｉ１−ｘＧｅｘ（ｘ＞０．５）を用いることができる。また、格子緩和Ｓｉ０．７Ｇｅ０．３層４の代わりに緩和Ｓｉ０．３Ｇｅ０．７層を用いることができる。このようにＧｅ組成が大きくなっても格子緩和させるための処理温度が１０００℃程度と低いために溶融が生じず転位の発生もない。この場合Ｇｅ組成比が大きなため、歪Ｓｉ層３の移動度が大きくなるという効果もある。特にｐチャネルトランジスタにおいてより大きな移動度増大の効果が得られる。
【００５２】
次に、図３を用いて第１の実施形態にかかる電界効果トランジスタの製造方法を説明する。
【００５３】
先ず、図３（ａ）に示すように、Ｓｉ基板１２上に厚さ７０ｎｍのＳｉ０．９Ｇｅ０．１層１０を成長する。次に、このＳｉ０．９Ｇｅ０．１層１０上に、厚さ１５０ｎｍのＳｉ層１１を成長する。これらの成長はＵＨＶ−ＣＶＤ或いはＬＰ−ＣＶＤ法により基板温度５００℃から６５０℃にてエピタキシャル成長する。
【００５４】
次に、図３（ｂ）に示すように、７００℃でのウェット酸化によりＳｉ層の全てとＳｉＧｅ層の一部を酸化する。この酸化工程により厚さ３００ｎｍのＳｉＯ２層６と厚さ２０ｎｍのＳｉ酸化物とＧｅ酸化物の混合酸化物であるＧｅ酸化物含有層５を形成する。このときのＧｅ酸化物含有層５のＧｅＯ２重量％は、１６重量％である。
【００５５】
次に、図３（ｃ）に示すように、ＳｉＯ２層６上から、１００ＫｅＶの注入エネルギー５×１０１６ｃｍ−２のドーズ量で水素イオンを注入する。この水素イオン注入により、ＳｉＯ２層の表面から深さ約６５０ｎｍの位置のＳｉ基板１２中に格子欠陥が高密度に形成されたマイクロクラック領域１３を形成する。
【００５６】
次に、図３（ｄ）に示すように、基板をひっくり返し、ＳｉＯ２層６の表面を別のＳｉ基板７に常温にて張り合わせる。
【００５７】
次に、図３（ｅ）に示すように、６００℃で３時間熱処理することにより、マイクロクラック領域１３でウェハーを剥離する。剥離面はＣＭＰにより平坦化する。Ｓｉ基板１２は、選択ウェットエッチングを用いた剥離方法を用いても良い。
【００５８】
次に、図３（ｆ）に示すように、基板温度１０５０℃でドライ酸化する。このドライ酸化により基板表面から酸化が行われ、格子緩和ＳｉＧｅ層１４が形成される。符号２０はドライ酸化により酸化されたＳｉＯ２酸化層である。このドライ酸化では格子緩和ＳｉＧｅ層１４は、厚さが２０ｎｍになり、Ｇｅが濃縮されてＧｅ組成が増大し、それに伴い格子緩和する。この工程によりＧｅ組成は０．３になる。
【００５９】
次に、ＳｉＯ２層２０をフッ化アンモニウム溶液で除去する。次に、ＵＨＶ−ＣＶＤ或いはＬＰ−ＣＶＤ法により基板温度６５０℃にて、格子緩和Ｓｉ０．７Ｇｅ０．３層１４上に歪Ｓｉ層をエピタキシャル成長する。こうして十分に歪のかかった転位等のダメージのない良好なチャネル層を形成できる。
【００６０】
この後の工程は、通常のＳＯＩ−ＭＯＳＦＥＴ製造プロセスに従って、ゲート絶縁層、ゲート電極、ソース領域及びドレイン領域を形成して、図１に示す電界効果トランジスタを形成する。
【００６１】
次に、図４を用いて第１の実施形態にかかる電界効果トランジスタの別の製造方法を説明する。
【００６２】
先ず、図４（ａ）に示すように、Ｓｉ基板７を熱酸化して厚さ１００ｎｍのＳｉＯ２層６を形成する。この酸化方法は、ウェットでもドライでもかまわない。
【００６３】
次に、図４（ｂ）に示すように、Ｇｅイオンを、３０ＫｅＶの注入エネルギー、１．５×１０１６ｃｍ−２のドーズ量でイオン注入する。引き続き、酸素イオンを、２５ｋｅＶの注入エネルギー、１．０×１０１７ｃｍ−２のドーズ量でイオン注入する。また、これらのイオン注入の順番は逆でも良い。これらのイオン注入後、酸素雰囲気中で７００℃、３時間熱処理する。こうしてＳｉＯ２層６の表面領域にＧｅ及び酸素を含有する層１７を形成する。
【００６４】
次に、図４（ｃ）に示すように、別のＳｉ基板１２上に、厚さ６０ｎｍのＳｉ０．９Ｇｅ０．１層１０、厚さ２０ｎｍのＳｉキャップ層１１をＵＨＶ−ＣＶＤ或いはＬＰ−ＣＶＤ法により基板温度５００℃から６５０℃にてエピタキシャル成長する。引き続き１００ｋｅＶの注入エネルギー、５×１０１６ｃｍ−２のドーズ量で水素イオンをイオン注入する。このイオン注入により、Ｓｉキャップ層１１の表面から深さ約６５０ｎｍの領域に格子欠陥が高密度に形成されたマイクロクラック領域１３を形成する。
【００６５】
次に、図４（ｄ）に示すように、Ｓｉキャップ層１１の表面を、図４（ｂ）に示すＧｅ及び酸素を含有する層１７上に常温にて張り合わせる。次に６００℃で３時間熱処理することにより、マイクロクラック領域１３でウェハーを剥離する。この剥離面はＣＭＰにて平坦化する。
【００６６】
次に、図４（ｆ）に示すように、基板温度１０５０℃でドライ酸化する。このドライ酸化により基板表面から酸化が行われ、格子緩和ＳｉＧｅ層１４が形成される。符号２０はドライ酸化により酸化されたＳｉ酸化層である。このドライ酸化では格子緩和ＳｉＧｅ層１４は、厚さが２０ｎｍになり、Ｇｅが濃縮されてＧｅ組成が増大し、それに伴い格子緩和する。この工程によりＧｅ組成は０．３になる。また、このドライ酸化によりＧｅ及び酸素を含有する層１７は、より酸化が強固になりＧｅ酸化物及びＳｉ酸化物の混合酸化物であるＧｅ酸化物含有層５となる。
【００６７】
次に、ＳｉＯ２層２０をフッ化アンモニウム溶液で除去する。次に、ＵＨＶ−ＣＶＤ或いはＬＰ−ＣＶＤ法により基板温度６５０℃にて、格子緩和Ｓｉ０．７Ｇｅ０．３層１４上に歪Ｓｉ層をエピタキシャル成長する。こうして十分に歪のかかった転位等のダメージのない良好なチャネル層を形成できる。
【００６８】
この後の工程は、通常のＳＯＩ−ＭＯＳＦＥＴ製造プロセスに従って、ゲート絶縁層、ゲート電極、ソース領域及びドレイン領域を形成して、図１に示す電界効果トランジスタを形成する。
【００６９】
次に、図５を用いて第１の実施形態にかかる電界効果トランジスタの別の製造方法を説明する。
【００７０】
先ず、図５（ａ）に示すように、Ｓｉ基板７上にＳｉＯ２絶縁層６、ＳＯＩ層１８を具備するＳＯＩ基板を準備する。このＳＯＩ基板を熱酸化してＳＯＩ層１８の厚さを５０ｎｍにする。この酸化方法は、ウェットでもドライでもかまわない。
【００７１】
次に、図５（ｂ）に示すように、Ｇｅイオンを５０ｋｅＶの注入エネルギー、１．５×１０１６ｃｍ−２のドーズ量でイオン注入する。引き続き、酸素イオンを３５ｋｅＶの注入エネルギー、１．０×１０１７ｃｍ−２のドーズ量でイオン注入する。こうしてＳｉ層中にＧｅ及び酸素を含有する領域１７を形成する。これらのイオン注入後、酸素雰囲気中で７００℃、３時間熱処理し、さらに１０００℃にて1分間ＲＴＡ処理を行いＳＯＩ層１８に生じたダメージを除去する。次に、表面の酸化層をフッ化アンモニウム溶液で剥離する。
【００７２】
次に、図５（ｃ）に示すように、厚さ６０ｎｍのＳｉ０．９Ｇｅ０．１層１０、厚さ２０ｎｍのＳｉキャップ層１１をＵＨＶ−ＣＶＤ或いはＬＰ−ＣＶＤ法により基板温度６５０℃にてエピタキシャル成長する。
【００７３】
次に、図５（ｄ）に示すように、基板温度１０５０℃でドライ酸化する。このドライ酸化により基板表面から酸化が行われ、格子緩和ＳｉＧｅ層１４が形成される。符号２０はドライ酸化により酸化されたＳｉ酸化層である。このドライ酸化では格子緩和ＳｉＧｅ層１４は、厚さが２０ｎｍになり、Ｇｅが濃縮されてＧｅ組成が増大し、それに伴い格子緩和する。この工程によりＧｅ組成は０．３になる。また、このドライ酸化によりＧｅ及び酸素を含有する層１７は、より酸化が強固になりＧｅ酸化物及びＳｉ酸化物の混合酸化物であるＧｅ酸化物含有層５となる。
【００７４】
次に、ＳｉＯ２層２０をフッ化アンモニウム溶液で除去する。次に、ＵＨＶ−ＣＶＤ或いはＬＰ−ＣＶＤ法により基板温度６５０℃にて、格子緩和Ｓｉ０．７Ｇｅ０．３層１４上に歪Ｓｉ層をエピタキシャル成長する。こうして十分に歪のかかった転位等のダメージのない良好なチャネル層を形成できる。
【００７５】
この後の工程は、通常のＳＯＩ−ＭＯＳＦＥＴ製造プロセスに従って、ゲート絶縁層、ゲート電極、ソース領域及びドレイン領域を形成して、図１に示す電界効果トランジスタを形成する。
【００７６】
次に、図６を用いて第２の実施形態にかかる電界効果トランジスタの製造方法を説明する。
【００７７】
先ず、図６（ａ）に示すように、Ｓｉ基板１２上に、厚さ６０ｎｍの第１のＳｉ０．９Ｇｅ０．１層１０、厚さ５０ｎｍのＳｉ中間層１６、厚さ２０ｎｍの第２のＳｉ０．９Ｇｅ０．１層１５、厚さ１００ｎｍのＳｉキャップ層１１をＵＨＶ−ＣＶＤ或いはＬＰ−ＣＶＤ法により基板温度６５０℃にてエピタキシャル成長する。
【００７８】
次に、図６（ｂ）に示すように、７００℃でのウェット酸化することによりＳｉキャップ層１１と第２のＳｉ０．９Ｇｅ０．１層１５の全て及びＳｉ中間層１６の一部を酸化する。このウェット酸化により、厚さ２５０ｎｍの絶縁層９中に厚さ約４０ｎｍのＧｅ酸化物とＳｉ酸化物の混合酸化物であるＧｅ酸化物含有層５を形成する。符号６及び６'は純粋なＳｉＯ２である。
【００７９】
次に、水素イオンを１００ｋｅＶの注入エネルギー、５×１０１６ｃｍ−２のドーズ量でイオン注入する。このイオン注入で、ＳｉＯ２層６の表面から深さ約６５０ｎｍの領域に格子欠陥が高密度に形成されたマイクロクラック領域１３を形成する。
【００８０】
次に、図６（ｄ）に示すように、基板をひっくり返してＳｉＯ２層６の表面を別のＳｉ基板７に常温にて張り合わせる。
【００８１】
次に、図６（ｅ）に示すように、６００℃で３時間熱処理すると、マイクロクラック領域１３でウェハーが剥離する。次に、剥離面をＣＭＰにて平坦化する。
【００８２】
次に、図６（ｆ）に示すように、基板温度１０５０℃でドライ酸化する。このドライ酸化により基板表面から酸化が行われ、格子緩和ＳｉＧｅ層１４が形成される。符号２０はドライ酸化により酸化されたＳｉ酸化層である。このドライ酸化では格子緩和ＳｉＧｅ層１４は、厚さが２０ｎｍになり、Ｇｅが濃縮されてＧｅ組成が増大し、それに伴い格子緩和する。この工程によりＧｅ組成は０．３になる。
【００８３】
次に、ＳｉＯ２層２０をフッ化アンモニウム溶液で除去する。次に、ＵＨＶ−ＣＶＤ或いはＬＰ−ＣＶＤ法により基板温度６５０℃にて、格子緩和Ｓｉ０．７Ｇｅ０．３層１４上に歪Ｓｉ層をエピタキシャル成長する。こうして十分に歪のかかった転位等のダメージのない良好なチャネル層を形成できる。
【００８４】
この後の工程は、通常のＳＯＩ−ＭＯＳＦＥＴ製造プロセスに従って、ゲート絶縁層、ゲート電極、ソース領域及びドレイン領域を形成して、図２に示す電界効果トランジスタを形成する。
【００８５】
【発明の効果】
低転位密度で格子緩和ＳｉＧｅ層が形成できるので、この上に歪量の大きな歪Ｓｉ層を形成できる。その結果、信頼性が高く、高速でかつ低消費電力の歪ＳＯＩ−ＭＯＳＦＥＴを実現できる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態にかかる電界効果トランジスタの断面図。
【図２】 本発明の第２の実施形態にかかる電界効果トランジスタの断面図。
【図３】 本発明の第１の実施形態にかかる電界効果トランジスタの製造工程を説明する主要工程における断面図。
【図４】 本発明の第１の実施形態にかかる電界効果トランジスタの製造工程を説明する主要工程における断面図。
【図５】 本発明の第１の実施形態にかかる電界効果トランジスタの製造工程を説明する主要工程における断面図。
【図６】 本発明の第２の実施形態にかかる電界効果トランジスタの製造工程を説明する主要工程における断面図。
【図７】 絶縁層上に厚さ９０ｎｍのＳｉ０．９Ｇｅ０．１層を形成し、これを酸化によって厚さ３０ｎｍのＳｉ０．７Ｇｅ０．３層にした場合の絶縁層とＳｉＧｅ層との界面での滑りによって生じる緩和率の酸化温度との関係を示すグラフ。
【図８】 ＳｉＧｅのＧｅ組成と軟化温度との関係を示すグラフ。
【図９】 従来の電界効果トランジスタの断面図。
【符号の説明】
１・・・ゲート電極
２・・・ゲート絶縁層
３・・・歪Ｓｉ
４・・・格子緩和ＳｉＧｅ層
５・・・Ｇｅ酸化物を含有するＳｉＯ２層
６、６'・・・Ｓｉ酸化層
７・・・Ｓｉ基板
８・・・ソース領域及びドレイン領域
９・・・絶縁層
１０・・・ＳｉＧｅ層
１１・・・Ｓｉキャップ層
１２・・・支持基板
１３・・・マイクロクラック
１４・・・格子緩和ＳｉＧｅ層
１５・・・ＳｉＧｅ層
１６・・・Ｓｉ中間層
１７・・・イオン注入領域
１８・・・ＳＯＩ層
【発明の属する技術分野】
本発明は、電界効果トランジスタ、半導体基板、電界効果トランジスタの製造方法及び半導体基板の製造方法に関する。
【０００２】
【従来の技術】
マイクロプロセサ等の大規模集積回路（ＬＳＩ）の高速化、高機能化、低消費電力化を図るためには、回路を構成する個々のトランジスタの駆動力を維持或いは向上させつつ微細化する必要がある。例えば従来、ＭＯＳＦＥＴにおいては、ゲート長を短縮することで対応してきた。
【０００３】
しかしながら、近年、ゲート長を短縮するには技術的或いは経済的な障壁が急激に高くなってきている。そこで、ゲート長を短縮する方法以外に、ＬＳＩを高速化させる方法として、高移動度のチャネル材料を用いる方法がある。
【０００４】
高移動度のチャネル材料として、歪Ｓｉや歪ＳｉＧｅが注目されている。このうち歪Ｓｉは、Ｓｉより格子定数の大きな格子緩和ＳｉＧｅ上にエピタキシャル成長させることにより形成される。また歪ＳｉＧｅは、これよりＧｅ組成比が大きな格子緩和ＳｉＧｅ上にエピタキシャル成長することにより形成される。歪Ｓｉは、面内の引張り歪により、また、歪ＳｉＧｅは面内の圧縮歪により、電子、正孔の移動度がいずれも増大する。また、下地の格子緩和ＳｉＧｅとチャネル材料とのＧｅ組成差が大きいほど、すなわち格子定数の差が大きいほどチャネル層に導入される歪量が大きくなり、移動度は大きくなる。
【０００５】
本発明者らは、歪Ｓｉ及び歪ＳｉＧｅとＳＯＩ（Ｓｉ−ｏｎ−ｉｎｓｕｌａｔｏｒ）構造とを組み合わせたＭＯＳＦＥＴ（歪ＳＯＩ−ＭＯＳＦＥＴ）を提案し、さらに動作実証してきた。（T. Mizuno, S. Takagi, N. Sugiyama, J. Koga, T. Tezuka, K. Usuda, T. Hatakeyama, A. Kurobe, and A. Toriumi, IEDM Technical Digests p.934 (1999) ）。
【０００６】
図９に、歪Ｓｉを用いた歪ＳＯＩ−ＭＯＳＦＥＴの断面図を示す。
【０００７】
図９に示すように、歪ＳＯＩ−ＭＯＳＦＥＴは、Ｓｉ基板７と、このＳｉ基板７上に形成された絶縁層６と、この絶縁層６上に形成された格子緩和Ｓｉ０．９Ｇｅ０．１バッファ層４と、この格子緩和Ｓｉ０．９Ｇｅ０．１バッファ層４上に形成された歪Ｓｉ層３と、この歪Ｓｉ層３上に形成されたゲート酸化層２と、このゲート酸化層２上に形成されたゲート電極１とを具備している。ゲート酸化層２下の歪Ｓｉ層３はチャネル領域となり、このチャネル領域を挟むようにソース領域及びドレイン領域８が形成されている。
【０００８】
このような歪ＳＯＩ−ＭＯＳＦＥＴは、歪Ｓｉ層３をチャネルとして用いているのでキャリア移動度が高いという利点がある。また、この利点のほか、ＳＯＩ構造により接合容量を小さくできる利点、また、不純物濃度を低く抑えたまま微細化ができる利点がある。さらに、インパクトイオン化で発生した正孔が緩和ＳｉＧｅ層を通してソース領域に容易に吸収されるため、通常ＳＯＩ構造で問題となるボディ浮遊効果も抑制することができる。
【０００９】
本発明者らの研究の結果、このような利点を有する歪ＳＯＩ−ＭＯＳＦＥＴを実用させるためには、格子緩和Ｓｉ１−ｘＧｅｘバッファ層４をより低転位密度で、かつほぼ完全に格子緩和し、厚さ３０ｎｍ以下に抑える必要があることが分かった。このような条件を満足する格子緩和Ｓｉ１−ｘＧｅｘバッファ層４上に歪Ｓｉ層３をエピタキシャル成長させることで歪Ｓｉ層３の移動度をより向上させることができることが分かった。
【００１０】
このような格子緩和Ｓｉ１−ｘＧｅｘバッファ層４を形成するための方法として、本発明者らは絶縁層６上にＧｅ組成比が低いＳｉ１−ｘＧｅｘ層（ｘ＝０．１）を成長させ、このＳｉ１−ｘＧｅｘ層（ｘ＝０．１）層を高温で熱酸化する方法を見出している。これは熱酸化が進むにつれてＳｉ１−ｘＧｅｘ層（ｘ＝０．１）のＧｅが濃縮されＧｅ組成比の高いＳｉ１−ｘＧｅｘ層（ｘ＞０．５）が形成されると同時に、このＳｉ１−ｘＧｅｘ層（ｘ＞０．５）が格子緩和し、薄層化することを利用したものである。（T. Tezuka, N. Sugiyama, T. Mizuno, M. Suzuki, and S. Takagi, Extended Abstracts of the 2000 International Conference on Solid State Devices and Materials (Sendai, 2000), p. 472.）。
【００１１】
【発明が解決しようとする課題】
絶縁層６上に形成されたＧｅ組成比が小さいＳｉ１−ｘＧｅｘ層（ｘ＝０．１）を、高温で乾燥熱酸化することにより、表面に形成されるＳｉＧｅ酸化層中からＧｅ原子が吐き出され、残りのＳｉＧｅ層中に蓄積される。一方、下地層の絶縁層６はＧｅ原子がＳｉ基板７中に拡散するのを防ぐ。したがって、酸化が進行するとともに残りのＳｉＧｅ層中のＧｅ組成比は増大する。
【００１２】
Ｇｅ組成比が高いほどＳｉＧｅの格子定数は大きくなるので、絶縁層６とＳｉＧｅ層４との界面にはせん断応力が生じる。界面での滑り或いは絶縁層６の塑性変形が充分であれば、このせん断応力によりＳｉＧｅ層４は自由に伸縮できるので、格子緩和が転位の発生を伴うことなく進行する。
【００１３】
しかしながら、絶縁層６が特にＳｉＯ２の場合、１２００℃という高温で熱酸化しても、ＳｉＧｅ層４と絶縁層６との間で滑り或いは塑性変形が十分に生じないために、ＳｉＧｅ層４は十分に緩和しない。したがって１２００℃という高温で熱酸化しても十分な滑り或いは塑性変形が生じないので転位発生によるモードでＳｉＧｅ層４が格子緩和してしまう。さらに温度を高くすれば、ＳｉＯ２が軟化してＳｉＧｅ層４と絶縁層６との間で滑り或いは絶縁層が塑性変形しやすくなるがこの場合ＳｉＧｅ層４が融解してしまうという問題がある。
【００１４】
このようにＳｉＧｅ層が溶解しないようにして貫通転位密度を実用上の目安となる値１０４ｃｍ−２まで低減するのが困難であるという問題があった。
【００１５】
本発明は、格子緩和ＳｉＧｅ層の貫通転位密度を低減でき、この格子緩和ＳｉＧｅ層上に歪Ｓｉ層或いは歪ＳｉＧｅ層を形成した電界効果トランジスタを提供することを目的とする。
【００１６】
【課題を解決するための手段】
上記目的を達成するために、本発明は、Ｓｉ層と、このＳｉ層表面上に形成されたＳｉ酸化物層と、このＳｉ酸化物層表面上に形成された、Ｓｉ酸化物にＧｅ酸化物を含有したＧｅ酸化物含有層と、このＧｅ酸化物含有層表面上に形成された格子緩和ＳｉＧｅ層と、この格子緩和ＳｉＧｅ層表面上に形成された歪Ｓｉ層あるいは歪ＳｉＧｅ層と、この歪Ｓｉ層あるいは歪ＳｉＧｅ層表面上に形成されたゲート絶縁層と、このゲート絶縁層表面上に形成されたゲート電極と、前記歪Ｓｉ層あるいは歪ＳｉＧｅ層中に形成されたソース領域及びドレイン領域とを具備することを特徴とする電界効果トランジスタを提供する。
【００１７】
また、本発明は、Ｓｉ層と、このＳｉ層表面上に形成された第１のＳｉ酸化物層と、この第１のＳｉ酸化物層表面上に形成された、Ｓｉ酸化物にＧｅ酸化物を含有したＧｅ酸化物含有層と、このＧｅ酸化物層表面上に形成された第２のＳｉ酸化物層と、この第２のＳｉ酸化物層表面上に形成された格子緩和ＳｉＧｅ層と、この格子緩和ＳｉＧｅ層表面上に形成された歪Ｓｉ層あるいは歪ＳｉＧｅ層と、この歪Ｓｉ層あるいは歪ＳｉＧｅ層表面上に形成されたゲート絶縁層と、このゲート絶縁層表面上に形成されたゲート電極と、前記歪Ｓｉ層あるいは歪ＳｉＧｅ層中に形成されたソース領域及びドレイン領域とを具備することを特徴とする電界効果トランジスタを提供する。
【００１８】
また、本発明は前記Ｇｅ酸化物含有層のＧｅ酸化物は１重量％以上５０重量％以下であることを特徴とする電界効果トランジスタを提供する。
【００１９】
また、本発明は、Ｓｉ層と、このＳｉ層表面上に形成された第 1 のＳｉ酸化物層と、この第 1 のＳｉ酸化物層表面上に形成された、Ｓｉ酸化物にＧｅ酸化物を含有したＧｅ酸化物含有層と、このＧｅ酸化物含有層表面上に形成された格子緩和ＳｉＧｅ層とを具備することを特徴とする半導体基板を提供する。
【００２０】
また、本発明は、Ｓｉ層と、このＳｉ層表面上に形成された第 1 のＳｉ酸化物層と、この第 1 のＳｉ酸化物層表面上に形成された、Ｓｉ酸化物にＧｅ酸化物を含有したＧｅ酸化物含有層と、このＧｅ酸化物含有層表面上に形成された第２のＳｉ酸化物層と、この第２のＳｉ酸化物層表面上に形成された格子緩和ＳｉＧｅ層とを具備することを特徴とする半導体基板を提供する。
【００２１】
また、本発明は、第1のＳｉ層表面上にＳｉＧｅ層を形成する工程と、前記ＳｉＧｅ層表面上に第２のＳｉ層を形成する工程と、前記第２のＳｉ層の全てと前記ＳｉＧｅ層の一部を酸化することにより前記第２のＳｉ層を第1のＳｉ酸化物層とし、前記ＳｉＧｅ層の一部をＳｉ酸化物とＧｅ酸化物の混合酸化物であるＧｅ酸化物含有層とする工程と、前記第1のＳｉ層中にマイクロクラック領域を形成する工程と、前記第１のＳｉ酸化物層と第２のＳｉ層を接合する工程と、前記第1のＳｉ層の一部を前記マイクロクラック領域で前記第 1 のＳｉ層の残部から剥離する工程と、前記第1のＳｉ層表面から酸化することにより前記第1のＳｉ層を第２のＳｉ酸化物層とし、前記ＳｉＧｅ層の前記Ｇｅ酸化物含有層に隣接する領域を格子緩和ＳｉＧｅ層にする工程と、前記第２のＳｉ酸化物層を除去する工程と、前記格子緩和ＳｉＧｅ層表面に歪Ｓｉ層あるいは歪ＳｉＧｅ層を形成する工程と、前記歪Ｓｉ層あるいは歪ＳｉＧｅ層表面上にゲート酸化膜、ゲート電極を形成するとともに、前記歪Ｓｉ層あるいは歪ＳｉＧｅ層中にソース領域並びにドレイン領域を形成する工程とを具備することを特徴とする電界トランジスタの製造方法を提供する。
【００２２】
また、本発明は、第1のＳｉ層表面上にＳｉ酸化物層を形成する工程と、前記Ｓｉ酸化物層表面からＧｅイオン並びに酸素イオンを注入することにより前記Ｓｉ酸化物層表面にＧｅ・酸素含有層を形成する工程と、第２のＳｉ層表面上にＳｉＧｅ層を形成する工程と、前記ＳｉＧｅ層表面上に第３のＳｉ層を形成する工程と、前記第２のＳｉ層中にマイクロクラック領域を形成する工程と、前記Ｇｅ・酸素含有層と前記第３のＳｉ層を接合する工程と、前記第２のＳｉ層の一部を前記マイクロクラック領域で前記第 1 のＳｉ層の残部から剥離する工程と、前記第２のＳｉ層表面から酸化することにより、格子緩和ＳｉＧｅ層を形成し、同時に、前記Ｇｅ・酸素含有層をＳｉ酸化物とＧｅ酸化物の混合酸化物であるＧｅ酸化物含有層とする工程と、前記第２のＳｉ酸化物層を除去する工程と、前記格子緩和ＳｉＧｅ層表面に歪Ｓｉ層あるいは歪ＳｉＧｅ層を形成する工程と、前記歪Ｓｉ層あるいは歪ＳｉＧｅ層上にゲート酸化膜、ゲート電極を形成するとともに、前記歪Ｓｉ層あるいは歪ＳｉＧｅ層中にソース領域並びにドレイン領域を形成する工程とを具備することを特徴とする電界効果トランジスタの製造方法を提供する。
【００２３】
また、本発明は、第1のＳｉ層表面上にＳｉＧｅ層を形成する工程と、前記ＳｉＧｅ層表面上に第２のＳｉ層を形成する工程と、前記第２のＳｉ層の全てと前記ＳｉＧｅ層の一部を酸化することにより前記第２のＳｉ層を第1のＳｉ酸化物層とし前記ＳｉＧｅ層の一部をＳｉ酸化物とＧｅ酸化物の混合酸化物であるＧｅ酸化物含有層とする工程と、前記第1のＳｉ層中にマイクロクラック領域を形成する工程と、前記第１のＳｉ酸化物層と第２のＳｉ層を接合する工程と、前記第1のＳｉ層の一部を前記マイクロクラック領域で前記第 1 のＳｉ層の残部から剥離する工程と、前記第1のＳｉ層表面から酸化することにより前記第1のＳｉ層を第２のＳｉ酸化物層とし、前記ＳｉＧｅ層の前記Ｇｅ酸化物含有層に隣接する領域を格子緩和ＳｉＧｅ層にする工程とを具備することを特徴とする半導体基板の製造方法を提供する。
【００２４】
また、本発明は、第1のＳｉ層表面上にＳｉ酸化物層を形成する工程と、前記Ｓｉ酸化物層表面からＧｅイオン並びに酸素イオンを注入することにより前記Ｓｉ酸化物層表面にＧｅ・酸素含有層を形成する工程と、第２のＳｉ層表面上にＳｉＧｅ層を形成する工程と、前記ＳｉＧｅ層表面上に第３のＳｉ層を形成する工程と、前記第２のＳｉ層中にマイクロクラック領域を形成する工程と、前記Ｇｅ・酸素含有層と前記第３のＳｉ層を接合する工程と、前記第２のＳｉ層の一部を前記マイクロクラック領域で前記第 1 のＳｉ層の残部から剥離する工程と、前記第２のＳｉ層表面から酸化することにより、格子緩和ＳｉＧｅ層を形成し、同時に、前記Ｇｅ・酸素含有層をＳｉ酸化物とＧｅ酸化物の混合酸化物であるＧｅ酸化物含有層とする工程とを具備することを特徴とする半導体基板の製造方法を提供する。
【００２５】
また、本発明は、第1のＳｉ層表面上に第１のＳｉ酸化物層を形成する工程と、前記第１のＳｉ酸化物層表面上に第２のＳｉ層を形成する工程と、この第２のＳｉ層中にＧｅイオン及び酸素イオンを注入し前記第２のＳｉ層中にＧｅ・酸素含有層を形成する工程と、前記第２のＳｉ層表面上にＳｉＧｅ層を形成する工程と、前記ＳｉＧｅ層表面上に第３のＳｉ層を形成する工程と、前記第３のＳｉ層表面から酸化を行うことにより、前記第1の酸化物層表面上にＧｅ酸化物及びＳｉ酸化物の混合酸化物からなるＧｅ酸化物含有層を形成し、このＧｅ酸化物含有層表面上に格子緩和ＳｉＧｅ層を形成し、この格子緩和ＳｉＧｅ層表面上に第２のＳｉ酸化物層を形成する工程とを具備することを特徴とする半導体基板の製造方法を提供する。
【００２６】
また、本発明は、第1のＳｉ層表面上に第１のＳｉＧｅ層を形成する工程と、この第１のＳｉＧｅ層表面上に第２のＳｉ層を形成する工程と、この第２のＳｉ層表面上に第２のＳｉＧｅ層を形成する工程と、この第２のＳｉＧｅ層表面上に第３のＳｉ層を形成する工程と、前記第３のＳｉ層の全て、前記第２のＳｉＧｅ層の全て並びに前記第２のＳｉ層の一部を酸化することにより、前記第２のＳｉ層表面上に第1のＳｉ酸化物層、Ｇｅ酸化物及びＳｉ酸化物の混合酸化物からなるＧｅ酸化物含有層並びに第２の酸化物層を形成する工程と、前記第１のＳｉ層中にマイクロクラック領域を形成する工程と、第４のＳｉ層表面上に前記第２の酸化物層を接合する工程と、前記第１のＳｉ層の一部を前記マイクロクラック領域で前記第 1 のＳｉ層の残部から剥離する工程と、前記第１のＳｉ層表面から酸化することにより、前記第１のＳｉ酸化物層表面上に格子緩和ＳｉＧｅ層及びこの格子緩和ＳｉＧｅ層表面上に第３のＳｉ酸化物層を形成する工程とを具備することを特徴とする半導体基板の製造方法を提供する。
【００２７】
【発明の実施の形態】
以下、図面を参照して、本発明の実施形態について説明する。
【００２８】
先ず、図７に絶縁層上に厚さ９０ｎｍのＳｉ０．９Ｇｅ０．１層を形成し、これを酸化によって厚さ３０ｎｍのＳｉ０．７Ｇｅ０．３層にした場合の絶縁層とＳｉＧｅ層との界面での滑りによって生じる緩和率の酸化温度との関係を示す。
【００２９】
本発明として、絶縁層はＧｅＯ２が９重量％含有したＳｉＯ２層を用いた。従来例として、絶縁層は純粋なＳｉＯ２層を用いた。
【００３０】
図７に示すように、従来例では酸化温度が１２００℃においても５割程度の緩和率しか得られないのに対し、本発明では１０００℃で８割に達する緩和率が得られる。
【００３１】
以上のように、絶縁層としてＧｅ酸化物を１重量％以上含有するＧｅ酸化物含有層を導入すると、熱処理温度が１０００℃でＳｉＧｅ層との界面で充分な滑りが生じて転位を発生させること無くＳｉＧｅ層を緩和させることが可能になる。これはＧｅ酸化物を１重量％以上含有するＧｅ酸化物含有層は、純粋なＳｉＯ２に比べ軟化温度が低いためである。軟化温度はＧｅの含有量が増加するにつれて低下する。例えば、ＳｉＯ２にＧｅＯ２を１重量％添加することで、軟化温度が約２０℃低下する。また、ＧｅＯ２を９重量％添加することで、軟化温度が約２００℃低下する（枝広ほか、電子通信学会論文誌Ｃ、６３（１９８０）７５１参照）。
【００３２】
次に、図８にＳｉ１−ｘＧｅｘのＧｅ組成ｘと融点との関係を示す。
【００３３】
図８に示すように、ＳｉＧｅのＧｅ組成が高くなると融点が低くなることが分かる。したがってＳｉＧｅ層を１２００℃で熱処理するのであれば、ＳｉＧｅを融解させないようにするためにＧｅ組成はプロセスマージンをとって０．２以下としなければならない。これは、緩和ＳｉＧｅ層のＧｅ組成として望ましい値よりも低い値である。すなわち、上層に形成する歪Ｓｉの歪量をより大きくするためには十分ではない。
【００３４】
一方ＳｉＧｅ層を１０００℃で熱処理するのであれば、ＳｉＧｅはＧｅ組成が約０．８まで融解しないので、必要な格子定数の大きさを全て実現することができる。
【００３５】
すなわち絶縁層としてＧｅ酸化物が１重量％以上含むＧｅ酸化物含有層を導入することで、１０００℃で十分な格子緩和処理ができることになる。したがって、ＳｉＧｅのＧｅ組成を０．８まで実現できるので設計自由度を向上できるという効果がある。
【００３６】
実質的なＧｅＯ２添加の効果を得るには、Ｇｅ組成が１重量％以上の含有量であれば良い。これは、軟化点温度に換算すると２０℃以上の低下に相当する。図８から見て取れるように、わずか２０℃のプロセス温度の低下であってもプロセス温度マージン増大の効果が得られる。
【００３７】
次に、本発明における電界効果トランジスタを説明する。
【００３８】
図１は、本発明の第１の実施形態にかかる電界効果トランジスタの断面図である。
【００３９】
この電界効果トランジスタは、Ｓｉ基板７と、このＳｉ基板７上に形成された厚さ３００ｎｍのＳｉ酸化物からなる絶縁層６と、この絶縁層６上に形成された厚さ２０ｎｍのＳｉ酸化物とＧｅ酸化物との混合酸化物からなるＧｅ酸化物含有層５と、このＧｅ酸化物含有層５上に形成された厚さ２０ｎｍの格子緩和Ｓｉ０．７Ｇｅ０．３層４と、この格子緩和Ｓｉ０．７Ｇｅ０．３層４上に形成された厚さ１０ｎｍの歪Ｓｉ層３と、この歪Ｓｉ層３上に形成された厚さ１．５ｎｍのゲート酸化層２と、このゲート酸化層２上に形成された厚さ２００ｎｍのポリシリコンゲート電極１と、歪Ｓｉ層３中に形成されたソース領域及びドレイン領域８とを具備する。ゲート長は１００ｎｍである。ゲート幅Ｗは１μｍである。この電界効果トランジスタは、格子緩和Ｓｉ０．７Ｇｅ０．３層４が直接Ｇｅ酸化物含有層５に接している。このＧｅ酸化物含有層５のＧｅ酸化物の重量組成は１６重量％である。
【００４０】
このようにＧｅ酸化物含有層５上に直接ＳｉＧｅ層４を形成することで熱処理温度が１０００℃程度で転位が生じない格子緩和を十分することができ素子の特性向上に寄与する。
【００４１】
また、Ｇｅ酸化物含有層５のＧｅ酸化物は５０重量％以下であることが好ましい。これは５０重量％を越えると水に対して溶けるという問題があるためであり、信頼性を考慮するとＧｅ酸化物は２０重量％以下であることがより好ましい。
【００４２】
また、Ｇｅ酸化物含有層５はＣ、Ｈ、Ｎ、Ａｓ、Ｐ、Ｂ等の不純物が１０２０ｃｍ−３程度なら混入していても問題ない。
【００４３】
また、歪Ｓｉ層は、ＳｉＧｅ、ＳｉＣ、ＧｅＣ、ＳｉＧｅＣ等Ｇｅ、Ｃを含有するものでも良い。
【００４４】
また、格子緩和ＳｉＧｅ層は、ＳｉＣ、ＧｅＣ、ＳｉＧｅＣ等Ｇｅ、Ｃを含有するものでも良い。
【００４５】
また、格子緩和Ｓｉ１−ｘ−ｖＧｅｘＣｖ（０≦ｘ、ｖ≦１、０≦ｘ＋ｖ≦１）層或いは歪Ｓｉ１−ｙ−ｗＧｅｙＣｗ（０≦ｙ、ｗ≦１、０≦ｙ＋ｗ≦１）層のＣの組成比ｖ或いはｗは、０以上０．０６以下であることが好ましい。Ｃの混入は歪みの量とバンドギャップとをそれぞれ独立に制御することが出来るので、素子作製の自由度が向上される。
【００４６】
図２は、本発明の第２の実施形態にかかる電界効果トランジスタの断面図である。
【００４７】
図２に示すように、この電界効果トランジスタは、Ｓｉ基板７と、このＳｉ基板７上に形成された厚さ３００ｎｍのＳｉＯ２絶縁層６と、この絶縁層６上に形成された厚さ２０ｎｍのＳｉ酸化物とＧｅ酸化物の混合酸化物からなるＧｅ酸化物含有層５と、このＧｅ酸化物含有層５上に形成された厚さ１０ｎｍのＳｉＯ２絶縁層６'と、このＳｉＯ２絶縁層６'上に形成された厚さ２０ｎｍの格子緩和Ｓｉ０．７Ｇｅ０．３層４と、この格子緩和Ｓｉ０．７Ｇｅ０．３層４上に形成された厚さ１０ｎｍの歪Ｓｉ層３と、この歪Ｓｉ層３上に形成された厚さ１．５ｎｍのゲート酸化層２と、このゲート酸化層２上に形成された厚さ２００ｎｍのポリシリコンゲート電極１と、歪Ｓｉ層３中に形成されたソース領域及びドレイン領域８とを具備する。ゲート長は１００ｎｍである。ゲート幅Ｗは１μｍである。この電界効果トランジスタは、格子緩和Ｓｉ０．７Ｇｅ０．３層４が直接Ｇｅ酸化物含有層５に接していない点が第１の実施形態とことなる。このＧｅ酸化物含有層５のＧｅ酸化物の重量組成は１６重量％である。
【００４８】
この実施形態では、格子緩和ＳｉＧｅ層４とＧｅ酸化物含有層５の間に厚さ１０ｎｍのＳｉＯ２絶縁層６′が挿入されている。本実施形態では、格子緩和ＳｉＧｅ層４とＳｉＯ２絶縁層６′との界面の電気的特性が良好である点を利用し第1の実施形態よりも素子特性が優れている。
【００４９】
第１の実施形態及び第２の実施形態では、Ｇｅ酸化物含有層５とＳｉＯ２絶縁層６及び６'として、独立に層を形成しているが、例えばＧｅ酸化物がＳｉＯ２絶縁層６及び６'全体に含まれても良い。また、このときＧｅ酸化物の含有量がＳｉ基板７側から格子緩和ＳｉＧｅ層４に向けて徐々に大きくなっても良いし小さくなっても良い。
【００５０】
また、ゲート電極１やゲート絶縁層２、ソース領域及びドレイン領域８については、既に公知となっている種々の構造、材料を適用することが可能である。例えば、ゲート電極１として、ポリＳｉＧｅ、タングステンシリサイド或いはコバルトシリサイドゲート等を用いることができる。また、ゲート絶縁層２としては、ＺｒＯ２、Ａｌ２Ｏ３、ＨｆＯ２、Ｓｉ３Ｎ４、ＴｉＯ２等の高誘電率誘電体を用いることができる。またソース領域及びドレイン領域８として、せり上げソース・ドレイン構造等を用いることができる。
【００５１】
また、歪Ｓｉ層３の代わりに歪Ｇｅ層或いは歪Ｓｉ１−ｘＧｅｘ（ｘ＞０．５）を用いることができる。また、格子緩和Ｓｉ０．７Ｇｅ０．３層４の代わりに緩和Ｓｉ０．３Ｇｅ０．７層を用いることができる。このようにＧｅ組成が大きくなっても格子緩和させるための処理温度が１０００℃程度と低いために溶融が生じず転位の発生もない。この場合Ｇｅ組成比が大きなため、歪Ｓｉ層３の移動度が大きくなるという効果もある。特にｐチャネルトランジスタにおいてより大きな移動度増大の効果が得られる。
【００５２】
次に、図３を用いて第１の実施形態にかかる電界効果トランジスタの製造方法を説明する。
【００５３】
先ず、図３（ａ）に示すように、Ｓｉ基板１２上に厚さ７０ｎｍのＳｉ０．９Ｇｅ０．１層１０を成長する。次に、このＳｉ０．９Ｇｅ０．１層１０上に、厚さ１５０ｎｍのＳｉ層１１を成長する。これらの成長はＵＨＶ−ＣＶＤ或いはＬＰ−ＣＶＤ法により基板温度５００℃から６５０℃にてエピタキシャル成長する。
【００５４】
次に、図３（ｂ）に示すように、７００℃でのウェット酸化によりＳｉ層の全てとＳｉＧｅ層の一部を酸化する。この酸化工程により厚さ３００ｎｍのＳｉＯ２層６と厚さ２０ｎｍのＳｉ酸化物とＧｅ酸化物の混合酸化物であるＧｅ酸化物含有層５を形成する。このときのＧｅ酸化物含有層５のＧｅＯ２重量％は、１６重量％である。
【００５５】
次に、図３（ｃ）に示すように、ＳｉＯ２層６上から、１００ＫｅＶの注入エネルギー５×１０１６ｃｍ−２のドーズ量で水素イオンを注入する。この水素イオン注入により、ＳｉＯ２層の表面から深さ約６５０ｎｍの位置のＳｉ基板１２中に格子欠陥が高密度に形成されたマイクロクラック領域１３を形成する。
【００５６】
次に、図３（ｄ）に示すように、基板をひっくり返し、ＳｉＯ２層６の表面を別のＳｉ基板７に常温にて張り合わせる。
【００５７】
次に、図３（ｅ）に示すように、６００℃で３時間熱処理することにより、マイクロクラック領域１３でウェハーを剥離する。剥離面はＣＭＰにより平坦化する。Ｓｉ基板１２は、選択ウェットエッチングを用いた剥離方法を用いても良い。
【００５８】
次に、図３（ｆ）に示すように、基板温度１０５０℃でドライ酸化する。このドライ酸化により基板表面から酸化が行われ、格子緩和ＳｉＧｅ層１４が形成される。符号２０はドライ酸化により酸化されたＳｉＯ２酸化層である。このドライ酸化では格子緩和ＳｉＧｅ層１４は、厚さが２０ｎｍになり、Ｇｅが濃縮されてＧｅ組成が増大し、それに伴い格子緩和する。この工程によりＧｅ組成は０．３になる。
【００５９】
次に、ＳｉＯ２層２０をフッ化アンモニウム溶液で除去する。次に、ＵＨＶ−ＣＶＤ或いはＬＰ−ＣＶＤ法により基板温度６５０℃にて、格子緩和Ｓｉ０．７Ｇｅ０．３層１４上に歪Ｓｉ層をエピタキシャル成長する。こうして十分に歪のかかった転位等のダメージのない良好なチャネル層を形成できる。
【００６０】
この後の工程は、通常のＳＯＩ−ＭＯＳＦＥＴ製造プロセスに従って、ゲート絶縁層、ゲート電極、ソース領域及びドレイン領域を形成して、図１に示す電界効果トランジスタを形成する。
【００６１】
次に、図４を用いて第１の実施形態にかかる電界効果トランジスタの別の製造方法を説明する。
【００６２】
先ず、図４（ａ）に示すように、Ｓｉ基板７を熱酸化して厚さ１００ｎｍのＳｉＯ２層６を形成する。この酸化方法は、ウェットでもドライでもかまわない。
【００６３】
次に、図４（ｂ）に示すように、Ｇｅイオンを、３０ＫｅＶの注入エネルギー、１．５×１０１６ｃｍ−２のドーズ量でイオン注入する。引き続き、酸素イオンを、２５ｋｅＶの注入エネルギー、１．０×１０１７ｃｍ−２のドーズ量でイオン注入する。また、これらのイオン注入の順番は逆でも良い。これらのイオン注入後、酸素雰囲気中で７００℃、３時間熱処理する。こうしてＳｉＯ２層６の表面領域にＧｅ及び酸素を含有する層１７を形成する。
【００６４】
次に、図４（ｃ）に示すように、別のＳｉ基板１２上に、厚さ６０ｎｍのＳｉ０．９Ｇｅ０．１層１０、厚さ２０ｎｍのＳｉキャップ層１１をＵＨＶ−ＣＶＤ或いはＬＰ−ＣＶＤ法により基板温度５００℃から６５０℃にてエピタキシャル成長する。引き続き１００ｋｅＶの注入エネルギー、５×１０１６ｃｍ−２のドーズ量で水素イオンをイオン注入する。このイオン注入により、Ｓｉキャップ層１１の表面から深さ約６５０ｎｍの領域に格子欠陥が高密度に形成されたマイクロクラック領域１３を形成する。
【００６５】
次に、図４（ｄ）に示すように、Ｓｉキャップ層１１の表面を、図４（ｂ）に示すＧｅ及び酸素を含有する層１７上に常温にて張り合わせる。次に６００℃で３時間熱処理することにより、マイクロクラック領域１３でウェハーを剥離する。この剥離面はＣＭＰにて平坦化する。
【００６６】
次に、図４（ｆ）に示すように、基板温度１０５０℃でドライ酸化する。このドライ酸化により基板表面から酸化が行われ、格子緩和ＳｉＧｅ層１４が形成される。符号２０はドライ酸化により酸化されたＳｉ酸化層である。このドライ酸化では格子緩和ＳｉＧｅ層１４は、厚さが２０ｎｍになり、Ｇｅが濃縮されてＧｅ組成が増大し、それに伴い格子緩和する。この工程によりＧｅ組成は０．３になる。また、このドライ酸化によりＧｅ及び酸素を含有する層１７は、より酸化が強固になりＧｅ酸化物及びＳｉ酸化物の混合酸化物であるＧｅ酸化物含有層５となる。
【００６７】
次に、ＳｉＯ２層２０をフッ化アンモニウム溶液で除去する。次に、ＵＨＶ−ＣＶＤ或いはＬＰ−ＣＶＤ法により基板温度６５０℃にて、格子緩和Ｓｉ０．７Ｇｅ０．３層１４上に歪Ｓｉ層をエピタキシャル成長する。こうして十分に歪のかかった転位等のダメージのない良好なチャネル層を形成できる。
【００６８】
この後の工程は、通常のＳＯＩ−ＭＯＳＦＥＴ製造プロセスに従って、ゲート絶縁層、ゲート電極、ソース領域及びドレイン領域を形成して、図１に示す電界効果トランジスタを形成する。
【００６９】
次に、図５を用いて第１の実施形態にかかる電界効果トランジスタの別の製造方法を説明する。
【００７０】
先ず、図５（ａ）に示すように、Ｓｉ基板７上にＳｉＯ２絶縁層６、ＳＯＩ層１８を具備するＳＯＩ基板を準備する。このＳＯＩ基板を熱酸化してＳＯＩ層１８の厚さを５０ｎｍにする。この酸化方法は、ウェットでもドライでもかまわない。
【００７１】
次に、図５（ｂ）に示すように、Ｇｅイオンを５０ｋｅＶの注入エネルギー、１．５×１０１６ｃｍ−２のドーズ量でイオン注入する。引き続き、酸素イオンを３５ｋｅＶの注入エネルギー、１．０×１０１７ｃｍ−２のドーズ量でイオン注入する。こうしてＳｉ層中にＧｅ及び酸素を含有する領域１７を形成する。これらのイオン注入後、酸素雰囲気中で７００℃、３時間熱処理し、さらに１０００℃にて1分間ＲＴＡ処理を行いＳＯＩ層１８に生じたダメージを除去する。次に、表面の酸化層をフッ化アンモニウム溶液で剥離する。
【００７２】
次に、図５（ｃ）に示すように、厚さ６０ｎｍのＳｉ０．９Ｇｅ０．１層１０、厚さ２０ｎｍのＳｉキャップ層１１をＵＨＶ−ＣＶＤ或いはＬＰ−ＣＶＤ法により基板温度６５０℃にてエピタキシャル成長する。
【００７３】
次に、図５（ｄ）に示すように、基板温度１０５０℃でドライ酸化する。このドライ酸化により基板表面から酸化が行われ、格子緩和ＳｉＧｅ層１４が形成される。符号２０はドライ酸化により酸化されたＳｉ酸化層である。このドライ酸化では格子緩和ＳｉＧｅ層１４は、厚さが２０ｎｍになり、Ｇｅが濃縮されてＧｅ組成が増大し、それに伴い格子緩和する。この工程によりＧｅ組成は０．３になる。また、このドライ酸化によりＧｅ及び酸素を含有する層１７は、より酸化が強固になりＧｅ酸化物及びＳｉ酸化物の混合酸化物であるＧｅ酸化物含有層５となる。
【００７４】
次に、ＳｉＯ２層２０をフッ化アンモニウム溶液で除去する。次に、ＵＨＶ−ＣＶＤ或いはＬＰ−ＣＶＤ法により基板温度６５０℃にて、格子緩和Ｓｉ０．７Ｇｅ０．３層１４上に歪Ｓｉ層をエピタキシャル成長する。こうして十分に歪のかかった転位等のダメージのない良好なチャネル層を形成できる。
【００７５】
この後の工程は、通常のＳＯＩ−ＭＯＳＦＥＴ製造プロセスに従って、ゲート絶縁層、ゲート電極、ソース領域及びドレイン領域を形成して、図１に示す電界効果トランジスタを形成する。
【００７６】
次に、図６を用いて第２の実施形態にかかる電界効果トランジスタの製造方法を説明する。
【００７７】
先ず、図６（ａ）に示すように、Ｓｉ基板１２上に、厚さ６０ｎｍの第１のＳｉ０．９Ｇｅ０．１層１０、厚さ５０ｎｍのＳｉ中間層１６、厚さ２０ｎｍの第２のＳｉ０．９Ｇｅ０．１層１５、厚さ１００ｎｍのＳｉキャップ層１１をＵＨＶ−ＣＶＤ或いはＬＰ−ＣＶＤ法により基板温度６５０℃にてエピタキシャル成長する。
【００７８】
次に、図６（ｂ）に示すように、７００℃でのウェット酸化することによりＳｉキャップ層１１と第２のＳｉ０．９Ｇｅ０．１層１５の全て及びＳｉ中間層１６の一部を酸化する。このウェット酸化により、厚さ２５０ｎｍの絶縁層９中に厚さ約４０ｎｍのＧｅ酸化物とＳｉ酸化物の混合酸化物であるＧｅ酸化物含有層５を形成する。符号６及び６'は純粋なＳｉＯ２である。
【００７９】
次に、水素イオンを１００ｋｅＶの注入エネルギー、５×１０１６ｃｍ−２のドーズ量でイオン注入する。このイオン注入で、ＳｉＯ２層６の表面から深さ約６５０ｎｍの領域に格子欠陥が高密度に形成されたマイクロクラック領域１３を形成する。
【００８０】
次に、図６（ｄ）に示すように、基板をひっくり返してＳｉＯ２層６の表面を別のＳｉ基板７に常温にて張り合わせる。
【００８１】
次に、図６（ｅ）に示すように、６００℃で３時間熱処理すると、マイクロクラック領域１３でウェハーが剥離する。次に、剥離面をＣＭＰにて平坦化する。
【００８２】
次に、図６（ｆ）に示すように、基板温度１０５０℃でドライ酸化する。このドライ酸化により基板表面から酸化が行われ、格子緩和ＳｉＧｅ層１４が形成される。符号２０はドライ酸化により酸化されたＳｉ酸化層である。このドライ酸化では格子緩和ＳｉＧｅ層１４は、厚さが２０ｎｍになり、Ｇｅが濃縮されてＧｅ組成が増大し、それに伴い格子緩和する。この工程によりＧｅ組成は０．３になる。
【００８３】
次に、ＳｉＯ２層２０をフッ化アンモニウム溶液で除去する。次に、ＵＨＶ−ＣＶＤ或いはＬＰ−ＣＶＤ法により基板温度６５０℃にて、格子緩和Ｓｉ０．７Ｇｅ０．３層１４上に歪Ｓｉ層をエピタキシャル成長する。こうして十分に歪のかかった転位等のダメージのない良好なチャネル層を形成できる。
【００８４】
この後の工程は、通常のＳＯＩ−ＭＯＳＦＥＴ製造プロセスに従って、ゲート絶縁層、ゲート電極、ソース領域及びドレイン領域を形成して、図２に示す電界効果トランジスタを形成する。
【００８５】
【発明の効果】
低転位密度で格子緩和ＳｉＧｅ層が形成できるので、この上に歪量の大きな歪Ｓｉ層を形成できる。その結果、信頼性が高く、高速でかつ低消費電力の歪ＳＯＩ−ＭＯＳＦＥＴを実現できる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態にかかる電界効果トランジスタの断面図。
【図２】 本発明の第２の実施形態にかかる電界効果トランジスタの断面図。
【図３】 本発明の第１の実施形態にかかる電界効果トランジスタの製造工程を説明する主要工程における断面図。
【図４】 本発明の第１の実施形態にかかる電界効果トランジスタの製造工程を説明する主要工程における断面図。
【図５】 本発明の第１の実施形態にかかる電界効果トランジスタの製造工程を説明する主要工程における断面図。
【図６】 本発明の第２の実施形態にかかる電界効果トランジスタの製造工程を説明する主要工程における断面図。
【図７】 絶縁層上に厚さ９０ｎｍのＳｉ０．９Ｇｅ０．１層を形成し、これを酸化によって厚さ３０ｎｍのＳｉ０．７Ｇｅ０．３層にした場合の絶縁層とＳｉＧｅ層との界面での滑りによって生じる緩和率の酸化温度との関係を示すグラフ。
【図８】 ＳｉＧｅのＧｅ組成と軟化温度との関係を示すグラフ。
【図９】 従来の電界効果トランジスタの断面図。
【符号の説明】
１・・・ゲート電極
２・・・ゲート絶縁層
３・・・歪Ｓｉ
４・・・格子緩和ＳｉＧｅ層
５・・・Ｇｅ酸化物を含有するＳｉＯ２層
６、６'・・・Ｓｉ酸化層
７・・・Ｓｉ基板
８・・・ソース領域及びドレイン領域
９・・・絶縁層
１０・・・ＳｉＧｅ層
１１・・・Ｓｉキャップ層
１２・・・支持基板
１３・・・マイクロクラック
１４・・・格子緩和ＳｉＧｅ層
１５・・・ＳｉＧｅ層
１６・・・Ｓｉ中間層
１７・・・イオン注入領域
１８・・・ＳＯＩ層
Claims (11)
- Ｓｉ層と、このＳｉ層表面上に形成されたＳｉ酸化物層と、このＳｉ酸化物層表面上に形成された、Ｓｉ酸化物にＧｅ酸化物を含有したＧｅ酸化物含有層と、このＧｅ酸化物含有層表面上に形成された格子緩和ＳｉＧｅ層と、この格子緩和ＳｉＧｅ層表面上に形成された歪Ｓｉ層あるいは歪ＳｉＧｅ層と、この歪Ｓｉ層あるいは歪ＳｉＧｅ層表面上に形成されたゲート絶縁層と、このゲート絶縁層表面上に形成されたゲート電極と、前記歪Ｓｉ層あるいは歪ＳｉＧｅ層中に形成されたソース領域及びドレイン領域とを具備することを特徴とする電界効果トランジスタ。
- Ｓｉ層と、このＳｉ層表面上に形成された第１のＳｉ酸化物層と、この第１のＳｉ酸化物層表面上に形成された、Ｓｉ酸化物にＧｅ酸化物を含有したＧｅ酸化物含有層と、このＧｅ酸化物層表面上に形成された第２のＳｉ酸化物層と、この第２のＳｉ酸化物層表面上に形成された格子緩和ＳｉＧｅ層と、この格子緩和ＳｉＧｅ層表面上に形成された歪Ｓｉ層あるいは歪ＳｉＧｅ層と、この歪Ｓｉ層あるいは歪ＳｉＧｅ層表面上に形成されたゲート絶縁層と、このゲート絶縁層表面上に形成されたゲート電極と、前記歪Ｓｉ層あるいは歪ＳｉＧｅ層中に形成されたソース領域及びドレイン領域とを具備することを特徴とする電界効果トランジスタ。
- 前記Ｇｅ酸化物含有層のＧｅ酸化物は１重量％以上５０重量％以下であることを特徴とする請求項１または２記載の電界効果トランジスタ。
- Ｓｉ層と、このＳｉ層表面上に形成された第1のＳｉ酸化物層と、この第1のＳｉ酸化物層表面上に形成された、Ｓｉ酸化物にＧｅ酸化物を含有したＧｅ酸化物含有層と、このＧｅ酸化物含有層表面上に形成された格子緩和ＳｉＧｅ層とを具備することを特徴とする半導体基板。
- Ｓｉ層と、このＳｉ層表面上に形成された第1のＳｉ酸化物層と、この第1のＳｉ酸化物層表面上に形成された、Ｓｉ酸化物にＧｅ酸化物を含有したＧｅ酸化物含有層と、このＧｅ酸化物含有層表面上に形成された第２のＳｉ酸化物層と、この第２のＳｉ酸化物層表面上に形成された格子緩和ＳｉＧｅ層とを具備することを特徴とする半導体基板。
- 第1のＳｉ層表面上にＳｉＧｅ層を形成する工程と、前記ＳｉＧｅ層表面上に第２のＳｉ層を形成する工程と、前記第２のＳｉ層の全てと前記ＳｉＧｅ層の一部を酸化することにより前記第２のＳｉ層を第1のＳｉ酸化物層とし、前記ＳｉＧｅ層の一部をＳｉ酸化物とＧｅ酸化物の混合酸化物であるＧｅ酸化物含有層とする工程と、前記第1のＳｉ層中にマイクロクラック領域を形成する工程と、前記第１のＳｉ酸化物層と第２のＳｉ層を接合する工程と、前記第1のＳｉ層の一部を前記マイクロクラック領域で前記第１のＳｉ層の残部から剥離する工程と、前記第1のＳｉ層表面から酸化することにより前記第1のＳｉ層を第２のＳｉ酸化物層とし、前記ＳｉＧｅ層の前記Ｇｅ酸化物含有層に隣接する領域を格子緩和ＳｉＧｅ層にする工程と、前記第２のＳｉ酸化物層を除去する工程と、前記格子緩和ＳｉＧｅ層表面に歪Ｓｉ層あるいは歪ＳｉＧｅ層を形成する工程と、前記歪Ｓｉ層あるいは歪ＳｉＧｅ層表面上にゲート酸化膜、ゲート電極を形成するとともに、前記歪Ｓｉ層あるいは歪ＳｉＧｅ層中にソース領域並びにドレイン領域を形成する工程とを具備することを特徴とする電界トランジスタの製造方法。
- 第1のＳｉ層表面上にＳｉ酸化物層を形成する工程と、前記Ｓｉ酸化物層表面からＧｅイオン並びに酸素イオンを注入することにより前記Ｓｉ酸化物層表面にＧｅ・酸素含有層を形成する工程と、第２のＳｉ層表面上にＳｉＧｅ層を形成する工程と、前記ＳｉＧｅ層表面上に第３のＳｉ層を形成する工程と、前記第２のＳｉ層中にマイクロクラック領域を形成する工程と、前記Ｇｅ・酸素含有層と前記第３のＳｉ層を接合する工程と、前記第２のＳｉ層の一部を前記マイクロクラック領域で前記第 1 のＳｉ層の残部から剥離する工程と、前記第２のＳｉ層表面から酸化することにより、格子緩和ＳｉＧｅ層を形成し、同時に、前記Ｇｅ・酸素含有層をＳｉ酸化物とＧｅ酸化物の混合酸化物であるＧｅ酸化物含有層とする工程と、前記第２のＳｉ酸化物層を除去する工程と、前記格子緩和ＳｉＧｅ層表面に歪Ｓｉ層あるいは歪ＳｉＧｅ層を形成する工程と、前記歪Ｓｉ層あるいは歪ＳｉＧｅ層上にゲート酸化膜、ゲート電極を形成するとともに、前記歪Ｓｉ層あるいは歪ＳｉＧｅ層中にソース領域並びにドレイン領域を形成する工程とを具備することを特徴とする電界効果トランジスタの製造方法。
- 第1のＳｉ層表面上にＳｉＧｅ層を形成する工程と、前記ＳｉＧｅ層表面上に第２のＳｉ層を形成する工程と、前記第２のＳｉ層の全てと前記ＳｉＧｅ層の一部を酸化することにより前記第２のＳｉ層を第1のＳｉ酸化物層とし前記ＳｉＧｅ層の一部をＳｉ酸化物とＧｅ酸化物の混合酸化物であるＧｅ酸化物含有層とする工程と、前記第1のＳｉ層中にマイクロクラック領域を形成する工程と、前記第１のＳｉ酸化物層と第２のＳｉ層を接合する工程と、前記第1のＳｉ層の一部を前記マイクロクラック領域で前記第 1 のＳｉ層の残部から剥離する工程と、前記第1のＳｉ層表面から酸化することにより前記第1のＳｉ層を第２のＳｉ酸化物層とし、前記ＳｉＧｅ層の前記Ｇｅ酸化物含有層に隣接する領域を格子緩和ＳｉＧｅ層にする工程とを具備することを特徴とする半導体基板の製造方法。
- 第1のＳｉ層表面上にＳｉ酸化物層を形成する工程と、前記Ｓｉ酸化物層表面からＧｅイオン並びに酸素イオンを注入することにより前記Ｓｉ酸化物層表面にＧｅ・酸素含有層を形成する工程と、第２のＳｉ層表面上にＳｉＧｅ層を形成する工程と、前記ＳｉＧｅ層表面上に第３のＳｉ層を形成する工程と、前記第２のＳｉ層中にマイクロクラック領域を形成する工程と、前記Ｇｅ・酸素含有層と前記第３のＳｉ層を接合する工程と、前記第２のＳｉ層の一部を前記マイクロクラック領域で前記第 1 のＳｉ層の残部から剥離する工程と、前記第２のＳｉ層表面から酸化することにより、格子緩和ＳｉＧｅ層を形成し、同時に、前記Ｇｅ・酸素含有層をＳｉ酸化物とＧｅ酸化物の混合酸化物であるＧｅ酸化物含有層とする工程とを具備することを特徴とする半導体基板の製造方法。
- 第1のＳｉ層表面上に第１のＳｉ酸化物層を形成する工程と、前記第１のＳｉ酸化物層表面上に第２のＳｉ層を形成する工程と、この第２のＳｉ層中にＧｅイオン及び酸素イオンを注入し前記第２のＳｉ層中にＧｅ・酸素含有層を形成する工程と、前記第２のＳｉ層表面上にＳｉＧｅ層を形成する工程と、前記ＳｉＧｅ層表面上に第３のＳｉ層を形成する工程と、前記第３のＳｉ層表面から酸化を行うことにより、前記第1の酸化物層表面上にＧｅ酸化物及びＳｉ酸化物の混合酸化物からなるＧｅ酸化物含有層を形成し、このＧｅ酸化物含有層表面上に格子緩和ＳｉＧｅ層を形成し、この格子緩和ＳｉＧｅ層表面上に第２のＳｉ酸化物層を形成する工程とを具備することを特徴とする半導体基板の製造方法。
- 第1のＳｉ層表面上に第１のＳｉＧｅ層を形成する工程と、この第１のＳｉＧｅ層表面上に第２のＳｉ層を形成する工程と、この第２のＳｉ層表面上に第２のＳｉＧｅ層を形成する工程と、この第２のＳｉＧｅ層表面上に第３のＳｉ層を形成する工程と、前記第３のＳｉ層の全て、前記第２のＳｉＧｅ層の全て並びに前記第２のＳｉ層の一部を酸化することにより、前記第２のＳｉ層表面上に第1のＳｉ酸化物層、Ｇｅ酸化物及びＳｉ酸化物の混合酸化物からなるＧｅ酸化物含有層並びに第２の酸化物層を形成する工程と、前記第１のＳｉ層中にマイクロクラック領域を形成する工程と、第４のＳｉ層表面上に前記第２の酸化物層を接合する工程と、前記第１のＳｉ層の一部を前記マイクロクラック領域で前記第 1 のＳｉ層の残部から剥離する工程と、前記第１のＳｉ層表面から酸化することにより、前記第１のＳｉ酸化物層表面上に格子緩和ＳｉＧｅ層及びこの格子緩和ＳｉＧｅ層表面上に第３のＳｉ酸化物層を形成する工程とを具備することを特徴とする半導体基板の製造方法。
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