JP3311940B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳトランジス
タを有する半導体装置に係わり、特にチャネルにおける
結晶の歪みを利用して高速化を図った半導体装置及びそ
の製造方法に関する。
タを有する半導体装置に係わり、特にチャネルにおける
結晶の歪みを利用して高速化を図った半導体装置及びそ
の製造方法に関する。
【０００２】
【従来の技術】近年、ＭＯＳトランジスタの高速化を図
るために、シリコン（Ｓｉ）とゲルマニウム（Ｇｅ）の
ヘテロ構造を利用する試みがなされている。例えば、ｎ
チャネルＭＯＳトランジスタ（以下、ｎＭＯＳＦＥＴと
略記する）の高速化を図るために、Ｓｉ基板上に格子緩
和させたＳｉＧｅバッファ層を介して、この上に引っ張
り歪み状態のＳｉ層を形成し、この引っ張り歪み状態の
Ｓｉ層をチャネルとして利用する方法が提案されてい
る。この引つ張り歪み状態のＳｉ層ではバルクＳｉと比
較して電子移動度が増大するため、ＭＯＳトランジスタ
を高速化できることが知られている（IEDM Tech.Diges
t,1994,p373-376）。
るために、シリコン（Ｓｉ）とゲルマニウム（Ｇｅ）の
ヘテロ構造を利用する試みがなされている。例えば、ｎ
チャネルＭＯＳトランジスタ（以下、ｎＭＯＳＦＥＴと
略記する）の高速化を図るために、Ｓｉ基板上に格子緩
和させたＳｉＧｅバッファ層を介して、この上に引っ張
り歪み状態のＳｉ層を形成し、この引っ張り歪み状態の
Ｓｉ層をチャネルとして利用する方法が提案されてい
る。この引つ張り歪み状態のＳｉ層ではバルクＳｉと比
較して電子移動度が増大するため、ＭＯＳトランジスタ
を高速化できることが知られている（IEDM Tech.Diges
t,1994,p373-376）。
【０００３】しかしながら、この技術を用いて引っ張り
歪み状態のＳｉ層を得るためには、ＳｉＧｅバッファ層
を格子緩和状態にするために、２μｍ程度と厚く形成す
る必要がある。このような厚い膜を用いて作製したＭＯ
ＳＦＥＴでは、ソース・ドレイン間の寄生容量が増大
し、結果的に高速化が困難となる。
歪み状態のＳｉ層を得るためには、ＳｉＧｅバッファ層
を格子緩和状態にするために、２μｍ程度と厚く形成す
る必要がある。このような厚い膜を用いて作製したＭＯ
ＳＦＥＴでは、ソース・ドレイン間の寄生容量が増大
し、結果的に高速化が困難となる。
【０００４】一方、ｐチャネルＭＯＳトランジスタ（以
下、ｐＭＯＳＦＥＴと略記する）の高速化を図るために
は、Ｓｉ基板上に圧縮歪み状態のＳｉＧｅ層を形成し、
これをチャネルとして利用する方法が知られている。こ
の圧縮歪み状態のＳｉＧｅ層はバルクＳｉと比較して正
孔移動度が増大するため、ｐＭＯＳＦＥＴの高速化を図
ることが可能となる（IEEE ELECTRON DEVICE LETTERS,V
OL15,NO.10,1994,P402-405）。ここで、圧縮歪み状態の
ＳｉＧｅ層を形成するためには、ＳｉＧｅ層の膜厚をＧ
ｅの組成比と成長温度により決定される臨界膜厚以下に
する必要がある（J.Appl.Phys,vol70,No.4,1991,P2136-
2151）。
下、ｐＭＯＳＦＥＴと略記する）の高速化を図るために
は、Ｓｉ基板上に圧縮歪み状態のＳｉＧｅ層を形成し、
これをチャネルとして利用する方法が知られている。こ
の圧縮歪み状態のＳｉＧｅ層はバルクＳｉと比較して正
孔移動度が増大するため、ｐＭＯＳＦＥＴの高速化を図
ることが可能となる（IEEE ELECTRON DEVICE LETTERS,V
OL15,NO.10,1994,P402-405）。ここで、圧縮歪み状態の
ＳｉＧｅ層を形成するためには、ＳｉＧｅ層の膜厚をＧ
ｅの組成比と成長温度により決定される臨界膜厚以下に
する必要がある（J.Appl.Phys,vol70,No.4,1991,P2136-
2151）。
【０００５】ところで、高集積で低消費電力のＬＳＩを
製造するためには、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴと
を組み合わせて集積化トランジスタを形成しなければな
らない。このとき、引っ張り歪み状態のＳｉ層を用いた
ｎＭＯＳＦＥＴでは、下地としてのＳｉＧｅ層は格子緩
和状態であることが必要でその膜厚が厚いことが要求さ
れ、圧縮歪み状態のＳｉＧｅ層を用いたｐＭＯＳＦＥＴ
では、ＳｉＧｅの膜厚が薄いことが要求される。つま
り、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴで必要とされるＳ
ｉＧｅ層の膜厚（歪み状態）が異なることから、これら
を同一基板上に集積化しても満足する特性は得られな
い。
製造するためには、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴと
を組み合わせて集積化トランジスタを形成しなければな
らない。このとき、引っ張り歪み状態のＳｉ層を用いた
ｎＭＯＳＦＥＴでは、下地としてのＳｉＧｅ層は格子緩
和状態であることが必要でその膜厚が厚いことが要求さ
れ、圧縮歪み状態のＳｉＧｅ層を用いたｐＭＯＳＦＥＴ
では、ＳｉＧｅの膜厚が薄いことが要求される。つま
り、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴで必要とされるＳ
ｉＧｅ層の膜厚（歪み状態）が異なることから、これら
を同一基板上に集積化しても満足する特性は得られな
い。
【０００６】なお、ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴを
全く独立の層で形成することも考えられるが、この場
合、成膜回数が増えると共に製造工程の大幅な複雑化を
招き、両者を同一基板に集積化する意味がなくなる。ま
た、ｎＭＯＳＦＥＴにはＳｉＧｅ層の厚膜層構造に起因
する高速化に不利であるという問題も残っている。
全く独立の層で形成することも考えられるが、この場
合、成膜回数が増えると共に製造工程の大幅な複雑化を
招き、両者を同一基板に集積化する意味がなくなる。ま
た、ｎＭＯＳＦＥＴにはＳｉＧｅ層の厚膜層構造に起因
する高速化に不利であるという問題も残っている。
【０００７】
【発明が解決しようとする課題】このように従来、引っ
張り歪み状態のＳｉ層を用いたｎＭＯＳＦＥＴと、圧縮
歪み状態のＳｉＧｅ層を用いたｐＭＯＳＦＥＴでは、ｎ
ＭＯＳＦＥＴの厚膜層構造に起因する高速化に不利であ
るという問題と、さらに両ＭＯＳＦＥＴで必要とされる
ＳｉＧｅ層の歪み状態が異なることから、同一基板上に
集積化することが困難であるという問題があった。
張り歪み状態のＳｉ層を用いたｎＭＯＳＦＥＴと、圧縮
歪み状態のＳｉＧｅ層を用いたｐＭＯＳＦＥＴでは、ｎ
ＭＯＳＦＥＴの厚膜層構造に起因する高速化に不利であ
るという問題と、さらに両ＭＯＳＦＥＴで必要とされる
ＳｉＧｅ層の歪み状態が異なることから、同一基板上に
集積化することが困難であるという問題があった。
【０００８】本発明は、上記問題に鑑みてなされたもの
で、その目的とするところは、同一基板上に薄膜層構造
を用いて引っ張り歪み状態のＳｉ層と圧縮歪み状態のＳ
ｉＧｅ層とを整合性良く作製することができ、高速・高
性能な集積化トランジスタの実現に寄与する半導体装置
及びその製造方法を提供することにある。
で、その目的とするところは、同一基板上に薄膜層構造
を用いて引っ張り歪み状態のＳｉ層と圧縮歪み状態のＳ
ｉＧｅ層とを整合性良く作製することができ、高速・高
性能な集積化トランジスタの実現に寄与する半導体装置
及びその製造方法を提供することにある。
【０００９】
（構成）上記課題を解決するために本発明は、次のよう
な構成を採用している。即ち、本発明（請求項１）は、
同一基板上にｐＭＯＳＦＥＴとｎＭＯＳＦＥＴを集積化
した半導体装置において、Ｓｉ基板と、このＳｉ基板上
に形成された圧縮歪み状態の第１のＳｉＧｅ層と、この
第１のＳｉＧｅ層の所定領域に形成されたｐＭＯＳＦＥ
Ｔと、第１のＳｉＧｅ層のｐＭＯＳＦＥＴ形成領域以外
の領域に絶縁膜を介して形成され、かつ一部が該絶縁膜
の開口を介して第１のＳｉＧｅ層に直に接続された格子
緩和状態の第２のＳｉＧｅ層と、この第２のＳｉＧｅ層
上に形成された引っ張り歪み状態のＳｉ層と、このＳｉ
層に形成されたｎＭＯＳＦＥＴとを具備してなることを
特徴とする。
な構成を採用している。即ち、本発明（請求項１）は、
同一基板上にｐＭＯＳＦＥＴとｎＭＯＳＦＥＴを集積化
した半導体装置において、Ｓｉ基板と、このＳｉ基板上
に形成された圧縮歪み状態の第１のＳｉＧｅ層と、この
第１のＳｉＧｅ層の所定領域に形成されたｐＭＯＳＦＥ
Ｔと、第１のＳｉＧｅ層のｐＭＯＳＦＥＴ形成領域以外
の領域に絶縁膜を介して形成され、かつ一部が該絶縁膜
の開口を介して第１のＳｉＧｅ層に直に接続された格子
緩和状態の第２のＳｉＧｅ層と、この第２のＳｉＧｅ層
上に形成された引っ張り歪み状態のＳｉ層と、このＳｉ
層に形成されたｎＭＯＳＦＥＴとを具備してなることを
特徴とする。
【００１０】また、本発明（請求項２）は、上記半導体
装置の製造方法において、Ｓｉ基板上に圧縮歪み状態の
第１のＳｉＧｅ層をエピタキシャル成長する工程と、第
１のＳｉＧｅ層上に一部開口を有する絶縁膜（Ｓｉ酸化
膜）を形成する工程と、前記絶縁膜上及び該絶縁膜の開
口内にＣＶＤ法で非晶質ＳｉＧｅ層を堆積する工程と、
前記非晶質ＳｉＧｅ層に熱処理を施し、該層を前記絶縁
膜の開口部から結晶化して格子緩和状態の第２のＳｉＧ
ｅ層を形成する工程と、第２のＳｉＧｅ層上に引っ張り
歪み状態のＳｉ層をエピタキシャル成長する工程と、前
記Ｓｉ層及び第２のＳｉＧｅ層の一部を除去する工程と
を含み、前記Ｓｉ層及び第２のＳｉＧｅ層を除去した領
域では第１のＳｉＧｅ層にｐＭＯＳＦＥＴ形成し、前記
Ｓｉ層及び第２のＳｉＧｅ層を残した領域では該Ｓｉ層
にｎチャネルＭＯＳトランジスタを形成することを特徴
とする。
装置の製造方法において、Ｓｉ基板上に圧縮歪み状態の
第１のＳｉＧｅ層をエピタキシャル成長する工程と、第
１のＳｉＧｅ層上に一部開口を有する絶縁膜（Ｓｉ酸化
膜）を形成する工程と、前記絶縁膜上及び該絶縁膜の開
口内にＣＶＤ法で非晶質ＳｉＧｅ層を堆積する工程と、
前記非晶質ＳｉＧｅ層に熱処理を施し、該層を前記絶縁
膜の開口部から結晶化して格子緩和状態の第２のＳｉＧ
ｅ層を形成する工程と、第２のＳｉＧｅ層上に引っ張り
歪み状態のＳｉ層をエピタキシャル成長する工程と、前
記Ｓｉ層及び第２のＳｉＧｅ層の一部を除去する工程と
を含み、前記Ｓｉ層及び第２のＳｉＧｅ層を除去した領
域では第１のＳｉＧｅ層にｐＭＯＳＦＥＴ形成し、前記
Ｓｉ層及び第２のＳｉＧｅ層を残した領域では該Ｓｉ層
にｎチャネルＭＯＳトランジスタを形成することを特徴
とする。
【００１１】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) 引っ張り歪み状態のＳｉ層中に形成されたチャネル
領域を主に電子の流れる領域とし、圧縮歪み状態の第１
のＳｉＧｅ中に形成されたチャネル領域を主に正孔の流
れる領域とすること。 (2) 第１のＳｉＧｅ層上に形成する絶縁膜は、第１のＳ
ｉＧｅ層上にＳｉ層をエピタキシャル成長した後、熱酸
化により該Ｓｉ層を酸化膜化することにより得られる。 (3) シリコン酸化膜上に非晶質のＳｉＧｅ層を形成する
前に、シリコン酸化膜の開口部に選択エピタキシャルに
より単結晶ＳｉＧｅを形成する。 （作用）本発明によれば、第１のＳｉＧｅ層／第２のＳ
ｉＧｅ層／Ｓｉ層の僅か３層の少ない層構造でありなが
ら、ｐＭＯＳＦＥＴは圧縮歪み状態の第１のＳｉＧｅ層
に形成することができ、ｎＭＯＳＦＥＴは引っ張り歪み
状態のＳｉ層に形成することができる。このため、ｐＭ
ＯＳＦＥＴ及びｎＭＯＳＦＥＴの両方の高速化を図るこ
とができる。
は、次のものがあげられる。 (1) 引っ張り歪み状態のＳｉ層中に形成されたチャネル
領域を主に電子の流れる領域とし、圧縮歪み状態の第１
のＳｉＧｅ中に形成されたチャネル領域を主に正孔の流
れる領域とすること。 (2) 第１のＳｉＧｅ層上に形成する絶縁膜は、第１のＳ
ｉＧｅ層上にＳｉ層をエピタキシャル成長した後、熱酸
化により該Ｓｉ層を酸化膜化することにより得られる。 (3) シリコン酸化膜上に非晶質のＳｉＧｅ層を形成する
前に、シリコン酸化膜の開口部に選択エピタキシャルに
より単結晶ＳｉＧｅを形成する。 （作用）本発明によれば、第１のＳｉＧｅ層／第２のＳ
ｉＧｅ層／Ｓｉ層の僅か３層の少ない層構造でありなが
ら、ｐＭＯＳＦＥＴは圧縮歪み状態の第１のＳｉＧｅ層
に形成することができ、ｎＭＯＳＦＥＴは引っ張り歪み
状態のＳｉ層に形成することができる。このため、ｐＭ
ＯＳＦＥＴ及びｎＭＯＳＦＥＴの両方の高速化を図るこ
とができる。
【００１２】ここで、引っ張り歪み状態のＳｉ層を形成
するためには、その下地として格子緩和状態のＳｉＧｅ
層を形成する必要があり、一般にはＳｉＧｅ層の膜厚を
厚くしなければならない。本発明では、ＳｉＧｅ層を非
晶質ＳｉＧｅ層の堆積後のアニールにより結晶化して得
ることにより、ＳｉＧｅ層の膜厚を薄くしても格子緩和
状態に保持している。これは、ｎＭＯＳＦＥＴにおける
ソース・ドレイン間の寄生容量の低減につながり、高速
化により有効となる。
するためには、その下地として格子緩和状態のＳｉＧｅ
層を形成する必要があり、一般にはＳｉＧｅ層の膜厚を
厚くしなければならない。本発明では、ＳｉＧｅ層を非
晶質ＳｉＧｅ層の堆積後のアニールにより結晶化して得
ることにより、ＳｉＧｅ層の膜厚を薄くしても格子緩和
状態に保持している。これは、ｎＭＯＳＦＥＴにおける
ソース・ドレイン間の寄生容量の低減につながり、高速
化により有効となる。
【００１３】
【発明の実施の形態】以下、本発明の詳細を図示の実施
形態によって説明する。 （第１の実施形態）図１〜図３は、本発明の第１の実施
形態に係わる半導体装置の製造工程を示す断面図であ
る。
形態によって説明する。 （第１の実施形態）図１〜図３は、本発明の第１の実施
形態に係わる半導体装置の製造工程を示す断面図であ
る。
【００１４】まず、図１（ａ）に示すように、Ｓｉ基板
１１を例えばＲＣＡ法において洗浄した後、エピタキシ
ャルプロセスにより厚さ５０ｎｍ程度のＳｉ0.7 Ｇｅ
0.3 層（第１のシリコンゲルマニウム層）１２を成長温
度５００℃で形成する。このとき形成したＳｉＧｅ層１
２を圧縮歪み状態にするために、その膜厚をＧｅ組成比
と成長温度で決まる臨界膜厚以下にする必要がある。
１１を例えばＲＣＡ法において洗浄した後、エピタキシ
ャルプロセスにより厚さ５０ｎｍ程度のＳｉ0.7 Ｇｅ
0.3 層（第１のシリコンゲルマニウム層）１２を成長温
度５００℃で形成する。このとき形成したＳｉＧｅ層１
２を圧縮歪み状態にするために、その膜厚をＧｅ組成比
と成長温度で決まる臨界膜厚以下にする必要がある。
【００１５】ここで、ＳｉＧｅ層１２のＧｅ百分率は、
２０〜５０％の範囲が望ましい。Ｇｅ百分率２０％未満
では、ＳｉＧｅ層１２において移動度の増大が望めない
からである。一方、５０％より大きい場合には、ＳｉＧ
ｅ層１２の膜質及びモフォロジーが低下し、やはり電気
的特性の向上は望むことができないからである。
２０〜５０％の範囲が望ましい。Ｇｅ百分率２０％未満
では、ＳｉＧｅ層１２において移動度の増大が望めない
からである。一方、５０％より大きい場合には、ＳｉＧ
ｅ層１２の膜質及びモフォロジーが低下し、やはり電気
的特性の向上は望むことができないからである。
【００１６】また、ＳｉＧｅ層１２の膜厚は、成長温度
を５００℃程度としたときＧｅ百分率２０〜５０％に対
応して、４０〜３００ｎｍの範囲が好ましい。それは、
上記範囲より大きい場合には、ＳｉＧｅ層１２を圧縮歪
み状態にすることが困難だからである。
を５００℃程度としたときＧｅ百分率２０〜５０％に対
応して、４０〜３００ｎｍの範囲が好ましい。それは、
上記範囲より大きい場合には、ＳｉＧｅ層１２を圧縮歪
み状態にすることが困難だからである。
【００１７】次いで、同じくエピタキシャルプロセスに
より成長温度５００℃で、ＳｉＧｅ層１２上に厚さ１０
ｎｍのＳｉ層１３を形成する。ここで、Ｓｉ層１３の膜
厚を１０ｎｍ以下にすることが望ましい。その理由は、
後にＳｉ層１３を熱酸化してできるだけ薄いゲート酸化
膜を形成することにより、ＭＯＳＦＥＴの短チャネル効
果の抑制と駆動電流の向上を図るために必要だからであ
る。
より成長温度５００℃で、ＳｉＧｅ層１２上に厚さ１０
ｎｍのＳｉ層１３を形成する。ここで、Ｓｉ層１３の膜
厚を１０ｎｍ以下にすることが望ましい。その理由は、
後にＳｉ層１３を熱酸化してできるだけ薄いゲート酸化
膜を形成することにより、ＭＯＳＦＥＴの短チャネル効
果の抑制と駆動電流の向上を図るために必要だからであ
る。
【００１８】ここで、Ｓｉ層及びＳｉＧｅ層のエピタキ
シャルプロセスについては、例えばB.S.Meyerson らの
文献（"Low temperature silicom epitaxy by UHV/CVD"
Appl.Phys.Lett,vol.48,p797-799,1986及び "Cooperat
ive growth phenomena in silicon/germanium low-temp
erature epitaxy" Appl.Phys.Lett,vol.53,p2555-2557,
1988）に記載されている。
シャルプロセスについては、例えばB.S.Meyerson らの
文献（"Low temperature silicom epitaxy by UHV/CVD"
Appl.Phys.Lett,vol.48,p797-799,1986及び "Cooperat
ive growth phenomena in silicon/germanium low-temp
erature epitaxy" Appl.Phys.Lett,vol.53,p2555-2557,
1988）に記載されている。
【００１９】次いで、図１（ｂ）に示すように、表面全
体を熱酸化して厚さ２０ｎｍ程度のｐＭＯＳＦＥＴのゲ
ート酸化膜となる熱酸化膜１４を形成する。このとき、
ｐＭＯＳＦＥＴ形成領域の熱酸化膜１４は、圧縮歪み状
態のＳｉＧｅ層１２まで熱酸化が及ぶことなく形成され
ることが望ましい。一般に、ＳｉＧｅ層を熱酸化してゲ
ート絶縁膜を形成した場合、界面準位密度が高くなりデ
バイス動作時にリーク電流増大の原因となるからであ
る。この後、チャネル層には熱酸化膜を介して、しきい
値調整用のイオン注入を行い、ｐチャネル領域（不図
示）を形成する。
体を熱酸化して厚さ２０ｎｍ程度のｐＭＯＳＦＥＴのゲ
ート酸化膜となる熱酸化膜１４を形成する。このとき、
ｐＭＯＳＦＥＴ形成領域の熱酸化膜１４は、圧縮歪み状
態のＳｉＧｅ層１２まで熱酸化が及ぶことなく形成され
ることが望ましい。一般に、ＳｉＧｅ層を熱酸化してゲ
ート絶縁膜を形成した場合、界面準位密度が高くなりデ
バイス動作時にリーク電流増大の原因となるからであ
る。この後、チャネル層には熱酸化膜を介して、しきい
値調整用のイオン注入を行い、ｐチャネル領域（不図
示）を形成する。
【００２０】次いで、図１（ｃ）に示すように、熱酸化
膜１４を選択エッチングにより一部除去して開口部を形
成する。次いで、図１（ｄ）に示すように、基板表面全
体にＣＶＤ法により厚さ２００ｎｍ程度の非晶質Ｓｉ
0.7 Ｇｅ0.3 層１５´を形成する。この後、この基板を
例えば電気炉を用いてＮ2 雰囲気中で６００℃程度の熱
処理を行う。その結果、非晶質ＳｉＧｅ層１５´が開口
部から結晶化され、僅か２００ｎｍ程度と薄膜の格子緩
和したＳｉＧｅ層（第２のシリコンゲルマニウム層）１
５を作製することができる。
膜１４を選択エッチングにより一部除去して開口部を形
成する。次いで、図１（ｄ）に示すように、基板表面全
体にＣＶＤ法により厚さ２００ｎｍ程度の非晶質Ｓｉ
0.7 Ｇｅ0.3 層１５´を形成する。この後、この基板を
例えば電気炉を用いてＮ2 雰囲気中で６００℃程度の熱
処理を行う。その結果、非晶質ＳｉＧｅ層１５´が開口
部から結晶化され、僅か２００ｎｍ程度と薄膜の格子緩
和したＳｉＧｅ層（第２のシリコンゲルマニウム層）１
５を作製することができる。
【００２１】ここで得られた薄膜の格子緩和したＳｉＧ
ｅ層１５は、Ｓｉ基板上に通常のエピタキシャルプロセ
スにより形成する方法では達成困難なものであり、固相
エピタキシャル法で初めて容易に作製されるものであ
る。
ｅ層１５は、Ｓｉ基板上に通常のエピタキシャルプロセ
スにより形成する方法では達成困難なものであり、固相
エピタキシャル法で初めて容易に作製されるものであ
る。
【００２２】次いで、エピタキシャルプロセスにより成
長温度５００℃で、ＳｉＧｅ層１５上に厚さ３０ｎｍの
Ｓｉ層１６を形成する。この結果、格子緩和したＳｉＧ
ｅ層１５上には、引っ張り歪み状態のＳｉ層１６が形成
される。
長温度５００℃で、ＳｉＧｅ層１５上に厚さ３０ｎｍの
Ｓｉ層１６を形成する。この結果、格子緩和したＳｉＧ
ｅ層１５上には、引っ張り歪み状態のＳｉ層１６が形成
される。
【００２３】次いで、図２（ｅ）に示すように、レジス
トを塗布し、露光，現像を行って、ｎＭＯＳＦＥＴの形
成予定領域にレジストパターン１７を形成する。このレ
ジストパターン１７をマスクとして、ｐＭＯＳＦＥＴ形
成予定領域の表面のＳｉ層１６とＳｉＧｅ層１５を通常
のＣＤＥ（ケミカル・ドライ・エッチング）やＲＩＥ
（反応性イオンエッチング）を用いて除去する。
トを塗布し、露光，現像を行って、ｎＭＯＳＦＥＴの形
成予定領域にレジストパターン１７を形成する。このレ
ジストパターン１７をマスクとして、ｐＭＯＳＦＥＴ形
成予定領域の表面のＳｉ層１６とＳｉＧｅ層１５を通常
のＣＤＥ（ケミカル・ドライ・エッチング）やＲＩＥ
（反応性イオンエッチング）を用いて除去する。
【００２４】次いで、図２（ｆ）に示すように、レジス
トパターン１７を除去した後、再度レジストを塗布し、
露光，現像を行って、素子分離予定領域以外にレジスト
パターン１８を形成する。このレジストパターン１８を
マスクとして、素子分離予定領域の表面の熱酸化膜１４
とＳｉＧｅ層１２を通常のＣＤＥ（ケミカル・ドライ・
エッチング）やＲＩＥ（反応性イオンエッチング）を用
いて除去する。
トパターン１７を除去した後、再度レジストを塗布し、
露光，現像を行って、素子分離予定領域以外にレジスト
パターン１８を形成する。このレジストパターン１８を
マスクとして、素子分離予定領域の表面の熱酸化膜１４
とＳｉＧｅ層１２を通常のＣＤＥ（ケミカル・ドライ・
エッチング）やＲＩＥ（反応性イオンエッチング）を用
いて除去する。
【００２５】次いで、図２（ｇ）に示すように、レジス
トパターン１８を除去した後、ＬＯＣＯＳ分離法、或い
はトレンチ分離法により素子分離領域１９を形成し、ｎ
ＭＯＳＦＥＴの形成予定領域とｐＭＯＳＦＥＴの形成予
定領域とを素子分離する。
トパターン１８を除去した後、ＬＯＣＯＳ分離法、或い
はトレンチ分離法により素子分離領域１９を形成し、ｎ
ＭＯＳＦＥＴの形成予定領域とｐＭＯＳＦＥＴの形成予
定領域とを素子分離する。
【００２６】次いで、図２（ｈ）に示すように、表面全
体を熱酸化してｎＭＯＳＦＥＴの形成予定領域に厚さ１
０ｎｍ程度のゲート酸化膜２０を形成する。この後、ｎ
チャネル層にはゲート酸化膜２０を介して、しきい値調
整用のイオン注入を行い、ｎチャネル領域（不図示）を
形成する。
体を熱酸化してｎＭＯＳＦＥＴの形成予定領域に厚さ１
０ｎｍ程度のゲート酸化膜２０を形成する。この後、ｎ
チャネル層にはゲート酸化膜２０を介して、しきい値調
整用のイオン注入を行い、ｎチャネル領域（不図示）を
形成する。
【００２７】次いで、図３（ｉ）に示すように、ゲート
酸化膜１４，２０上に減圧ＣＶＤ法により多結晶シリコ
ン層を形成した後、この多結晶シリコン層をＲＩＥによ
り加工して、ｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴの各領
域にゲート電極２１をそれぞれ形成する。このとき、同
時にＲＩＥによりゲート酸化膜１４，２０も同時にパタ
−ニングする。
酸化膜１４，２０上に減圧ＣＶＤ法により多結晶シリコ
ン層を形成した後、この多結晶シリコン層をＲＩＥによ
り加工して、ｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴの各領
域にゲート電極２１をそれぞれ形成する。このとき、同
時にＲＩＥによりゲート酸化膜１４，２０も同時にパタ
−ニングする。
【００２８】次いで、図３（ｊ）に示すように、ゲート
電極２１をマスクとして、ｎＭＯＳＦＥＴ形成領域にリ
ンを選択的にイオン注入して、ｎ型ソース領域２２，ｎ
型ドレイン領域２３を形成し、またｐＭＯＳＦＥＴ形成
予定領域にボロンを選択的にイオン注入して、ｐ型ソー
ス領域２４，ｐ型ドレイン領域２５を形成する。この
後、８００℃程度の熱処理によって不純物の活性化を行
う。
電極２１をマスクとして、ｎＭＯＳＦＥＴ形成領域にリ
ンを選択的にイオン注入して、ｎ型ソース領域２２，ｎ
型ドレイン領域２３を形成し、またｐＭＯＳＦＥＴ形成
予定領域にボロンを選択的にイオン注入して、ｐ型ソー
ス領域２４，ｐ型ドレイン領域２５を形成する。この
後、８００℃程度の熱処理によって不純物の活性化を行
う。
【００２９】次いで、図３（ｋ）に示すように、全面に
Ｓｉ酸化膜などの層間絶縁膜２６をＣＶＤ法により形成
した後、この層間絶縁膜２６に各ＭＯＳＦＥＴ領域に対
するコンタクトホールを開口する。最後に、全面にＡｌ
膜等の導電膜を堆積した後、この導電膜をパターニング
して、ｎＭＯＳＦＥＴ側のソース電極２７，ドレイン電
極２８，ゲート引き出し電極（不図示）、ｐＭＯＳＦＥ
Ｔ側のソース電極２９，ドレイン電極３０，ゲート引き
出し電極（不図示）を形成して、集積化トランジスタが
完成する。
Ｓｉ酸化膜などの層間絶縁膜２６をＣＶＤ法により形成
した後、この層間絶縁膜２６に各ＭＯＳＦＥＴ領域に対
するコンタクトホールを開口する。最後に、全面にＡｌ
膜等の導電膜を堆積した後、この導電膜をパターニング
して、ｎＭＯＳＦＥＴ側のソース電極２７，ドレイン電
極２８，ゲート引き出し電極（不図示）、ｐＭＯＳＦＥ
Ｔ側のソース電極２９，ドレイン電極３０，ゲート引き
出し電極（不図示）を形成して、集積化トランジスタが
完成する。
【００３０】図４はこの集積化トランジスタの平面図で
ある。同図において、ｐＭＯＳＦＥＴのチャネル領域
（横縞）は主に圧縮歪みＳｉＧｅ層から形成されてい
る。また同図で、ｎＭＯＳＦＥＴのチャネル領域（斜
線）は引っ張り歪みＳｉ層から形成されている。なお、
図には示していないが、両ＭＯＳＦＥＴを共にノーマリ
オフ型に形成し、両ＭＯＳＦＥＴの各ゲートを共通接続
して入力端子となし、各ドレインを共通接続して出力端
子となし、各々のソースを電源，接地端に接続すること
により、ＣＭＯＳインバータを構成することができる。
ある。同図において、ｐＭＯＳＦＥＴのチャネル領域
（横縞）は主に圧縮歪みＳｉＧｅ層から形成されてい
る。また同図で、ｎＭＯＳＦＥＴのチャネル領域（斜
線）は引っ張り歪みＳｉ層から形成されている。なお、
図には示していないが、両ＭＯＳＦＥＴを共にノーマリ
オフ型に形成し、両ＭＯＳＦＥＴの各ゲートを共通接続
して入力端子となし、各ドレインを共通接続して出力端
子となし、各々のソースを電源，接地端に接続すること
により、ＣＭＯＳインバータを構成することができる。
【００３１】本実施形態によれば、引っ張り歪み状態の
Ｓｉ層１６をチャネル領域に用いたｎＭＯＳＦＥＴと圧
縮歪み状態のＳｉＧｅ層１２をチャネル領域に用いたｐ
ＭＯＳＦＥＴを同一基板上に薄膜層構造を用いて作製で
きるため、その結果、両歪み層の特性を十分引き出し、
集積化トランジスタの高速・高性能化を図ることができ
る。
Ｓｉ層１６をチャネル領域に用いたｎＭＯＳＦＥＴと圧
縮歪み状態のＳｉＧｅ層１２をチャネル領域に用いたｐ
ＭＯＳＦＥＴを同一基板上に薄膜層構造を用いて作製で
きるため、その結果、両歪み層の特性を十分引き出し、
集積化トランジスタの高速・高性能化を図ることができ
る。
【００３２】また、本実施形態ではｎＭＯＳＦＥＴ形成
領域にＳＯＩ構造を利用しているため、その特長を活か
してデバイスの寄生容量の大幅な低減も可能となり、そ
の結果、集積化トランジスタの高速・高性能化をより促
進することができる。 （第２の実施形態）図５は、本発明の第２の実施形態に
係わる半導体装置の製造工程を示す断面図である。な
お、図１〜図３と対応する部分には同一符号を付してあ
り、詳細な説明は省略する。
領域にＳＯＩ構造を利用しているため、その特長を活か
してデバイスの寄生容量の大幅な低減も可能となり、そ
の結果、集積化トランジスタの高速・高性能化をより促
進することができる。 （第２の実施形態）図５は、本発明の第２の実施形態に
係わる半導体装置の製造工程を示す断面図である。な
お、図１〜図３と対応する部分には同一符号を付してあ
り、詳細な説明は省略する。
【００３３】本実施形態が先に説明した第１の実施形態
と異なる点は、格子緩和状態のＳｉＧｅ層１５を選択エ
ピタキシャルプロセスと固相エピタキシャルプロセスと
により形成する点である。
と異なる点は、格子緩和状態のＳｉＧｅ層１５を選択エ
ピタキシャルプロセスと固相エピタキシャルプロセスと
により形成する点である。
【００３４】まず、図５（ａ）に示すように、表面にＳ
ｉ0.7 Ｇｅ0.3 層１２と熱酸化膜１４を有するＳｉ基板
１１を準備する。次いで、図５（ｂ）に示すように、熱
酸化膜１４を選択エッチングにより一部除去して開口部
を形成する。ここまでは、第１の実施形態における図１
（ａ）〜（ｃ）の工程と同様である。
ｉ0.7 Ｇｅ0.3 層１２と熱酸化膜１４を有するＳｉ基板
１１を準備する。次いで、図５（ｂ）に示すように、熱
酸化膜１４を選択エッチングにより一部除去して開口部
を形成する。ここまでは、第１の実施形態における図１
（ａ）〜（ｃ）の工程と同様である。
【００３５】次いで、図５（ｃ）に示すように、熱酸化
膜１４の開口部に選択エピタキシャルプロセスにより単
結晶Ｓｉ0.7 Ｇｅ0.3 層３１を埋込み形成する。次い
で、図５（ｄ）に示すように、基板表面全体にＣＶＤ法
により厚さ２０ｎｍ程度の非晶質Ｓｉ0.7 Ｇｅ0.3 層１
５´を形成する。その後、この基板を例えば電気炉を用
いてＮ2 雰囲気中で６００℃程度の熱処理を行い、非晶
質ＳｉＧｅ層１５´を単結晶ＳｉＧｅ層３１からの固相
成長で結晶化することにより、格子緩和状態のＳｉＧｅ
層１５を作製することができる。
膜１４の開口部に選択エピタキシャルプロセスにより単
結晶Ｓｉ0.7 Ｇｅ0.3 層３１を埋込み形成する。次い
で、図５（ｄ）に示すように、基板表面全体にＣＶＤ法
により厚さ２０ｎｍ程度の非晶質Ｓｉ0.7 Ｇｅ0.3 層１
５´を形成する。その後、この基板を例えば電気炉を用
いてＮ2 雰囲気中で６００℃程度の熱処理を行い、非晶
質ＳｉＧｅ層１５´を単結晶ＳｉＧｅ層３１からの固相
成長で結晶化することにより、格子緩和状態のＳｉＧｅ
層１５を作製することができる。
【００３６】これ以降は、第１の実施形態に示した製造
工程に従えば、同様な集積化トランジスタを作製するこ
とができる。なお、本発明は上述した各実施形態に限定
されるものではない。第１及び第２のシリコンゲルマニ
ウム層，シリコン層の厚さは、実施形態で示した値に何
等限定されるものではなく、仕様に応じて適宜変更可能
である。即ち、第１のシリコンゲルマニウム層は５０ｎ
ｍに限らず、圧縮歪み状態にするためにＧｅ組成比と成
長温度で決まる臨界膜厚以下にすればよい。第２のシリ
コンゲルマニウム層は２００ｎｍに限らず、非晶質の状
態で形成した後のアニールにより再結晶化した後に、格
子緩和状態となる厚さであればよい。シリコン層は、引
っ張り歪み状態が維持される厚さ以下であればよい。
工程に従えば、同様な集積化トランジスタを作製するこ
とができる。なお、本発明は上述した各実施形態に限定
されるものではない。第１及び第２のシリコンゲルマニ
ウム層，シリコン層の厚さは、実施形態で示した値に何
等限定されるものではなく、仕様に応じて適宜変更可能
である。即ち、第１のシリコンゲルマニウム層は５０ｎ
ｍに限らず、圧縮歪み状態にするためにＧｅ組成比と成
長温度で決まる臨界膜厚以下にすればよい。第２のシリ
コンゲルマニウム層は２００ｎｍに限らず、非晶質の状
態で形成した後のアニールにより再結晶化した後に、格
子緩和状態となる厚さであればよい。シリコン層は、引
っ張り歪み状態が維持される厚さ以下であればよい。
【００３７】また、実施形態ではゲート絶縁膜として熱
酸化によるシリコン酸化膜を用いているが、必ずしもこ
れに限らず、熱酸化以外の酸化膜、更には酸化膜以外の
絶縁膜を用いることも可能である。その他、本発明の要
旨を逸脱しない範囲で、種々変形して実施することがで
きる。
酸化によるシリコン酸化膜を用いているが、必ずしもこ
れに限らず、熱酸化以外の酸化膜、更には酸化膜以外の
絶縁膜を用いることも可能である。その他、本発明の要
旨を逸脱しない範囲で、種々変形して実施することがで
きる。
【００３８】
【発明の効果】以上説明したように本発明によれば、同
一基板上に薄膜層構造を基本とした引っ張り歪みＳｉ層
を用いたｎチャネルＭＯＳトランジスタと圧縮歪みＳｉ
Ｇｅ層を用いたｐチャネルＭＯＳトランジスタを整合性
良く形成できるため、それら２つの歪み層の特性を十分
に引き出した高速・高性能な集積化トランジスタを実現
することができる。
一基板上に薄膜層構造を基本とした引っ張り歪みＳｉ層
を用いたｎチャネルＭＯＳトランジスタと圧縮歪みＳｉ
Ｇｅ層を用いたｐチャネルＭＯＳトランジスタを整合性
良く形成できるため、それら２つの歪み層の特性を十分
に引き出した高速・高性能な集積化トランジスタを実現
することができる。
【図１】第１の実施形態に係わる半導体装置の製造工程
を示す断面図。
を示す断面図。
【図２】第１の実施形態に係わる半導体装置の製造工程
を示す断面図。
を示す断面図。
【図３】第１の実施形態に係わる半導体装置の製造工程
を示す断面図。
を示す断面図。
【図４】第１の実施形態に係わる半導体装置の概略構成
を示す平面図。
を示す平面図。
【図５】第２の実施形態に係わる半導体装置の製造工程
を示す断面図。
を示す断面図。
１１…Ｓｉ基板 １２…Ｓｉ0.7 Ｇｅ0.3 層（第１のシリコンゲルマニウ
ム層） １３…酸化膜形成用のＳｉ層 １４…熱酸化膜 １５´…非晶質Ｓｉ0.7 Ｇｅ0.3 層 １５…Ｓｉ0.7 Ｇｅ0.3 層（第２のシリコンゲルマニウ
ム層） １６…素子形成用のＳｉ層 １７…レジストパターン １８…レジストパターン １９…素子分離領域 ２０…ゲート酸化膜 ２１…ゲート電極 ２２…ｎ型ソース領域 ２３…ｎ型ドレイン領域 ２４…ｐ型ソース領域 ２５…ｐ型ドレイン領域 ２６…層間絶縁膜 ２７…ｎＭＯＳ側ソース電極 ２８…ｎＭＯＳ側ドレイン電極 ２９…ｐＭＯＳ側ソース電極 ３０…ｐＭＯＳ側ドレイン電極 ３１…埋込みＳｉ0.7 Ｇｅ0.3 層
ム層） １３…酸化膜形成用のＳｉ層 １４…熱酸化膜 １５´…非晶質Ｓｉ0.7 Ｇｅ0.3 層 １５…Ｓｉ0.7 Ｇｅ0.3 層（第２のシリコンゲルマニウ
ム層） １６…素子形成用のＳｉ層 １７…レジストパターン １８…レジストパターン １９…素子分離領域 ２０…ゲート酸化膜 ２１…ゲート電極 ２２…ｎ型ソース領域 ２３…ｎ型ドレイン領域 ２４…ｐ型ソース領域 ２５…ｐ型ドレイン領域 ２６…層間絶縁膜 ２７…ｎＭＯＳ側ソース電極 ２８…ｎＭＯＳ側ドレイン電極 ２９…ｐＭＯＳ側ソース電極 ３０…ｐＭＯＳ側ドレイン電極 ３１…埋込みＳｉ0.7 Ｇｅ0.3 層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 手塚 勉 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝研究開発センター内 (56)参考文献 特開 平１−179448（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8234 - 21/8238 H01L 27/085 - 27/092
Claims (2)
- 【請求項１】シリコン基板と、このシリコン基板上に形
成された圧縮歪み状態の第１のシリコンゲルマニウム層
と、この第１のシリコンゲルマニウム層の所定領域に形
成されたｐチャネルのＭＯＳトランジスタと、第１のシ
リコンゲルマニウム層のｐチャネルＭＯＳトランジスタ
形成領域以外の領域に絶縁膜を介して形成され、かつ一
部が該絶縁膜の開口を介して第１のシリコンゲルマニウ
ム層に直に接続された格子緩和状態の第２のシリコンゲ
ルマニウム層と、この第２のシリコンゲルマニウム層上
に形成された引っ張り歪み状態のシリコン層と、このシ
リコン層に形成されたｎチャネルＭＯＳトランジスタと
を具備してなることを特徴とする半導体装置。 - 【請求項２】シリコン基板上に圧縮歪み状態の第１のシ
リコンゲルマニウム層をエピタキシャル成長する工程
と、第１のシリコンゲルマニウム層上に一部開口を有す
る絶縁膜を形成する工程と、前記絶縁膜上及び該絶縁膜
の開口内にＣＶＤ法で非晶質シリコンゲルマニウム層を
堆積する工程と、前記非晶質シリコンゲルマニウム層に
熱処理を施し、該層を前記絶縁膜の開口部から結晶化し
て格子緩和状態の第２のシリコンゲルマニウム層を形成
する工程と、第２のシリコンゲルマニウム層上に引っ張
り歪み状態のシリコン層をエピタキシャル成長する工程
と、前記シリコン層及び第２のシリコンゲルマニウム層
の一部を除去する工程とを含み、 前記シリコン層及び第２のシリコンゲルマニウム層を除
去した領域では第１のシリコンゲルマニウム層にｐチャ
ネルＭＯＳトランジスタを形成し、前記シリコン層及び
第２のシリコンゲルマニウム層を残した領域では該シリ
コン層にｎチャネルＭＯＳトランジスタを形成すること
を特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24504896A JP3311940B2 (ja) | 1996-09-17 | 1996-09-17 | 半導体装置及びその製造方法 |
| US08/931,411 US5847419A (en) | 1996-09-17 | 1997-09-16 | Si-SiGe semiconductor device and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24504896A JP3311940B2 (ja) | 1996-09-17 | 1996-09-17 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1092947A JPH1092947A (ja) | 1998-04-10 |
| JP3311940B2 true JP3311940B2 (ja) | 2002-08-05 |
Family
ID=17127811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24504896A Expired - Fee Related JP3311940B2 (ja) | 1996-09-17 | 1996-09-17 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
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| JP (1) | JP3311940B2 (ja) |
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| WO2002001641A1 (fr) * | 2000-06-27 | 2002-01-03 | Matsushita Electric Industrial Co., Ltd. | Dispositif semi-conducteur |
| JP2003086708A (ja) | 2000-12-08 | 2003-03-20 | Hitachi Ltd | 半導体装置及びその製造方法 |
| KR100495023B1 (ko) * | 2000-12-28 | 2005-06-14 | 가부시끼가이샤 도시바 | 반도체 장치 및 그 제조 방법 |
| JP4030383B2 (ja) | 2002-08-26 | 2008-01-09 | 株式会社ルネサステクノロジ | 半導体装置およびその製造方法 |
| US7087965B2 (en) | 2004-04-22 | 2006-08-08 | International Business Machines Corporation | Strained silicon CMOS on hybrid crystal orientations |
| WO2005112129A1 (ja) * | 2004-05-13 | 2005-11-24 | Fujitsu Limited | 半導体装置およびその製造方法、半導体基板の製造方法 |
| US7187059B2 (en) * | 2004-06-24 | 2007-03-06 | International Business Machines Corporation | Compressive SiGe <110> growth and structure of MOSFET devices |
| WO2006007188A1 (en) * | 2004-06-30 | 2006-01-19 | Advanced Micro Devices, Inc. | Technique for forming a substrate having crystalline semiconductor regions of different characteristics |
| US7288448B2 (en) * | 2004-08-24 | 2007-10-30 | Orlowski Marius K | Method and apparatus for mobility enhancement in a semiconductor device |
| JP4759967B2 (ja) * | 2004-10-01 | 2011-08-31 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| KR100703967B1 (ko) | 2005-02-28 | 2007-04-05 | 삼성전자주식회사 | 씨모스 트랜지스터 및 그 제조 방법 |
| JP2006287006A (ja) * | 2005-04-01 | 2006-10-19 | Renesas Technology Corp | 半導体基板、半導体装置及びその製造法 |
| US7678634B2 (en) | 2008-01-28 | 2010-03-16 | International Business Machines Corporation | Local stress engineering for CMOS devices |
-
1996
- 1996-09-17 JP JP24504896A patent/JP3311940B2/ja not_active Expired - Fee Related
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