JPH10209453A

JPH10209453A - 半導体装置およびその製造方法

Info

Publication number: JPH10209453A
Application number: JP647797A
Authority: JP
Inventors: Yukihiro Ushiku; 幸広牛久
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-01-17
Filing date: 1997-01-17
Publication date: 1998-08-07
Anticipated expiration: 2017-01-17
Also published as: JP3645390B2

Abstract

(57)【要約】【課題】転位欠陥の発生を招かず、かつ簡単な方法で歪
みシリコン層を形成すること。【解決手段】まず、第１のシリコン層１、ＳｉＯ₂ 層
２、第２のシリコン層３が順次積層してなるＳＯＩ基板
を用意し、次に第１のシリコン層１にイオン４を注入し
た後、第１のアニールにより第１のシリコン層１内に転
位欠陥領域５を形成して、第１のシリコン層１とＳｉＯ
₂ 層２を応力的に分離し、次にＳｉＯ₂ の粘性流動温度
以上の第２のアニールにより第２のシリコン層２に引っ
張り歪みを発生させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、歪みの入った半導
体層に素子を形成した半導体装置およびその製造方法に
関する。

【０００２】

【従来の技術】コンピュ−タ−や通信機器の重要部分に
は、多数のトランジスタや抵抗等を電気回路を達成する
ようにむすびつけ、１チップ上に集積化して形成した大
規模集積回路（ＬＳＩ）が多用されている。このため、
機器全体の性能は、ＬＳＩ単体の性能と大きく結び付い
ている。

【０００３】ＬＳＩ単体の性能向上、例えば、Ｓｉ系Ｍ
ＯＳデバイス等で構成されるＬＳＩ単体の性能向上にお
いては、高速かつ低消費電力を特徴とするＭＯＳＦＥＴ
の実現が不可欠である。このため、例えば、電流駆動力
等の電気的特性の向上を目的とした研究開発が精力的に
行なわれている。

【０００４】電流駆動力を高めるための技術の１つとし
て、歪みの入ったシリコン層（歪みシリコン層）に素子
を形成する技術が知られている。図３に、従来の歪みシ
リコン層を有する基板の断面図を示す。

【０００５】図中、８１はシリコン基板を示しており、
このシリコン基板８１上には、グレーテッドＳｉＧｅ混
晶層８２、緩和ＳｉＧｅ混晶層８３、歪みシリコン層８
４が順次形成されている。この種の基板では、グレーテ
ッドＳｉＧｅ混晶層８２内に転位欠陥が閉じ込められ、
緩和ＳｉＧｅ混晶層８３には転位欠陥が入らないとされ
ている。

【０００６】

【発明が解決しようとする課題】しかしながら、実際に
は、緩和ＳｉＧｅ混晶層８３にまで転位欠陥が入り、さ
らにこの転位欠陥は歪みシリコン層８４にまで達してし
まう。したがって、この転位欠陥により、歪みシリコン
層８４の信頼性が低下するため、歪みシリコン層８４に
素子を形成しても、期待通りの電気的特性を得ることが
困難であるという問題があった。

【０００７】さらに、グレーテッドＳｉＧｅ混晶層８
２、緩和ＳｉＧｅ混晶層８３を形成するためには、高精
度のエピタキシャル成長装置およびプロセス技術が必要
であるので、歪みシリコン層８４を容易に形成すること
が困難であるという問題があった。

【０００８】上述の如く、歪みシリコン層は、電流駆動
力等の素子特性の向上に有効であるが、転位欠陥の発生
を招くことなく、容易に形成することが困難であるとい
う問題があった。

【０００９】本発明は上記事情を考慮してなされたもの
で、その目的とするところは、歪み半導体層を含み、か
つ該歪み半導体層をその内部に転位欠陥の発生を招くこ
となく、容易に形成することができる基板を備えた半導
体装置およびその製造方法を提供することにある。

【００１０】

【課題を解決するための手段】

［概要］上記目的を達成するために、本発明に係る半導
体装置（請求項１）は、第１の半導体層、絶縁層、第２
の半導体層が順次積層されてなる基板を具備してなり、
前記第２の半導体層には歪みが入っており、かつ素子が
形成されていることを特徴とする。

【００１１】また、本発明に係る他の半導体装置（請求
項２）は、上記半導体装置（請求項１）において、前記
第１の半導体層内に転位欠陥領域が形成されていること
を特徴とする。

【００１２】また、本発明に係る他の半導体装置（請求
項３）は、上記半導体装置（請求項２）において、前記
転位欠陥領域が、前記第１の半導体層と前記絶縁層との
界面に形成されていることを特徴とする。

【００１３】また、本発明に係る他の半導体装置（請求
項４）は、上記半導体装置（請求項２、請求項３）にお
いて、前記第１の半導体層がシリコンを主成分とし、か
つ前記転位欠陥領域の転位欠陥の密度が１×１０¹⁰個／
ｃｍ² 以上であることを特徴とする。

【００１４】また、本発明に係る他の半導体装置（請求
項５）は、上記半導体装置（請求項１〜請求項４）にお
いて、前記第２の半導体層の厚さが、前記絶縁層の厚さ
より小さいことを特徴とする。

【００１５】また、本発明に係る他の半導体装置（請求
項６）は、上記半導体装置（請求項１〜請求項４）にお
いて、前記第２の半導体層がシリコンを主成分とし、か
つ前記歪みが、前記第２の半導体層中における前記シリ
コンの格子定数が、シリコンの本来の格子定数の１．０
１倍以上となる引っ張り歪みであることを特徴とする。

【００１６】また、本発明に係る他の半導体装置（請求
項７）は、上記半導体装置（請求項１〜請求項４）にお
いて、前記第２の半導体層がシリコンを主成分とし、前
記絶縁層がＳｉＯ₂ を主成分とし、かつ前記第２の半導
体層の厚さが、前記絶縁層の厚さの１／５以下であるこ
とを特徴とする。

【００１７】また、本発明に係る半導体装置の製造方法
（請求項８）は、第１の半導体層、絶縁層、第２の半導
体層が順次積層されてなる基板を用意し、前記第１の半
導体層にイオンを注入する工程と、熱処理により、前記
イオンに基づいた転位欠陥領域を前記第１の半導体層内
に形成して、前記第１の半導体層と前記絶縁層を応力的
に分離するとともに、前記第２の半導体層に歪みを発生
させる工程と、前記第２の半導体層に素子を形成する工
程とを有することを特徴とする。

【００１８】また、本発明に係る他の半導体装置の製造
方法（請求項９）は、上記半導体装置の製造方法（請求
項８）において、前記熱処理が、前記転位欠陥領域を形
成する第１の熱処理と、この第１の熱処理の後に行なわ
れ、前記歪みを発生させる第２の熱処理とから構成され
ていることを特徴する。

【００１９】また、本発明に係る他の半導体装置の製造
方法（請求項１０）は、上記半導体装置の製造方法（請
求項９）において、前記第２の熱処理の温度が、前記絶
縁層の粘性流動温度以上であることを特徴する。

【００２０】また、本発明に係る他の半導体装置の製造
方法（請求項１１）は、上記半導体装置の製造方法（請
求項１０）において、前記絶縁層がＳｉＯ₂ を主成分と
し、かつ前記温度が９００℃以上であることを特徴す
る。

【００２１】また、本発明に係る他の半導体装置の製造
方法（請求項１２）は、上記半導体装置の製造方法（請
求項８）において、前記熱処理が、前記転位欠陥領域の
形成および前記歪みの誘起を同時に行なうものであるこ
とを特徴とする。

【００２２】また、本発明に係る他の半導体装置の製造
方法（請求項１３）は、上記半導体装置の製造方法（請
求項８〜請求項１２）において、前記イオンが、水素元
素および不活性元素からなる元素群から選ばれた少なく
とも１つの元素のイオンであることを特徴とする。

【００２３】［作用］本発明の基本な考え方は、歪み半
導体層を得るために、第１の半導体層、絶縁層、第２の
半導体層が順次積層されてなる基板（ＳＯＩ基板）を利
用することにある。

【００２４】すなわち、本発明では、まず、第１の半導
体層にイオンを注入し、熱処理により第１の半導体層内
に転位欠陥領域を形成する。転位欠陥領域は第１の半導
体層と絶縁層を応力的に分離することができる。

【００２５】このように第１の半導体層と絶縁層が応力
的に分離された状態で、第２の半導体層および絶縁層を
高温（好ましくは絶縁層の粘性流動温度以上）の状態か
ら室温に下げると、第２の半導体層および絶縁層は、両
者の熱膨張係数および厚さで決まる歪みを受けるように
なる。

【００２６】ここで、熱膨張係数を変えることはできな
いが、厚さを変えることはできるので、第２の半導体層
および絶縁層の厚さを調整することにより、第２の半導
体層に十分な歪みを発生させることができる。

【００２７】このように本発明によれば、イオン注入と
熱処理により、第２の半導体層に十分な引っ張り歪みを
生じさせることができる。すなわち、高精度のエピタキ
シャル成長装置やプロセス技術を用いずに、歪み半導体
層を容易に形成できるようになる。

【００２８】また、本発明では、転位欠陥領域を形成す
るが、この転位欠陥領域は絶縁層により、第２の半導体
層とは分離されているので、第２の半導体層に転位欠陥
が発生することはない。すなわち、信頼性の高い歪み半
導体層を形成できるようになる。

【００２９】したがって、本発明によれば、信頼性が高
く、十分な引っ張り歪みを有する半導体層を容易に形成
できるようになる。本発明に係る半導体装置（請求項
１）は、信頼性の高い歪み半導体層の提供が可能となる
最も基本的な構成のものである。

【００３０】また、本発明に係る半導体装置（請求項
２）は、上記半導体装置（請求項１）を製造する際に生
じる特徴ある構成（転位欠陥領域）が追加されたもので
ある。また、本発明に係る半導体装置（請求項３）は、
十分な歪みを得るために最も好ましい転位欠陥領域の位
置を限定したものである。

【００３１】また、本発明に係る半導体装置（請求項
４）は、第１の半導体層の主成分がシリコンの場合の転
位欠陥領域の典型的な値を限定したものである。また、
本発明に係る半導体装置（請求項５）は、十分な歪みを
得るのに有効な第２の半導体層の厚さと絶縁層のそれと
の大小関係を限定したものである。

【００３２】また、本発明に係る半導体装置（請求項
６）は、第２の半導体層の主成分がシリコンの場合に、
該第２の半導体層が得られる典型的な引っ張り応力の値
を限定したものである。

【００３３】また、本発明に係る半導体装置（請求項
７）は、第２の半導体層の主成分がシリコン、絶縁層の
主成分がＳｉＯ₂ の場合に、十分な歪みを得るのに有効
な第２の半導体層の厚さと絶縁層のそれとの大小関係を
限定したものである。

【００３４】また、本発明に係る半導体装置の製造方法
（請求項８）は、信頼性の高い歪み半導体層の提供が可
能となる最も基本的な構成のものである。また、本発明
に係る半導体装置の製造方法（請求項９）は、上記半導
体装置の製造方法（請求項８）において、熱処理を転位
欠陥領域を形成するための第１の熱処理と、第２の半導
体層に歪みを発生させるための第２の熱処理とに分けた
ことを限定したものである。

【００３５】また、本発明に係る半導体装置の製造方法
（請求項１０）は、第２の熱処理の好ましい温度を限定
したものである。また、本発明に係る半導体装置の製造
方法（請求項１１）は、絶縁層の主成分がＳｉＯ₂ の場
合の第２の熱処理の好ましい温度を限定したものであ
る。

【００３６】また、本発明に係る半導体装置の製造方法
（請求項１２）は、上記半導体装置の製造方法（請求項
８）において、転位欠陥領域を形成するための熱処理
と、第２の半導体層に歪みを発生させるための熱処理と
に分けずに、１つの熱処理で済ませることを限定したも
のである。また、本発明に係る半導体装置の製造方法
（請求項１３）は、転位欠陥領域を形成するのに有効な
イオンを限定したものである。

【００３７】

【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態（以下、実施形態という）を説明する。（第１の実施形態）図１は、本発明の第１の実施形態に
係るＭＯＳＦＥＴの形成方法を示す工程断面図である。

【００３８】まず、図１（ａ）に示すように、支持基板
としての第１のシリコン層１、ＳｉＯ₂ 層２、素子が形
成される活性層としての第２のシリコン層３が順次積層
されてなるＳＯＩ基板を用意する。

【００３９】第１のシリコン層１の厚さは例えば７００
μｍ、ＳｉＯ₂ 層２の厚さは例えば１００μｍ、第２の
シリコン層３の厚さは例えば２０μｍである。このよう
に、本実施形態のＳＯＩ基板は、通常のＳＯＩ基板とは
異なり、第２のシリコン層３はＳｉＯ₂ 層２よりも薄
い。これは後述する本発明の効果を高めるためである。
第２のシリコン層３の厚さは、本実施形態のように、Ｓ
ｉＯ₂ 層２の厚さの１／５以下であることが好ましい。

【００４０】ＳＯＩ基板の形成方法としては、シリコン
層に酸素イオンを注入した後にアニールを行なってシリ
コン酸化層を形成する方法（ＳＩＭＯＸ法）や、２枚の
シリコン層をシリコン酸化層を介して張り合わせて形成
する方法（張り合わせ法）等の通常のどの方法を用いて
も良い。

【００４１】次に図１（ｂ）に示すように、加速電圧２
０ｋｅＶ、ドーズ量１×１０¹⁶個／ｃｍ² の条件で、第
２のシリコン層３側から第１のシリコン層１に水素イオ
ンを注入する。これにより、水素イオンは、第１のシリ
コン層１とＳｉＯ₂ 層２との界面近傍における第１のシ
リコン層１に導入される。

【００４２】なお、水素イオンの代わりに、不活性元素
のイオンを注入しても良い。イオンとして、水素イオ
ン、不活性元素のイオンを用いるのは、これらイオンが
転位欠陥の形成に有効であるからである。

【００４３】次に同図（ｂ）に示すように、４００〜６
００℃程度の温度の第１のアニールを行なって、第１の
シリコン層１とＳｉＯ₂ 層２との界面近傍の第１のシリ
コン層１内に、転位欠陥の密度が約１×１０¹⁵個／ｃｍ
² の転位欠陥領域５を形成する。この転位欠陥領域５に
よって、第１のシリコン層１とＳｉＯ₂ 層２とは応力的
に分離される。

【００４４】なお、通常のＳＯＩ基板においても、絶縁
膜側のシリコン層に欠陥は存在するが、その欠陥の密度
は小さく、本実施形態のような欠陥領域を形成するよう
なものではない。

【００４５】この後、ＳｉＯ₂ 層２の粘性流動温度（９
００℃）以上、例えば９５０℃程度の温度の第２のアニ
ールを行なって、第２のシリコン層３に引っ張り歪みを
発生させる。この段階で引っ張り歪を有するＳＯＩ基板
が完成する。

【００４６】第２のシリコン層３に引っ張り歪みが発生
する理由は以下の通りである。ＳｉＯ₂ 層２の粘性流動
温度以上では、ＳｉＯ₂ 層２および第２のシリコン層３
の応力は緩和している。

【００４７】そして、粘性流動温度以上の高温度から室
温にまで温度が下がると、ＳｉＯ₂層２および第２のシ
リコン層３は、両者の熱膨張係数および膜厚で決まる歪
みをそれぞれ受け持つことになる。

【００４８】具体的には、ＳｉＯ₂ の熱膨張係数は０．
４×１０^-6／℃、シリコンの熱膨張形成数は４．０×１
０^-6／℃であるので、例えば、ＳｉＯ₂ 層２の厚さが１
００ｎｍ、第２のシリコン層３の厚さが２０ｎｍであれ
ば、第２のシリコン層３中のシリコンの格子定数が、シ
リコンの本来の格子定数の１．０１倍以上となる引っ張
り歪みが第２のシリコン層３に発生する。

【００４９】第２のシリコン層３に発生する引っ張り歪
みは、一般に、ＳｉＯ₂ 層２の厚さが厚いほど、第２の
シリコン層３が薄いほど大きくなる。そこで、本実施形
態では、第２のシリコン層３に十分な引っ張り応力を発
生させるために、上述したように、通常のＳＯＩ基板と
は異なり、第２のシリコン層３の厚さをＳｉＯ₂ 層２の
それよりも小さくしている。

【００５０】表１に、ＳｉＯ₂ 層２の厚さが１００ｎｍ
の場合における、代表的な第２のシリコン層３の厚さ
（Ｓｉ膜厚）における引っ張り歪みの値を示す。引っ張
り歪みは本来の格子定数に対する百分率で示してある。
表から第２のシリコン層３の厚さが、ＳｉＯ₂ 層２の厚
さの１／５程度以下では、１％程度の十分な引っ張り歪
みが得られることが分かる。

【００５１】

【表１】

【００５２】ここで、転位欠陥領域５が存在しないと、
つまり、第１のシリコン層１とＳｉＯ₂ 層２とが応力的
に分離されていないと、圧倒的な厚さ（７００μｍ）の
第１のシリコン層１が全体を支配するので、ＳｉＯ₂ 層
２は大きな歪みを受けるが、第２のシリコン層２はほと
んど歪みを受けない。

【００５３】なお、第１のアニールの温度を例えば９５
０℃にすることにより、第１のアニールが第２のアニー
ルを兼ねるようにしても良い。次に図１（ｃ）に示すよ
うに、第２のシリコン層３を島状に加工し、その周囲に
素子分離絶縁膜６を埋め込み形成することにより、素子
分離を行なう。次に同図（ｃ）に示すように、第２のシ
リコン層３にｐ型不純物を導入して、しきい値電圧の調
整を行なう。

【００５４】次に図１（ｄ）に示すように、全面にゲー
ト酸化膜７を形成した後、例えば多結晶シリコンからな
るゲート電極８を形成する。最後に、ゲート電極８をマ
スクに用いたｎ型不純物のイオン注入により、ソース・
ドレイン拡散層９を自己整合的に形成して、基本構造が
完成する。

【００５５】この後は、通常のＭＯＳＦＥＴのプロセス
と同様に、層間絶縁膜の堆積工程、コンタクトホールの
開孔工程、ソース・ドレイン電極の形成工程などの工程
が続く。

【００５６】以上述べたように、本実施形態の形成方法
によれば、図１（ｂ）の工程におけるイオン注入および
第１、２第のアニールにより、第２のシリコン層３に十
分な引っ張り歪みを生じさせることができる。すなわ
ち、高精度のエピタキシャル成長装置やプロセス技術を
用いずに、歪みシリコン層を容易に形成できるようにな
る。

【００５７】また、本実施形態の形成方法では、転位欠
陥領域５を形成するが、この転位欠陥領域５はＳｉＯ₂
層２により、第２のシリコン層３とは分離されているの
で、第２のシリコン層３に転位欠陥が発生することはな
い。すなわち、信頼性の高い歪みシリコン層を形成でき
るようになる。

【００５８】したがって、本実施形態によれば、信頼性
が高く、十分な引っ張り歪みを有するシリコン層３を容
易に形成できるようになる。また、本実施形態のＭＯＳ
ＦＥＴでは、十分な引っ張り歪みを有するシリコン層３
にチャネルが形成される。一般に、引っ張り歪みの大き
い歪みシリコン層においては、電子の有効質量が小さく
なる。

【００５９】したがって、本実施形態によれば、電流駆
動能力の高いＭＯＳＦＥＴを実現できるようになる。例
えば、引っ張り歪みの大きい歪みシリコン層を用いれ
ば、“ＩｎｔｅｒｎａｔｉｏｎａｌＥｌｅｃｔｒｏｎ
ＤｅｖｉｃｅＣｏｎｆｅｒｅｎｃｅ１９４４プ
ロシーディングス”に報告されているように、無歪みシ
リコン層を用いた場合に比べて、約２倍の電流駆動能力
の素子を実現することができる。

【００６０】また、上述したように、シリコン層３（素
子形成領域）は転位欠陥の無い信頼性の高いものなの
で、単に高い電流駆動能力を実現できるだけではなく、
安定した高い電流駆動能力を実現できるようになる。

【００６１】なお、本発明は上記実施形態に限定される
ものではない。例えば、上記実施形態では、本発明をＭ
ＯＳＦＥＴに適用した場合について説明したが、本発明
は他の半導体素子、例えばバイポーラトランジスタにも
適用できる。図２に、本発明を適用したバイポーラトラ
ンジスタの断面図を示す。図中、１１はｎ型コレクタ
層、１２はｐ型ベース層、１３はｎ型エミッタ層を示し
ている。

【００６２】また、本発明を適用したＭＯＳＦＥＴやバ
イポーラトランジスタ等の半導体素子は、電流駆動能力
が高いので、例えば、ロジック回路の構成素子として有
効である。

【００６３】また、上記実施形態では、半導体層の主成
分がシリコン、絶縁層の主成分がＳｉＯ₂ であるＳＯＩ
基板の場合について説明したが、本発明は他の材料系の
ＳＯＩ(Semiconductor On Insulator)基板にも適用可能
である。その他、本発明の技術的範囲で、種々変形して
実施できる。

【００６４】

【発明の効果】以上述べたように、本発明によれば、第
１の半導体層、絶縁層、第２の半導体層が順次積層され
てなる基板（ＳＯＩ基板）を利用することにより、転位
欠陥がない歪みシリコン層を容易に得られるようにな
る。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係るＭＯＳＦＥＴの
形成方法を示す工程断面図

【図２】本発明を適用したバイポーラトランジスタを示
す断面図

【図３】従来の歪みシリコン層を有する基板を示す断面
図

【符号の説明】

１…第１のシリコン層（第１の半導体層）２…ＳｉＯ₂ 層３…第２のシリコン層（第２の半導体層）４…イオン５…転位欠陥領域６…素子分離絶縁膜７…ゲート酸化膜８…ゲート電極９…ｎ型ソース・ドレイン拡散層１１…ｎ型コレクタ層１２…ｐ型ベース層１３…ｎ型エミッタ層

Claims

【特許請求の範囲】

【請求項１】第１の半導体層、絶縁層、第２の半導体層
が順次積層されてなる基板を具備してなり、前記第２の
半導体層には歪みが入っており、かつ素子が形成されて
いることを特徴とする半導体装置。
【請求項２】前記第１の半導体層内に転位欠陥領域が形
成されていることを特徴とする請求項１に記載の半導体
装置。
【請求項３】前記転位欠陥領域は、前記第１の半導体層
と前記絶縁層との界面に形成されていることを特徴とす
る請求項２に記載の半導体装置。
【請求項４】前記第１の半導体層はシリコンを主成分と
し、かつ前記転位欠陥領域の転位欠陥の密度は１×１０
¹⁰個／ｃｍ² 以上であることを特徴とする請求項２また
は請求項３に記載の半導体装置。
【請求項５】前記第２の半導体層の厚さが、前記絶縁層
の厚さより小さいことを特徴とする請求項１ないし請求
項４のいずれかに記載の半導体装置。
【請求項６】前記第２の半導体層はシリコンを主成分と
し、かつ前記歪みは、前記第２の半導体層中における前
記シリコンの格子定数が、シリコンの本来の格子定数の
１．０１倍以上となる引っ張り歪みであることを特徴と
する請求項１ないし請求項４のいずれかに記載の半導体
装置。
【請求項７】前記第２の半導体層はシリコンを主成分と
し、前記絶縁層はＳｉＯ₂ を主成分とし、かつ前記第２
の半導体層の厚さが、前記絶縁層の厚さの１／５以下で
あることを特徴とする請求項１ないし請求項４のいずれ
かに記載の半導体装置。
【請求項８】第１の半導体層、絶縁層、第２の半導体層
が順次積層されてなる基板を用意し、前記第１の半導体
層にイオンを注入する工程と、熱処理により、前記イオンに基づいた転位欠陥領域を前
記第１の半導体層内に形成して、前記第１の半導体層と
前記絶縁層を応力的に分離するとともに、前記第２の半
導体層に歪みを発生させる工程と、前記第２の半導体層に素子を形成する工程とを有するこ
とを特徴とする半導体装置の製造方法。
【請求項９】前記熱処理は、前記転位欠陥領域を形成す
る第１の熱処理と、この第１の熱処理の後に行なわれ、
前記歪みを発生させる第２の熱処理とから構成されてい
ることを特徴する請求項８に記載の半導体装置の製造方
法。
【請求項１０】前記第２の熱処理の温度は、前記絶縁層
の粘性流動温度以上であることを特徴する請求項９に記
載の半導体装置の製造方法。
【請求項１１】前記絶縁層はＳｉＯ₂ を主成分とし、か
つ前記温度は９００℃以上であることを特徴する請求項
１０に記載の半導体装置の製造方法。
【請求項１２】前記熱処理は、前記転位欠陥領域の形成
および前記歪みの誘起を同時に行なうものであることを
特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１３】前記イオンは、水素元素および不活性元
素からなる元素群から選ばれた少なくとも１つの元素の
イオンであることを特徴とする請求項８ないし請求項１
２のいずれかに記載の半導体装置の製造方法。