JP3645390B2

JP3645390B2 - 半導体装置およびその製造方法

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Publication number: JP3645390B2
Application number: JP00647797A
Authority: JP
Inventors: 幸広牛久
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-01-17
Filing date: 1997-01-17
Publication date: 2005-05-11
Anticipated expiration: 2017-01-17
Also published as: JPH10209453A

Description

【０００１】
【発明の属する技術分野】
本発明は、歪みの入った半導体層に素子を形成した半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
コンピュ−タ−や通信機器の重要部分には、多数のトランジスタや抵抗等を電気回路を達成するようにむすびつけ、１チップ上に集積化して形成した大規模集積回路（ＬＳＩ）が多用されている。このため、機器全体の性能は、ＬＳＩ単体の性能と大きく結び付いている。
【０００３】
ＬＳＩ単体の性能向上、例えば、Ｓｉ系ＭＯＳデバイス等で構成されるＬＳＩ単体の性能向上においては、高速かつ低消費電力を特徴とするＭＯＳＦＥＴの実現が不可欠である。このため、例えば、電流駆動力等の電気的特性の向上を目的とした研究開発が精力的に行なわれている。
【０００４】
電流駆動力を高めるための技術の１つとして、歪みの入ったシリコン層（歪みシリコン層）に素子を形成する技術が知られている。図３に、従来の歪みシリコン層を有する基板の断面図を示す。
【０００５】
図中、８１はシリコン基板を示しており、このシリコン基板８１上には、グレーテッドＳｉＧｅ混晶層８２、緩和ＳｉＧｅ混晶層８３、歪みシリコン層８４が順次形成されている。
この種の基板では、グレーテッドＳｉＧｅ混晶層８２内に転位欠陥が閉じ込められ、緩和ＳｉＧｅ混晶層８３には転位欠陥が入らないとされている。
【０００６】
【発明が解決しようとする課題】
しかしながら、実際には、緩和ＳｉＧｅ混晶層８３にまで転位欠陥が入り、さらにこの転位欠陥は歪みシリコン層８４にまで達してしまう。したがって、この転位欠陥により、歪みシリコン層８４の信頼性が低下するため、歪みシリコン層８４に素子を形成しても、期待通りの電気的特性を得ることが困難であるという問題があった。
【０００７】
さらに、グレーテッドＳｉＧｅ混晶層８２、緩和ＳｉＧｅ混晶層８３を形成するためには、高精度のエピタキシャル成長装置およびプロセス技術が必要であるので、歪みシリコン層８４を容易に形成することが困難であるという問題があった。
【０００８】
上述の如く、歪みシリコン層は、電流駆動力等の素子特性の向上に有効であるが、転位欠陥の発生を招くことなく、容易に形成することが困難であるという問題があった。
【０００９】
本発明は上記事情を考慮してなされたもので、その目的とするところは、歪み半導体層を含み、かつ該歪み半導体層をその内部に転位欠陥の発生を招くことなく、容易に形成することができる基板を備えた半導体装置およびその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
［概要］
上記目的を達成するために、本発明に係る半導体装置（請求項１）は、第１の半導体層、絶縁層、第２の半導体層が順次積層されてなる基板を具備してなり、前記第２の半導体層には歪みが入っており、かつ素子が形成され、前記第１の半導体層内に転位欠陥領域が形成されていることを特徴とする。
【００１２】
また、本発明に係る他の半導体装置（請求項２）は、上記半導体装置（請求項１）において、前記転位欠陥領域が、前記第１の半導体層と前記絶縁層との界面に形成されていることを特徴とする。
【００１３】
また、本発明に係る他の半導体装置（請求項３）は、上記半導体装置（請求項１、請求項２）において、前記第１の半導体層がシリコンを主成分とし、かつ前記転位欠陥領域の転位欠陥の密度が１×１０¹⁰個／ｃｍ²以上であることを特徴とする。
【００１４】
また、本発明に係る他の半導体装置（請求項４）は、上記半導体装置（請求項１〜請求項３）において、前記第２の半導体層の厚さが、前記絶縁層の厚さより小さいことを特徴とする。
【００１５】
また、本発明に係る他の半導体装置（請求項５）は、上記半導体装置（請求項１〜請求項３）において、前記第２の半導体層がシリコンを主成分とし、かつ前記歪みが、前記第２の半導体層中における前記シリコンの格子定数が、シリコンの本来の格子定数の１．０１倍以上となる引っ張り歪みであることを特徴とする。
【００１６】
また、本発明に係る他の半導体装置（請求項６）は、上記半導体装置（請求項１〜請求項３）において、前記第２の半導体層がシリコンを主成分とし、前記絶縁層がＳｉＯ₂を主成分とし、かつ前記第２の半導体層の厚さが、前記絶縁層の厚さの１／５以下であることを特徴とする。
【００１７】
また、本発明に係る半導体装置の製造方法（請求項７）は、第１の半導体層、絶縁層、第２の半導体層が順次積層されてなる基板を用意し、前記第１の半導体層にイオンを注入する工程と、熱処理により、前記イオンに基づいた転位欠陥領域を前記第１の半導体層内に形成して、前記第１の半導体層と前記絶縁層を応力的に分離するとともに、前記第２の半導体層に歪みを発生させる工程と、前記第２の半導体層に素子を形成する工程とを有することを特徴とする。
【００１８】
また、本発明に係る他の半導体装置の製造方法（請求項８）は、上記半導体装置の製造方法（請求項７）において、前記熱処理が、前記転位欠陥領域を形成する第１の熱処理と、この第１の熱処理の後に行なわれ、前記歪みを発生させる第２の熱処理とから構成されていることを特徴する。
【００１９】
また、本発明に係る他の半導体装置の製造方法（請求項９）は、上記半導体装置の製造方法（請求項８）において、前記第２の熱処理の温度が、前記絶縁層の粘性流動温度以上であることを特徴する。
【００２０】
また、本発明に係る他の半導体装置の製造方法（請求項１０）は、上記半導体装置の製造方法（請求項９）において、前記絶縁層がＳｉＯ₂を主成分とし、かつ前記温度が９００℃以上であることを特徴する。
【００２１】
また、本発明に係る他の半導体装置の製造方法（請求項１１）は、上記半導体装置の製造方法（請求項７）において、前記熱処理が、前記転位欠陥領域の形成および前記歪みの誘起を同時に行なうものであることを特徴とする。
【００２２】
また、本発明に係る他の半導体装置の製造方法（請求項１２）は、上記半導体装置の製造方法（請求項７〜請求項１１）において、前記イオンが、水素元素および不活性元素からなる元素群から選ばれた少なくとも１つの元素のイオンであることを特徴とする。
【００２３】
［作用］
本発明の基本な考え方は、歪み半導体層を得るために、第１の半導体層、絶縁層、第２の半導体層が順次積層されてなる基板（ＳＯＩ基板）を利用することにある。
【００２４】
すなわち、本発明では、まず、第１の半導体層にイオンを注入し、熱処理により第１の半導体層内に転位欠陥領域を形成する。転位欠陥領域は第１の半導体層と絶縁層を応力的に分離することができる。
【００２５】
このように第１の半導体層と絶縁層が応力的に分離された状態で、第２の半導体層および絶縁層を高温（好ましくは絶縁層の粘性流動温度以上）の状態から室温に下げると、第２の半導体層および絶縁層は、両者の熱膨張係数および厚さで決まる歪みを受けるようになる。
【００２６】
ここで、熱膨張係数を変えることはできないが、厚さを変えることはできるので、第２の半導体層および絶縁層の厚さを調整することにより、第２の半導体層に十分な歪みを発生させることができる。
【００２７】
このように本発明によれば、イオン注入と熱処理により、第２の半導体層に十分な引っ張り歪みを生じさせることができる。すなわち、高精度のエピタキシャル成長装置やプロセス技術を用いずに、歪み半導体層を容易に形成できるようになる。
【００２８】
また、本発明では、転位欠陥領域を形成するが、この転位欠陥領域は絶縁層により、第２の半導体層とは分離されているので、第２の半導体層に転位欠陥が発生することはない。すなわち、信頼性の高い歪み半導体層を形成できるようになる。
【００２９】
したがって、本発明に係る半導体装置（請求項１）は、信頼性が高く、十分な引っ張り歪みを有する半導体層を容易に形成できるようになる。
【００３０】
また、本発明に係る半導体装置（請求項２）は、十分な歪みを得るために最も好ましい転位欠陥領域の位置を限定したものである。
【００３１】
また、本発明に係る半導体装置（請求項３）は、第１の半導体層の主成分がシリコンの場合の転位欠陥領域の典型的な値を限定したものである。
また、本発明に係る半導体装置（請求項４）は、十分な歪みを得るのに有効な第２の半導体層の厚さと絶縁層のそれとの大小関係を限定したものである。
【００３２】
また、本発明に係る半導体装置（請求項５）は、第２の半導体層の主成分がシリコンの場合に、該第２の半導体層が得られる典型的な引っ張り応力の値を限定したものである。
【００３３】
また、本発明に係る半導体装置（請求項６）は、第２の半導体層の主成分がシリコン、絶縁層の主成分がＳｉＯ₂の場合に、十分な歪みを得るのに有効な第２の半導体層の厚さと絶縁層のそれとの大小関係を限定したものである。
【００３４】
また、本発明に係る半導体装置の製造方法（請求項７）は、信頼性の高い歪み半導体層の提供が可能となる最も基本的な構成のものである。
また、本発明に係る半導体装置の製造方法（請求項８）は、上記半導体装置の製造方法（請求項７）において、熱処理を転位欠陥領域を形成するための第１の熱処理と、第２の半導体層に歪みを発生させるための第２の熱処理とに分けたことを限定したものである。
【００３５】
また、本発明に係る半導体装置の製造方法（請求項９）は、第２の熱処理の好ましい温度を限定したものである。また、本発明に係る半導体装置の製造方法（請求項１０）は、絶縁層の主成分がＳｉＯ₂の場合の第２の熱処理の好ましい温度を限定したものである。
【００３６】
また、本発明に係る半導体装置の製造方法（請求項１１）は、上記半導体装置の製造方法（請求項７）において、転位欠陥領域を形成するための熱処理と、第２の半導体層に歪みを発生させるための熱処理とに分けずに、１つの熱処理で済ませることを限定したものである。
また、本発明に係る半導体装置の製造方法（請求項１２）は、転位欠陥領域を形成するのに有効なイオンを限定したものである。
【００３７】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態（以下、実施形態という）を説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係るＭＯＳＦＥＴの形成方法を示す工程断面図である。
【００３８】
まず、図１（ａ）に示すように、支持基板としての第１のシリコン層１、ＳｉＯ₂ 層２、素子が形成される活性層としての第２のシリコン層３が順次積層されてなるＳＯＩ基板を用意する。
【００３９】
第１のシリコン層１の厚さは例えば７００μｍ、ＳｉＯ₂ 層２の厚さは例えば１００μｍ、第２のシリコン層３の厚さは例えば２０μｍである。このように、本実施形態のＳＯＩ基板は、通常のＳＯＩ基板とは異なり、第２のシリコン層３はＳｉＯ₂ 層２よりも薄い。これは後述する本発明の効果を高めるためである。第２のシリコン層３の厚さは、本実施形態のように、ＳｉＯ₂ 層２の厚さの１／５以下であることが好ましい。
【００４０】
ＳＯＩ基板の形成方法としては、シリコン層に酸素イオンを注入した後にアニールを行なってシリコン酸化層を形成する方法（ＳＩＭＯＸ法）や、２枚のシリコン層をシリコン酸化層を介して張り合わせて形成する方法（張り合わせ法）等の通常のどの方法を用いても良い。
【００４１】
次に図１（ｂ）に示すように、加速電圧２０ｋｅＶ、ドーズ量１×１０¹⁶個／ｃｍ² の条件で、第２のシリコン層３側から第１のシリコン層１に水素イオンを注入する。これにより、水素イオンは、第１のシリコン層１とＳｉＯ₂ 層２との界面近傍における第１のシリコン層１に導入される。
【００４２】
なお、水素イオンの代わりに、不活性元素のイオンを注入しても良い。イオンとして、水素イオン、不活性元素のイオンを用いるのは、これらイオンが転位欠陥の形成に有効であるからである。
【００４３】
次に同図（ｂ）に示すように、４００〜６００℃程度の温度の第１のアニールを行なって、第１のシリコン層１とＳｉＯ₂ 層２との界面近傍の第１のシリコン層１内に、転位欠陥の密度が約１×１０¹⁵個／ｃｍ² の転位欠陥領域５を形成する。この転位欠陥領域５によって、第１のシリコン層１とＳｉＯ₂ 層２とは応力的に分離される。
【００４４】
なお、通常のＳＯＩ基板においても、絶縁膜側のシリコン層に欠陥は存在するが、その欠陥の密度は小さく、本実施形態のような欠陥領域を形成するようなものではない。
【００４５】
この後、ＳｉＯ₂ 層２の粘性流動温度（９００℃）以上、例えば９５０℃程度の温度の第２のアニールを行なって、第２のシリコン層３に引っ張り歪みを発生させる。この段階で引っ張り歪を有するＳＯＩ基板が完成する。
【００４６】
第２のシリコン層３に引っ張り歪みが発生する理由は以下の通りである。ＳｉＯ₂ 層２の粘性流動温度以上では、ＳｉＯ₂ 層２および第２のシリコン層３の応力は緩和している。
【００４７】
そして、粘性流動温度以上の高温度から室温にまで温度が下がると、ＳｉＯ₂ 層２および第２のシリコン層３は、両者の熱膨張係数および膜厚で決まる歪みをそれぞれ受け持つことになる。
【００４８】
具体的には、ＳｉＯ₂ の熱膨張係数は０．４×１０^-6／℃、シリコンの熱膨張形成数は４．０×１０^-6／℃であるので、例えば、ＳｉＯ₂ 層２の厚さが１００ｎｍ、第２のシリコン層３の厚さが２０ｎｍであれば、第２のシリコン層３中のシリコンの格子定数が、シリコンの本来の格子定数の１．０１倍以上となる引っ張り歪みが第２のシリコン層３に発生する。
【００４９】
第２のシリコン層３に発生する引っ張り歪みは、一般に、ＳｉＯ₂ 層２の厚さが厚いほど、第２のシリコン層３が薄いほど大きくなる。そこで、本実施形態では、第２のシリコン層３に十分な引っ張り応力を発生させるために、上述したように、通常のＳＯＩ基板とは異なり、第２のシリコン層３の厚さをＳｉＯ₂ 層２のそれよりも小さくしている。
【００５０】
表１に、ＳｉＯ₂ 層２の厚さが１００ｎｍの場合における、代表的な第２のシリコン層３の厚さ（Ｓｉ膜厚）における引っ張り歪みの値を示す。引っ張り歪みは本来の格子定数に対する百分率で示してある。表から第２のシリコン層３の厚さが、ＳｉＯ₂ 層２の厚さの１／５程度以下では、１％程度の十分な引っ張り歪みが得られることが分かる。
【００５１】
【表１】

【００５２】
ここで、転位欠陥領域５が存在しないと、つまり、第１のシリコン層１とＳｉＯ₂ 層２とが応力的に分離されていないと、圧倒的な厚さ（７００μｍ）の第１のシリコン層１が全体を支配するので、ＳｉＯ₂ 層２は大きな歪みを受けるが、第２のシリコン層２はほとんど歪みを受けない。
【００５３】
なお、第１のアニールの温度を例えば９５０℃にすることにより、第１のアニールが第２のアニールを兼ねるようにしても良い。
次に図１（ｃ）に示すように、第２のシリコン層３を島状に加工し、その周囲に素子分離絶縁膜６を埋め込み形成することにより、素子分離を行なう。次に同図（ｃ）に示すように、第２のシリコン層３にｐ型不純物を導入して、しきい値電圧の調整を行なう。
【００５４】
次に図１（ｄ）に示すように、全面にゲート酸化膜７を形成した後、例えば多結晶シリコンからなるゲート電極８を形成する。最後に、ゲート電極８をマスクに用いたｎ型不純物のイオン注入により、ソース・ドレイン拡散層９を自己整合的に形成して、基本構造が完成する。
【００５５】
この後は、通常のＭＯＳＦＥＴのプロセスと同様に、層間絶縁膜の堆積工程、コンタクトホールの開孔工程、ソース・ドレイン電極の形成工程などの工程が続く。
【００５６】
以上述べたように、本実施形態の形成方法によれば、図１（ｂ）の工程におけるイオン注入および第１、２第のアニールにより、第２のシリコン層３に十分な引っ張り歪みを生じさせることができる。すなわち、高精度のエピタキシャル成長装置やプロセス技術を用いずに、歪みシリコン層を容易に形成できるようになる。
【００５７】
また、本実施形態の形成方法では、転位欠陥領域５を形成するが、この転位欠陥領域５はＳｉＯ₂ 層２により、第２のシリコン層３とは分離されているので、第２のシリコン層３に転位欠陥が発生することはない。すなわち、信頼性の高い歪みシリコン層を形成できるようになる。
【００５８】
したがって、本実施形態によれば、信頼性が高く、十分な引っ張り歪みを有するシリコン層３を容易に形成できるようになる。
また、本実施形態のＭＯＳＦＥＴでは、十分な引っ張り歪みを有するシリコン層３にチャネルが形成される。一般に、引っ張り歪みの大きい歪みシリコン層においては、電子の有効質量が小さくなる。
【００５９】
したがって、本実施形態によれば、電流駆動能力の高いＭＯＳＦＥＴを実現できるようになる。例えば、引っ張り歪みの大きい歪みシリコン層を用いれば、“ＩｎｔｅｒｎａｔｉｏｎａｌＥｌｅｃｔｒｏｎＤｅｖｉｃｅＣｏｎｆｅｒｅｎｃｅ１９４４プロシーディングス”に報告されているように、無歪みシリコン層を用いた場合に比べて、約２倍の電流駆動能力の素子を実現することができる。
【００６０】
また、上述したように、シリコン層３（素子形成領域）は転位欠陥の無い信頼性の高いものなので、単に高い電流駆動能力を実現できるだけではなく、安定した高い電流駆動能力を実現できるようになる。
【００６１】
なお、本発明は上記実施形態に限定されるものではない。例えば、上記実施形態では、本発明をＭＯＳＦＥＴに適用した場合について説明したが、本発明は他の半導体素子、例えばバイポーラトランジスタにも適用できる。図２に、本発明を適用したバイポーラトランジスタの断面図を示す。図中、１１はｎ型コレクタ層、１２はｐ型ベース層、１３はｎ型エミッタ層を示している。
【００６２】
また、本発明を適用したＭＯＳＦＥＴやバイポーラトランジスタ等の半導体素子は、電流駆動能力が高いので、例えば、ロジック回路の構成素子として有効である。
【００６３】
また、上記実施形態では、半導体層の主成分がシリコン、絶縁層の主成分がＳｉＯ₂ であるＳＯＩ基板の場合について説明したが、本発明は他の材料系のＳＯＩ(Semiconductor On Insulator)基板にも適用可能である。
その他、本発明の技術的範囲で、種々変形して実施できる。
【００６４】
【発明の効果】
以上述べたように、本発明によれば、第１の半導体層、絶縁層、第２の半導体層が順次積層されてなる基板（ＳＯＩ基板）を利用することにより、転位欠陥がない歪みシリコン層を容易に得られるようになる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るＭＯＳＦＥＴの形成方法を示す工程断面図
【図２】本発明を適用したバイポーラトランジスタを示す断面図
【図３】従来の歪みシリコン層を有する基板を示す断面図
【符号の説明】
１…第１のシリコン層（第１の半導体層）
２…ＳｉＯ₂ 層
３…第２のシリコン層（第２の半導体層）
４…イオン
５…転位欠陥領域
６…素子分離絶縁膜
７…ゲート酸化膜
８…ゲート電極
９…ｎ型ソース・ドレイン拡散層
１１…ｎ型コレクタ層
１２…ｐ型ベース層
１３…ｎ型エミッタ層

Claims

第１の半導体層、絶縁層、第２の半導体層が順次積層されてなる基板を具備してなり、前記第２の半導体層には歪みが入っており、かつ素子が形成され、前記第１の半導体層内に転位欠陥領域が形成されていることを特徴とする半導体装置。
前記転位欠陥領域は、前記第１の半導体層と前記絶縁層との界面に形成されていることを特徴とする請求項１に記載の半導体装置。
前記第１の半導体層はシリコンを主成分とし、かつ前記転位欠陥領域の転位欠陥の密度は１×１０¹⁰個／ｃｍ²以上であることを特徴とする請求項１または請求項２に記載の半導体装置。
前記第２の半導体層の厚さが、前記絶縁層の厚さより小さいことを特徴とする請求項１ないし請求項３のいずれかに記載の半導体装置。
前記第２の半導体層はシリコンを主成分とし、かつ前記歪みは、前記第２の半導体層中における前記シリコンの格子定数が、シリコンの本来の格子定数の１．０１倍以上となる引っ張り歪みであることを特徴とする請求項１ないし請求項３のいずれかに記載の半導体装置。
前記第２の半導体層はシリコンを主成分とし、前記絶縁層はＳｉＯ₂を主成分とし、かつ前記第２の半導体層の厚さが、前記絶縁層の厚さの１／５以下であることを特徴とする請求項１ないし請求項３のいずれかに記載の半導体装置。
第１の半導体層、絶縁層、第２の半導体層が順次積層されてなる基板を用意し、前記第１の半導体層にイオンを注入する工程と、熱処理により、前記イオンに基づいた転位欠陥領域を前記第１の半導体層内に形成して、前記第１の半導体層と前記絶縁層を応力的に分離するとともに、前記第２の半導体層に歪みを発生させる工程と、前記第２の半導体層に素子を形成する工程とを有することを特徴とする半導体装置の製造方法。
前記熱処理は、前記転位欠陥領域を形成する第１の熱処理と、この第１の熱処理の後に行なわれ、前記歪みを発生させる第２の熱処理とから構成されていることを特徴する請求項７に記載の半導体装置の製造方法。
前記第２の熱処理の温度は、前記絶縁層の粘性流動温度以上であることを特徴する請求項８に記載の半導体装置の製造方法。
前記絶縁層はＳｉＯ₂を主成分とし、かつ前記温度は９００℃以上であることを特徴する請求項９に記載の半導体装置の製造方法。
前記熱処理は、前記転位欠陥領域の形成および前記歪みの誘起を同時に行なうものであることを特徴とする請求項７に記載の半導体装置の製造方法。
前記イオンは、水素元素および不活性元素からなる元素群から選ばれた少なくとも１つの元素のイオンであることを特徴とする請求項７ないし請求項１１のいずれかに記載の半導体装置の製造方法。