JP3320175B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JP3320175B2 JP3320175B2 JP29818993A JP29818993A JP3320175B2 JP 3320175 B2 JP3320175 B2 JP 3320175B2 JP 29818993 A JP29818993 A JP 29818993A JP 29818993 A JP29818993 A JP 29818993A JP 3320175 B2 JP3320175 B2 JP 3320175B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- emitter
- mixed crystal
- base
- base region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Bipolar Transistors (AREA)
- Recrystallisation Techniques (AREA)
Description
【０００１】
【産業上の利用分野】本発明は高集積化された、高性能
な、絶縁面上の半導体層にトランジスタを形成した半導
体装置およびその製造方法に関する。
な、絶縁面上の半導体層にトランジスタを形成した半導
体装置およびその製造方法に関する。
【０００２】また本発明は半導体装置、特にラテラル
（横型）バイポーラトランジスタの構造およびその製造
方法に関するものである。
（横型）バイポーラトランジスタの構造およびその製造
方法に関するものである。
【０００３】
【従来の技術】従来のシリコンウェハバルクプロセスで
は、縦型バイポーラトランジスタを図１０の様に形成し
ていた。図１０において、２０１で１つの縦型ｎｐｎ型
バイポーラトランジスタを形成している。２０２は素子
分離領域である。２０３はｐ型シリコン基板、２０４は
バイポーラトランジスタ２０１のコレクタ領域となるｎ
+ 型領域、２０５はｎ-型エピタキシャル領域、２０７
はバイポーラトランジスタ２０１を他の素子から電気的
に分離するためのｐ型領域、２０８は選択酸化領域、２
０６はコレクタ引出し層、２０９はｐ型ベース領域、２
０１はｎ+型エミッタ領域、２１１は層間絶縁層、２１
２、２１３、２１４はＡｌ（アルミニウム）電極、２１
５はパッシベーション絶縁層である。
は、縦型バイポーラトランジスタを図１０の様に形成し
ていた。図１０において、２０１で１つの縦型ｎｐｎ型
バイポーラトランジスタを形成している。２０２は素子
分離領域である。２０３はｐ型シリコン基板、２０４は
バイポーラトランジスタ２０１のコレクタ領域となるｎ
+ 型領域、２０５はｎ-型エピタキシャル領域、２０７
はバイポーラトランジスタ２０１を他の素子から電気的
に分離するためのｐ型領域、２０８は選択酸化領域、２
０６はコレクタ引出し層、２０９はｐ型ベース領域、２
０１はｎ+型エミッタ領域、２１１は層間絶縁層、２１
２、２１３、２１４はＡｌ（アルミニウム）電極、２１
５はパッシベーション絶縁層である。
【０００４】また、従来のシリコンウェハバルクプロセ
スでは、横型バイポーラトランジスタを図１１の様にし
て形成していた。図１１において、２２１で１つの横型
ｐｎｐ型バイポーラトランジスタを形成している。２２
２は素子分離領域である。２２３はｐ型シリコン基板、
２２４はバイポーラトランジスタ２２１のベース領域と
なるｎ+型領域、２２５はｎ-型エピタキシャル領域、２
２７はバイポーラトランジスタ２２１を他の素子から電
気的に分離するためのｐ型領域、２２８は選択酸化領
域、２２６はベース引出し層、２２９はｐ+型エミッタ
領域、２３０はｐ+型コレクタ領域、２３１は層間絶縁
層、２３２、２３３、２３４はＡｌ電極、２３５はパッ
シベーション絶縁層である。
スでは、横型バイポーラトランジスタを図１１の様にし
て形成していた。図１１において、２２１で１つの横型
ｐｎｐ型バイポーラトランジスタを形成している。２２
２は素子分離領域である。２２３はｐ型シリコン基板、
２２４はバイポーラトランジスタ２２１のベース領域と
なるｎ+型領域、２２５はｎ-型エピタキシャル領域、２
２７はバイポーラトランジスタ２２１を他の素子から電
気的に分離するためのｐ型領域、２２８は選択酸化領
域、２２６はベース引出し層、２２９はｐ+型エミッタ
領域、２３０はｐ+型コレクタ領域、２３１は層間絶縁
層、２３２、２３３、２３４はＡｌ電極、２３５はパッ
シベーション絶縁層である。
【０００５】また、近年、ＳＯＩ上にデバイスを形成
し、高速で低消費電力のＩＣを形成することが研究され
ている。
し、高速で低消費電力のＩＣを形成することが研究され
ている。
【０００６】これは、基板にＳＯＩを用いることにより
従来のバルクを用いた場合と比較して寄生容量が小さく
できることや、素子分離が簡単に実現できるなどのデバ
イスの高性能化に有望な利点をもっているためである。
従来のバルクを用いた場合と比較して寄生容量が小さく
できることや、素子分離が簡単に実現できるなどのデバ
イスの高性能化に有望な利点をもっているためである。
【０００７】
【発明が解決しようとする課題】従来のＳｉ基板上に形
成した。縦型バイポーラトランジスタでは、トランジス
タの動作速度を上げるためにベース層にＳｉ(1-x) Ｇｅ
x（ｘは混晶比）を用いたヘテロ接合バイポーラトラン
ジスタが知られている。しかし、このナローギャップベ
ースのヘテロ接合バイポーラトランジスタを製造する場
合、ｐ型Ｓｉ(1-x) Ｇｅxのエピタキシャル成長膜が用
いられていた。この場合、以下の問題点が生じていた。
成した。縦型バイポーラトランジスタでは、トランジス
タの動作速度を上げるためにベース層にＳｉ(1-x) Ｇｅ
x（ｘは混晶比）を用いたヘテロ接合バイポーラトラン
ジスタが知られている。しかし、このナローギャップベ
ースのヘテロ接合バイポーラトランジスタを製造する場
合、ｐ型Ｓｉ(1-x) Ｇｅxのエピタキシャル成長膜が用
いられていた。この場合、以下の問題点が生じていた。
【０００８】（１）Ｓｉ基板と、Ｓｉ(1-x) Ｇｅx層の
界面の組成変化が急峻であるため欠陥が発生し易い。
界面の組成変化が急峻であるため欠陥が発生し易い。
【０００９】（２）従来の製造プロセスと整合性が悪
く、例えばＭＯＳトランジスタと組み合わせたＢｉ−Ｃ
ＭＯＳ回路を製造する場合、プロセスが大変複雑にな
る。
く、例えばＭＯＳトランジスタと組み合わせたＢｉ−Ｃ
ＭＯＳ回路を製造する場合、プロセスが大変複雑にな
る。
【００１０】また、シリコン基板上に形成した。横型バ
イポーラトランジスタでも、さらにナローギャップベー
スのヘテロ接合バイポーラトランジスタを製造しようと
した場合、図１１の２２４で示したベース領域は、Ｓｉ
(1-x) Ｇｅxをエピ成長させて、その後エミッタ、コレ
クタ領域にベース領域とは反対の導電型の不純物をドー
ピングして作成していた。しかし、この方法ではベース
領域の不純物濃度を上げることが困難であり、キャリア
のベース走行時間（τB ）を小さくすることができなか
った。なぜなら、キャリアのベース走行時間（τB ）
は、次の式で示されるからである。
イポーラトランジスタでも、さらにナローギャップベー
スのヘテロ接合バイポーラトランジスタを製造しようと
した場合、図１１の２２４で示したベース領域は、Ｓｉ
(1-x) Ｇｅxをエピ成長させて、その後エミッタ、コレ
クタ領域にベース領域とは反対の導電型の不純物をドー
ピングして作成していた。しかし、この方法ではベース
領域の不純物濃度を上げることが困難であり、キャリア
のベース走行時間（τB ）を小さくすることができなか
った。なぜなら、キャリアのベース走行時間（τB ）
は、次の式で示されるからである。
【００１１】τB ＝ＷB 2／ｎＤB ここで、ＷB はベース長であり、ＤB は拡散係数であ
り、ｎはキャリアの密度である。トランジスタの遮断周
波数ｆT はこの場合、ほとんどキャリアベース走行時間
τB に反比例する。従って従来の横型バイポーラトラン
ジスタでは、キャリアの密度を大きくできないために、
遮断周波数ｆT を大きくできない。従って横型トランジ
スタの動作速度を速くすることができなかった。
り、ｎはキャリアの密度である。トランジスタの遮断周
波数ｆT はこの場合、ほとんどキャリアベース走行時間
τB に反比例する。従って従来の横型バイポーラトラン
ジスタでは、キャリアの密度を大きくできないために、
遮断周波数ｆT を大きくできない。従って横型トランジ
スタの動作速度を速くすることができなかった。
【００１２】また、半導体の膜厚が５０００Å以下のＳ
ＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）を
利用して、ＭＯＳ構造を作ると高速での動作が可能とな
ることが知られている。これは、ＳＯＩにすると基板容
量が減るために、高速でｏｎ、ｏｆｆできるようになる
からである。しかし、ＭＯＳ構造のみで回路を構成する
と、駆動電流が必要な場合には、設計等が制限されてい
た。このため、ＳＯＩの場合、ＭＯＳとバイポーラトラ
ンジスタを組み合わせたＢｉ−ＣＭＯＳが注目されてい
る。絶縁膜の薄いＳＯＩの場合には、縦構造のバイポー
ラトランジスタを組み込むよりも、横構造のバイポーラ
トランジスタを組み込む方が、プロセス上容易だからで
ある。しかしながら、従来横型バイポーラトランジスタ
は、縦型バイポーラトランジスタと比べて、高速性に劣
っていた。
ＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）を
利用して、ＭＯＳ構造を作ると高速での動作が可能とな
ることが知られている。これは、ＳＯＩにすると基板容
量が減るために、高速でｏｎ、ｏｆｆできるようになる
からである。しかし、ＭＯＳ構造のみで回路を構成する
と、駆動電流が必要な場合には、設計等が制限されてい
た。このため、ＳＯＩの場合、ＭＯＳとバイポーラトラ
ンジスタを組み合わせたＢｉ−ＣＭＯＳが注目されてい
る。絶縁膜の薄いＳＯＩの場合には、縦構造のバイポー
ラトランジスタを組み込むよりも、横構造のバイポーラ
トランジスタを組み込む方が、プロセス上容易だからで
ある。しかしながら、従来横型バイポーラトランジスタ
は、縦型バイポーラトランジスタと比べて、高速性に劣
っていた。
【００１３】
【目的】本発明の目的は、従来のバイポーラトランジス
タの製造工程との整合性が良く、かつ、混晶半導体で形
成されたベース領域およびエミッタ、コレクタ界面近傍
の結晶性の改善された高性能な横型バイポーラトランジ
スタおよびその製造方法を提供することである。
タの製造工程との整合性が良く、かつ、混晶半導体で形
成されたベース領域およびエミッタ、コレクタ界面近傍
の結晶性の改善された高性能な横型バイポーラトランジ
スタおよびその製造方法を提供することである。
【００１４】さらなる目的は、絶縁膜上のＳｉ（ＳＯ
Ｉ）上に上記の横型バイポーラトランジスタを製造する
方法を提供することである。
Ｉ）上に上記の横型バイポーラトランジスタを製造する
方法を提供することである。
【００１５】
【課題を解決するための手段】本発明の第１の態様は、
基板上に該基板の面と実質的に平行に、エミッタ領域、
ベース領域、コレクタ領域が形成されるとともに、前記
ベース領域に対して絶縁膜を介して該ベース領域の電位
を制御するためのゲート電極が設けられた半導体装置に
おいて、前記ベース領域の禁制帯幅が、エミッタ側から
コレクタ側にかけて、小さくなくように、前記ベース領
域をＳｉＧｅ混晶で形成し、Ｇｅ原子のＳｉ原子に対す
る混晶比を前記エミッタ側から前記コレクタ側にかけて
増大させたことを特徴とする。また、本発明の第２の態
様は、基板上に該基板の面と実質的に平行に、エミッタ
領域、ベース領域、コレクタ領域が形成された半導体装
置において、前記ベース領域の禁制帯幅が、エミッタ側
からコレクタ側にかけて、小さくなくように、前記ベー
ス領域をＳｉＧｅ混晶で形成し、Ｇｅ原子のＳｉ原子に
対する混晶比を前記エミッタ側から前記コレクタ側にか
けて増大させるとともに、前記エミッタ領域中に絶縁膜
を形成したことを特徴とする。
基板上に該基板の面と実質的に平行に、エミッタ領域、
ベース領域、コレクタ領域が形成されるとともに、前記
ベース領域に対して絶縁膜を介して該ベース領域の電位
を制御するためのゲート電極が設けられた半導体装置に
おいて、前記ベース領域の禁制帯幅が、エミッタ側から
コレクタ側にかけて、小さくなくように、前記ベース領
域をＳｉＧｅ混晶で形成し、Ｇｅ原子のＳｉ原子に対す
る混晶比を前記エミッタ側から前記コレクタ側にかけて
増大させたことを特徴とする。また、本発明の第２の態
様は、基板上に該基板の面と実質的に平行に、エミッタ
領域、ベース領域、コレクタ領域が形成された半導体装
置において、前記ベース領域の禁制帯幅が、エミッタ側
からコレクタ側にかけて、小さくなくように、前記ベー
ス領域をＳｉＧｅ混晶で形成し、Ｇｅ原子のＳｉ原子に
対する混晶比を前記エミッタ側から前記コレクタ側にか
けて増大させるとともに、前記エミッタ領域中に絶縁膜
を形成したことを特徴とする。
【００１６】本発明の第３の態様は、空間的に混晶比の
違うＳｉＧｅ混晶半導体を用いて構成した半導体装置の
製造方法において、イオン注入マスクを用いて、Ｓｉ領
域にＧｅイオンを斜めの方向からイオン注入することで
前記ＳｉＧｅ混晶半導体からなる領域を形成することを
特徴とする。また、本発明の第４の態様は、空間的に混
晶比の違うＳｉＧｅ混晶半導体を用いて構成した半導体
装置の製造方法において、膜厚に傾斜をもたせたバッフ
ァ膜を介して、Ｓｉ領域にＧｅイオン注入を行うことを
特徴とする。
違うＳｉＧｅ混晶半導体を用いて構成した半導体装置の
製造方法において、イオン注入マスクを用いて、Ｓｉ領
域にＧｅイオンを斜めの方向からイオン注入することで
前記ＳｉＧｅ混晶半導体からなる領域を形成することを
特徴とする。また、本発明の第４の態様は、空間的に混
晶比の違うＳｉＧｅ混晶半導体を用いて構成した半導体
装置の製造方法において、膜厚に傾斜をもたせたバッフ
ァ膜を介して、Ｓｉ領域にＧｅイオン注入を行うことを
特徴とする。
【００１７】本発明の第５の態様は、基板上に該基板の
面と実質的に平行に、エミッタ領域、ベース領域、コレ
クタ領域が形成された半導体装置において、前記ベース
領域の禁制帯幅が、エミッタ側からコレクタ側にかけ
て、小さくなくように、前記ベース領域をＳｉＧｅ混晶
で形成し、Ｇｅ原子のＳｉ原子に対する混晶比を前記エ
ミッタ側から前記コレクタ側にかけて増大させるととも
に、前記ベース領域にポリシリコンからなるベース電極
を接続したことを特徴とする。
面と実質的に平行に、エミッタ領域、ベース領域、コレ
クタ領域が形成された半導体装置において、前記ベース
領域の禁制帯幅が、エミッタ側からコレクタ側にかけ
て、小さくなくように、前記ベース領域をＳｉＧｅ混晶
で形成し、Ｇｅ原子のＳｉ原子に対する混晶比を前記エ
ミッタ側から前記コレクタ側にかけて増大させるととも
に、前記ベース領域にポリシリコンからなるベース電極
を接続したことを特徴とする。
【００１８】
【作用】本発明においては、横型バイポーラトランジス
タにおいて、ベース領域をＳｉより禁制帯幅の小さいＳ
ｉＧｅ混晶で形成し、ベース領域の禁制帯幅に傾斜を持
たせている。従って、図２に示すように、ベース領域の
エミッタ界面の禁制帯幅はほぼＳｉ単体の禁制帯幅に近
く、Ｓｉ単体同志で作成したバイポーラトランジスタと
同様に高効率で行うことができる。
タにおいて、ベース領域をＳｉより禁制帯幅の小さいＳ
ｉＧｅ混晶で形成し、ベース領域の禁制帯幅に傾斜を持
たせている。従って、図２に示すように、ベース領域の
エミッタ界面の禁制帯幅はほぼＳｉ単体の禁制帯幅に近
く、Ｓｉ単体同志で作成したバイポーラトランジスタと
同様に高効率で行うことができる。
【００１９】禁制帯幅は、Ｓｉ単体の結晶においては近
似的にＥｇ＝１．１ｅＶであり、Ｇｅ単体の結晶におい
ては近似的に０．７ｅＶである。これらの２つの単体半
導体から２元混晶半導体を作成することにより、禁制帯
幅を０．７ｅＶから１．１ｅＶの間で自由に変えること
ができる。本発明では、図２（ａ）に示すように、コレ
クタ接合側の禁制帯幅（Ｅｇ″）をエミッタ接合側の禁
制帯幅（Ｅｇ′）よりも小さくすることができる。即ち
ΔＥｇ2＝Ｅｇ′−Ｅｇ″＞０である。
似的にＥｇ＝１．１ｅＶであり、Ｇｅ単体の結晶におい
ては近似的に０．７ｅＶである。これらの２つの単体半
導体から２元混晶半導体を作成することにより、禁制帯
幅を０．７ｅＶから１．１ｅＶの間で自由に変えること
ができる。本発明では、図２（ａ）に示すように、コレ
クタ接合側の禁制帯幅（Ｅｇ″）をエミッタ接合側の禁
制帯幅（Ｅｇ′）よりも小さくすることができる。即ち
ΔＥｇ2＝Ｅｇ′−Ｅｇ″＞０である。
【００２０】図２（ａ）に示した例では、ベース領域内
の伝導帯において、伝導電子をエミッタ接合側からコレ
クタ接合側に加速するような傾斜を持たせている。この
エネルギー帯の傾斜によりドリフト電界が生じる。この
ドリフト電界を利用すれば、トランジスタの外部から加
える電界よりもさらに伝導電子などのキャリアを加速す
ることができ、ベースに注入したキャリアの走行時間
（τB ）を小さくすることができる。従って、横型バイ
ポーラトランジスタでも、遮断周波数（ｆT ）を大きく
することができる。
の伝導帯において、伝導電子をエミッタ接合側からコレ
クタ接合側に加速するような傾斜を持たせている。この
エネルギー帯の傾斜によりドリフト電界が生じる。この
ドリフト電界を利用すれば、トランジスタの外部から加
える電界よりもさらに伝導電子などのキャリアを加速す
ることができ、ベースに注入したキャリアの走行時間
（τB ）を小さくすることができる。従って、横型バイ
ポーラトランジスタでも、遮断周波数（ｆT ）を大きく
することができる。
【００２１】例えば、本発明においては、ベース領域の
禁制帯幅の変化の幅は、一般的には絶縁体であるが高温
域で半導体として作用するダイアモンドの約５．５ｅＶ
から、ナローギャップ半導体と言われるＰｂＳｂ−Ｓｎ
Ｔｅ混晶などのように、かぎりなく０ｅＶに近い範囲ま
で変化させることが可能であるが、好ましくは、半導体
領域である３．５ｅＶから０ｅＶの範囲に、最適にはＳ
ｉＧｅ混晶で得られる１．１ｅＶから０．７ｅＶの範囲
にすることができる。
禁制帯幅の変化の幅は、一般的には絶縁体であるが高温
域で半導体として作用するダイアモンドの約５．５ｅＶ
から、ナローギャップ半導体と言われるＰｂＳｂ−Ｓｎ
Ｔｅ混晶などのように、かぎりなく０ｅＶに近い範囲ま
で変化させることが可能であるが、好ましくは、半導体
領域である３．５ｅＶから０ｅＶの範囲に、最適にはＳ
ｉＧｅ混晶で得られる１．１ｅＶから０．７ｅＶの範囲
にすることができる。
【００２２】さらにＳＯＩの表面半導体層の膜厚が５０
００Å程度以下である場合は、Ｇｅの縦方向の分布の影
響を無視することができるため、好ましい半導体領域の
厚さは５０００Å以下である。半導体層と絶縁膜の界面
に存在するＧｅは、絶縁体中の半導体領域の中に入った
とき捕獲中心となってしまうＮａなどの原子をゲッタリ
ングする作用をし、バイポーラトランジスタの特性を安
定化させる。また従来の、Ｓｉ単体のみで作成した絶縁
層上の半導体領域（ＳＯＩ）と同様に、横型バイポーラ
トランジスタの寄生容量を低減できる。
００Å程度以下である場合は、Ｇｅの縦方向の分布の影
響を無視することができるため、好ましい半導体領域の
厚さは５０００Å以下である。半導体層と絶縁膜の界面
に存在するＧｅは、絶縁体中の半導体領域の中に入った
とき捕獲中心となってしまうＮａなどの原子をゲッタリ
ングする作用をし、バイポーラトランジスタの特性を安
定化させる。また従来の、Ｓｉ単体のみで作成した絶縁
層上の半導体領域（ＳＯＩ）と同様に、横型バイポーラ
トランジスタの寄生容量を低減できる。
【００２３】さらにＧｅイオン注入の好ましい条件は、
中もしくは大電流イオン注入装置で、加速電圧を１５０
ｋｅＶから２００ｋｅＶ、欠陥の増大を防ぐためイオン
の面密度を５×１０16ｃｍ-2以下とすることである。
中もしくは大電流イオン注入装置で、加速電圧を１５０
ｋｅＶから２００ｋｅＶ、欠陥の増大を防ぐためイオン
の面密度を５×１０16ｃｍ-2以下とすることである。
【００２４】さらにまた、ゲート領域にキャリアを送る
ゲート電極をポリシリコンで形成する場合、ＳｉＧｅ混
晶で作成したゲート領域とポリシリコンで作成したゲー
ト電極間で、禁制帯幅が違う。例えば、図１のＢＢ′間
の領域のエネルギー帯を図２（ｂ）に示す。ポリシリコ
ンで、形成されるゲート電極はＳｉＧｅで形成されるベ
ース領域より、伝導帯の底のエネルギー準位が高くな
る。このためベース領域から、ベース電極には伝導電子
が流れにくい。このため、ベース電流が大きくならず、
エミッタ接地電流利得ｈFEが大きくなる。
ゲート電極をポリシリコンで形成する場合、ＳｉＧｅ混
晶で作成したゲート領域とポリシリコンで作成したゲー
ト電極間で、禁制帯幅が違う。例えば、図１のＢＢ′間
の領域のエネルギー帯を図２（ｂ）に示す。ポリシリコ
ンで、形成されるゲート電極はＳｉＧｅで形成されるベ
ース領域より、伝導帯の底のエネルギー準位が高くな
る。このためベース領域から、ベース電極には伝導電子
が流れにくい。このため、ベース電流が大きくならず、
エミッタ接地電流利得ｈFEが大きくなる。
【００２５】
【実施例】以下本発明の実施例を図面を用いて詳細に説
明する。
明する。
【００２６】（実施例１）図１は本発明の第１の実施例
である。
である。
【００２７】図１は本実施例の断面構成図であり、１は
ｎｐｎバイポーラトランジスタ、３はシリコン基板、４
は絶縁膜、５は絶縁膜４上に形成されたｎ-型シリコン
層、６は選択酸化層、８はベース電極となるｐ型ポリシ
リコン層、１０はエミッタとなるｎ+領域、１１はコレ
クタとなるｎ+領域、１２はベースとなるｐ領域および
Ｓｉ(1-x)Ｇｅxの領域、１３、１３′は層間絶縁膜、１
４はエミッタ電極、１５はコレクタ電極、１６はベース
電極、である。
ｎｐｎバイポーラトランジスタ、３はシリコン基板、４
は絶縁膜、５は絶縁膜４上に形成されたｎ-型シリコン
層、６は選択酸化層、８はベース電極となるｐ型ポリシ
リコン層、１０はエミッタとなるｎ+領域、１１はコレ
クタとなるｎ+領域、１２はベースとなるｐ領域および
Ｓｉ(1-x)Ｇｅxの領域、１３、１３′は層間絶縁膜、１
４はエミッタ電極、１５はコレクタ電極、１６はベース
電極、である。
【００２８】１８はＳｉＧｅ領域であり、Ｇｅの含有量
はエミッタ側１０で少なく、コレクタ側５で多くなるよ
うになっている。
はエミッタ側１０で少なく、コレクタ側５で多くなるよ
うになっている。
【００２９】次にＳｉＧｅ領域のつくり方について説明
する。
する。
【００３０】図３は、本発明の第１実施例における、Ｓ
ｉＧｅ層のつくり方を示す図である。図３の（ａ）で
は、層間絶縁膜（ＳｉＯ2 ）１３をＣＶＤ法等で５００
０Å堆積させた後、フォトリソ工程、エッチング工程に
よりベース領域部の開口を行った。この実施例の場合、
ベース幅は０．８μｍとなるように設定した。
ｉＧｅ層のつくり方を示す図である。図３の（ａ）で
は、層間絶縁膜（ＳｉＯ2 ）１３をＣＶＤ法等で５００
０Å堆積させた後、フォトリソ工程、エッチング工程に
よりベース領域部の開口を行った。この実施例の場合、
ベース幅は０．８μｍとなるように設定した。
【００３１】次に、露出した半導体層５上に２００Åの
バッファ酸化（９００℃のパイロ酸化法に）膜を成長さ
せた。続いて、Ｇｅ+ イオンをエミッタ側から、斜めイ
オン注入法によりイオン注入を行った。本実施例では、
中電流イオン注入装置で、注入角度を４５°とし、Ｇｅ
+ イオンを加速電圧１８０ｋｅＶ、イオンの面密度５×
１０16ｃｍ-2の条件でイオン注入を行った。さらに、図
３の（ｂ）に示すように、Ｂ+ を３０ｋｅＶ、３×１０
13ｃｍ-2の条件でイオン注入を行った。続いて、１０５
０℃、１０ｍｍのＲＴＡ熱処理を行った。ＳＩＭＳ（２
次イオン質量分析）によるＧｅ原子のピーク濃度を横方
向、距離を横軸にプロットすると図３の（ｃ）のように
なった。
バッファ酸化（９００℃のパイロ酸化法に）膜を成長さ
せた。続いて、Ｇｅ+ イオンをエミッタ側から、斜めイ
オン注入法によりイオン注入を行った。本実施例では、
中電流イオン注入装置で、注入角度を４５°とし、Ｇｅ
+ イオンを加速電圧１８０ｋｅＶ、イオンの面密度５×
１０16ｃｍ-2の条件でイオン注入を行った。さらに、図
３の（ｂ）に示すように、Ｂ+ を３０ｋｅＶ、３×１０
13ｃｍ-2の条件でイオン注入を行った。続いて、１０５
０℃、１０ｍｍのＲＴＡ熱処理を行った。ＳＩＭＳ（２
次イオン質量分析）によるＧｅ原子のピーク濃度を横方
向、距離を横軸にプロットすると図３の（ｃ）のように
なった。
【００３２】次にバッファ酸化膜を除去し、ｐ型ポリシ
リコンをＬＰＣＶＤ法により４０００Å堆積させた。こ
のようにして、作成された横型バイポーラトランジスタ
は、ｆT は従来のものより３倍程度向上し、またｈFEも
Ｇｅを入れなかった場合よりも、８倍程度向上し、最大
１５０と３ケタを示すようになった。
リコンをＬＰＣＶＤ法により４０００Å堆積させた。こ
のようにして、作成された横型バイポーラトランジスタ
は、ｆT は従来のものより３倍程度向上し、またｈFEも
Ｇｅを入れなかった場合よりも、８倍程度向上し、最大
１５０と３ケタを示すようになった。
【００３３】（実施例２）次にゲート電極を持つ構造の
横型バイポーラトランジスタの実施例を図４（ａ）、
（ｂ）に示す。図４（ａ）は、実施例２の模式的断面
図、図４（ｂ）は平面図である。
横型バイポーラトランジスタの実施例を図４（ａ）、
（ｂ）に示す。図４（ａ）は、実施例２の模式的断面
図、図４（ｂ）は平面図である。
【００３４】図４（ａ）、（ｂ）で、１８はＳｉＧｅ領
域であり、実施例１と同様に作成した。また、１９はゲ
ート電極を形成するポリシリコンであり、２０はゲート
引き出し電極である。また、１２はベース領域であり、
１６はベース電極である。他の符号は実施例１と同様で
ある。ゲート酸化膜７は、２８０Åであり熱酸化法によ
り形成した。また、ＳｉＧｅ領域、ベース領域等の形成
条件は、実施例１と同様である。
域であり、実施例１と同様に作成した。また、１９はゲ
ート電極を形成するポリシリコンであり、２０はゲート
引き出し電極である。また、１２はベース領域であり、
１６はベース電極である。他の符号は実施例１と同様で
ある。ゲート酸化膜７は、２８０Åであり熱酸化法によ
り形成した。また、ＳｉＧｅ領域、ベース領域等の形成
条件は、実施例１と同様である。
【００３５】実施例２のデバイスでは、ゲートに電位を
かけることにより、図４（ｃ）にあるような、ＶBE−Ｉ
特性を示す。
かけることにより、図４（ｃ）にあるような、ＶBE−Ｉ
特性を示す。
【００３６】図４（ｃ）中で点線で示されるａは、ゲー
ト電極に電圧をかけなかったときのコレクタ電流ＩCで
あり、ｂはゲート電極に定電圧を加え、ゲート電位を−
１．０Ｖにしたときのコレクタ電流ＩCである。この２
つを比べると、例えばベース、エミッタ間電圧ＶBEが
０．５Ｖの時は、ａよりｂの方が大きくなっていること
がわかる。従って、ゲート電極にある定電圧を加えたト
ランジスタでは、ＶBEが小さい時、大きな電流増幅率ｈ
FE（＝ＩC／ＩB ）を持つことがわかる。実際に、ゲー
ト電極の電位が−１．０ＶでＶBE＝０．５Ｖの時には、
ｈFEは５０００にもなった。従って、ゲート電極を制御
することにより、低電圧（ＶBE）で、高電流（ＩC）が
得られ、ＩC ／ＩB （電流増幅率ｈFE）も大きくするこ
とができる。ここでＩBはベース電流である。このこと
から、トランジスタは低消費電力で低ノイズであること
がわかる。
ト電極に電圧をかけなかったときのコレクタ電流ＩCで
あり、ｂはゲート電極に定電圧を加え、ゲート電位を−
１．０Ｖにしたときのコレクタ電流ＩCである。この２
つを比べると、例えばベース、エミッタ間電圧ＶBEが
０．５Ｖの時は、ａよりｂの方が大きくなっていること
がわかる。従って、ゲート電極にある定電圧を加えたト
ランジスタでは、ＶBEが小さい時、大きな電流増幅率ｈ
FE（＝ＩC／ＩB ）を持つことがわかる。実際に、ゲー
ト電極の電位が−１．０ＶでＶBE＝０．５Ｖの時には、
ｈFEは５０００にもなった。従って、ゲート電極を制御
することにより、低電圧（ＶBE）で、高電流（ＩC）が
得られ、ＩC ／ＩB （電流増幅率ｈFE）も大きくするこ
とができる。ここでＩBはベース電流である。このこと
から、トランジスタは低消費電力で低ノイズであること
がわかる。
【００３７】また、このようなゲート付模型バイポーラ
トランジスタは、ＭＯＳプロセスと同様なプロセスを採
用できるため、Ｂｉ−ＣＭＯＳ回路が簡単に作成するこ
とが可能である。また、上記のように低電圧で電流駆動
力の大きな素子を得ることができる。
トランジスタは、ＭＯＳプロセスと同様なプロセスを採
用できるため、Ｂｉ−ＣＭＯＳ回路が簡単に作成するこ
とが可能である。また、上記のように低電圧で電流駆動
力の大きな素子を得ることができる。
【００３８】（実施例３）実施例１および実施例２で
は、層間絶縁膜をシャドーマスクとしてＧｅのイオン注
入を行ったが、ポリシリコンをシャドーマスクとして、
Ｇｅ+ イオンの斜めイオン注入で同様の効果を得ること
が可能である。
は、層間絶縁膜をシャドーマスクとしてＧｅのイオン注
入を行ったが、ポリシリコンをシャドーマスクとして、
Ｇｅ+ イオンの斜めイオン注入で同様の効果を得ること
が可能である。
【００３９】第３の実施例は、図５に示すような、ポリ
シリコンをシャドーマスクとした例である。図５は、実
施例２と同様なゲート電極を持つ横型バイポーラトラン
ジスタの例を示す。ゲート電極のｐ型−ポリシリコン層
を作成した後、層間絶縁膜を４５００Å堆積させた後、
コレクタ側の層間絶縁膜１３およびゲート絶縁膜７を除
去した。続いて、Ｇｅ+ イオンを１５０ｋｅＶ、５×１
０16ｃｍ-2の条件でイオン注入を行って素子を作成し
た。実施例２と同様な特性を得ることができた。
シリコンをシャドーマスクとした例である。図５は、実
施例２と同様なゲート電極を持つ横型バイポーラトラン
ジスタの例を示す。ゲート電極のｐ型−ポリシリコン層
を作成した後、層間絶縁膜を４５００Å堆積させた後、
コレクタ側の層間絶縁膜１３およびゲート絶縁膜７を除
去した。続いて、Ｇｅ+ イオンを１５０ｋｅＶ、５×１
０16ｃｍ-2の条件でイオン注入を行って素子を作成し
た。実施例２と同様な特性を得ることができた。
【００４０】（実施例４）実施例１〜３は、Ｇｅイオン
の斜めイオン注入の例を示したが、マスク材の膜厚をコ
ントロールしてＧｅの含有量を制御することも可能であ
る。有機樹脂を用いた例を図６に示す。層間絶縁膜１３
にベース用フォトマスクを使用し、ベース領域に窓明け
を行った後、１００ｃｐ以上の粘度を持つフォトレジス
トを使用し、４０００回転／秒以上の高速回転でスピン
コートすることにより、薄いレジスト膜２１を作成する
（〜３０００Å）。この場合、図６に示したようにベー
ス窓領域にレジストの膜厚差が生じる。次に、Ｇｅイオ
ンを２００ｋｅＶ、８×１０16ｃｍ-2の条件で、Ｇｅイ
オンをイオン注入した。
の斜めイオン注入の例を示したが、マスク材の膜厚をコ
ントロールしてＧｅの含有量を制御することも可能であ
る。有機樹脂を用いた例を図６に示す。層間絶縁膜１３
にベース用フォトマスクを使用し、ベース領域に窓明け
を行った後、１００ｃｐ以上の粘度を持つフォトレジス
トを使用し、４０００回転／秒以上の高速回転でスピン
コートすることにより、薄いレジスト膜２１を作成する
（〜３０００Å）。この場合、図６に示したようにベー
ス窓領域にレジストの膜厚差が生じる。次に、Ｇｅイオ
ンを２００ｋｅＶ、８×１０16ｃｍ-2の条件で、Ｇｅイ
オンをイオン注入した。
【００４１】また、フォトレジスト膜を塗布後、露光を
行い、軽く現像をして（１０秒程度）、レジスト膜厚を
薄くしても良い（ベース窓部で１０００〜０Å）。
行い、軽く現像をして（１０秒程度）、レジスト膜厚を
薄くしても良い（ベース窓部で１０００〜０Å）。
【００４２】（実施例５）次に、ＳＯＧ（スピンオング
ラス）を使用した例を示す。１０ｃｐに粘度調整された
ＳＯＧを、実施例４と同様に、約２０００Å塗布（２
２）し、４００℃で焼成を行った。次に、ＳＯＧ膜をエ
ッチングバックして、ベース窓部で５００〜０Åの膜厚
になるように調整を行った（図７）。続いて、Ｇｅ+ イ
オンを１８０ｋｅＶ、５×１０16ｃｍ-2の条件でＧｅの
イオン注入を行った。
ラス）を使用した例を示す。１０ｃｐに粘度調整された
ＳＯＧを、実施例４と同様に、約２０００Å塗布（２
２）し、４００℃で焼成を行った。次に、ＳＯＧ膜をエ
ッチングバックして、ベース窓部で５００〜０Åの膜厚
になるように調整を行った（図７）。続いて、Ｇｅ+ イ
オンを１８０ｋｅＶ、５×１０16ｃｍ-2の条件でＧｅの
イオン注入を行った。
【００４３】実施例５のようにして、得られた横型バイ
ポーラトランジスタのｆT は１０ＧＨｚとなり、従来の
横型バイポーラトランジスタよりも約５倍高速で動作さ
せることが可能となった。
ポーラトランジスタのｆT は１０ＧＨｚとなり、従来の
横型バイポーラトランジスタよりも約５倍高速で動作さ
せることが可能となった。
【００４４】（実施例６）実施例１と同様に、Ｓｉ−Ｇ
ｅ系のベース領域を作成した後、図８に示すようにエミ
ッタ部のＳｉ単結晶部を除去し、ｎ+ポリシリコン２３
をＬＰＣＶＤ法等で堆積させた。その際、Ｓｉ単結晶部
とポリシリコン界面に酸化膜２４（ＳｉＯ2 ）が８Å生
成していた。他の符号は前実施例と同様である。
ｅ系のベース領域を作成した後、図８に示すようにエミ
ッタ部のＳｉ単結晶部を除去し、ｎ+ポリシリコン２３
をＬＰＣＶＤ法等で堆積させた。その際、Ｓｉ単結晶部
とポリシリコン界面に酸化膜２４（ＳｉＯ2 ）が８Å生
成していた。他の符号は前実施例と同様である。
【００４５】図８のような構造のバイポーラトランジス
タの場合、さらに電流増幅率（ｈFE）が１０，０００を
越え、ｆT も１２ＧＨｚの高速特性が達成できた。即
ち、ポリシリコンのエミッタを用いることにより、ベー
ス電流を低くおさえることができｈFEを大きくすること
ができる。エミッタのポリシリコン中の不純物を活性化
させる際、酸化膜２４がないとエミッタが結晶成長して
しまうため、ｈFEを大きくする効果が消失してしまい実
施例１と同程度になってしまう。この酸化膜はベース・
エミッタ接合部に作成しても良い。
タの場合、さらに電流増幅率（ｈFE）が１０，０００を
越え、ｆT も１２ＧＨｚの高速特性が達成できた。即
ち、ポリシリコンのエミッタを用いることにより、ベー
ス電流を低くおさえることができｈFEを大きくすること
ができる。エミッタのポリシリコン中の不純物を活性化
させる際、酸化膜２４がないとエミッタが結晶成長して
しまうため、ｈFEを大きくする効果が消失してしまい実
施例１と同程度になってしまう。この酸化膜はベース・
エミッタ接合部に作成しても良い。
【００４６】（実施例７）図９は、実施例６の利点を生
かし、さらに実施例２と同様にベース上にゲート電極を
持ち電位をコントロールできるようにしたデバイスの例
である。符号は前実施例と同様である。実施例２より
も、ｆT を向上させることができる。これは、エミッタ
濃度を減らすことができるため、ＣEBを小さくできるか
らである。
かし、さらに実施例２と同様にベース上にゲート電極を
持ち電位をコントロールできるようにしたデバイスの例
である。符号は前実施例と同様である。実施例２より
も、ｆT を向上させることができる。これは、エミッタ
濃度を減らすことができるため、ＣEBを小さくできるか
らである。
【００４７】
【発明の効果】以上説明したように、本発明によれば、
ベース領域のゲルマニウム濃度をエミッタ側で小さく、
コレクタ側で大きくなるようにして、イオン注入により
形成することにより、高速でかつ電流増幅率の大きい横
型バイポーラトランジスタを実現することができる。
ベース領域のゲルマニウム濃度をエミッタ側で小さく、
コレクタ側で大きくなるようにして、イオン注入により
形成することにより、高速でかつ電流増幅率の大きい横
型バイポーラトランジスタを実現することができる。
【図１】本発明実施例の断面構成図。
【図２】（ａ）は、トランジスタのエミッタ、ベース、
コレクタ間のバンド図。（ｂ）は、図１のＢ−Ｂ′間の
トランジスタのベース領域、ベース電極間のバンド図。
コレクタ間のバンド図。（ｂ）は、図１のＢ−Ｂ′間の
トランジスタのベース領域、ベース電極間のバンド図。
【図３】（ａ）、（ｂ）は、第１の実施例の作成方法を
示す図。（ｃ）は、Ｇｅの濃度を示す図。
示す図。（ｃ）は、Ｇｅの濃度を示す図。
【図４】（ａ）は、第２の実施例の断面構成図。（ｂ）
は、第２の実施例の平面構成図。（ｃ）は、ベース電極
を通してベース領域に電圧をかけたときのコレクタ電流
ＩCとベース電流ＩBを示す図。
は、第２の実施例の平面構成図。（ｃ）は、ベース電極
を通してベース領域に電圧をかけたときのコレクタ電流
ＩCとベース電流ＩBを示す図。
【図５】第３の実施例の作成方法を示す図。
【図６】第４の実施例の作成方法を示す図。
【図７】第５の実施例の作成方法を示す図。
【図８】第６の実施例の断面構成図。
【図９】第７の実施例の断面構成図。
【図１０】第１の従来例の断面構成図。
【図１１】第２の従来例の断面構成図。
１２ ベース部 １８ ＳｉＧｅ領域 １９ ｐ+ ポリシリコンゲート電極 ２１ レジスト ２２ ＳＯＧ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/331 H01L 21/20 H01L 21/84 H01L 29/205 H01L 29/73
Claims (6)
- 【請求項１】 基板上に該基板の面と実質的に平行に、
エミッタ領域、ベース領域、コレクタ領域が形成される
とともに、前記ベース領域に対して絶縁膜を介して該ベ
ース領域の電位を制御するためのゲート電極が設けられ
た半導体装置において、 前記ベース領域の禁制帯幅が、エミッタ側からコレクタ
側にかけて、小さくなくように、前記ベース領域をＳｉ
Ｇｅ混晶で形成し、Ｇｅ原子のＳｉ原子に対する混晶比
を前記エミッタ側から前記コレクタ側にかけて増大させ
たことを特徴とする半導体装置。 - 【請求項２】 前記ベース領域と前記エミッタ領域との
間に絶縁膜が介在している請求項１に記載の半導体装
置。 - 【請求項３】 基板上に該基板の面と実質的に平行に、
エミッタ領域、ベース領域、コレクタ領域が形成された
半導体装置において、 前記ベース領域の禁制帯幅が、エミッタ側からコレクタ
側にかけて、小さくなくように、前記ベース領域をＳｉ
Ｇｅ混晶で形成し、Ｇｅ原子のＳｉ原子に対する混晶比
を前記エミッタ側から前記コレクタ側にかけて増大させ
るとともに、 前記エミッタ領域中に絶縁膜を形成したことを特徴とす
る半導体装置。 - 【請求項４】 空間的に混晶比の違うＳｉＧｅ混晶半導
体を用いて構成した半導体装置の製造方法において、 イオン注入マスクを用いて、Ｓｉ領域にＧｅイオンを斜
めの方向からイオン注入することで前記ＳｉＧｅ混晶半
導体からなる領域を形成することを特徴とする半導体装
置の製造方法。 - 【請求項５】 空間的に混晶比の違うＳｉＧｅ混晶半導
体を用いて構成した半導体装置の製造方法において、 膜厚に傾斜をもたせたバッファ膜を介して、Ｓｉ領域に
Ｇｅイオン注入を行うことを特徴とする半導体装置の製
造方法。 - 【請求項６】 基板上に該基板の面と実質的に平行に、
エミッタ領域、ベース領域、コレクタ領域が形成された
半導体装置において、 前記ベース領域の禁制帯幅が、エミッタ側からコレクタ
側にかけて、小さくなくように、前記ベース領域をＳｉ
Ｇｅ混晶で形成し、Ｇｅ原子のＳｉ原子に対する混晶比
を前記エミッタ側から前記コレクタ側にかけて増大させ
るとともに、 前記ベース領域にポリシリコンからなるベース電極を接
続したことを特徴とする半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29818993A JP3320175B2 (ja) | 1993-11-29 | 1993-11-29 | 半導体装置およびその製造方法 |
| EP94103993A EP0616370B1 (en) | 1993-03-16 | 1994-03-15 | Semiconductor device comprising a lateral bipolar transistor including SiGe and method of manufacturing the same |
| DE69433828T DE69433828T2 (de) | 1993-03-16 | 1994-03-15 | Halbleiteranordnung mit einem lateralen Bipolartransistor, welcher SiGe enthält, und Verfahren zu deren Herstellung |
| US08/840,897 US6246104B1 (en) | 1993-03-16 | 1997-04-17 | Semiconductor device and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29818993A JP3320175B2 (ja) | 1993-11-29 | 1993-11-29 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07153776A JPH07153776A (ja) | 1995-06-16 |
| JP3320175B2 true JP3320175B2 (ja) | 2002-09-03 |
Family
ID=17856376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29818993A Expired - Fee Related JP3320175B2 (ja) | 1993-03-16 | 1993-11-29 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3320175B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7534680B2 (en) | 2003-11-19 | 2009-05-19 | Electronics And Telecommunications Research Institute | Bipolar transistor, BiCMOS device, and method for fabricating thereof |
-
1993
- 1993-11-29 JP JP29818993A patent/JP3320175B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07153776A (ja) | 1995-06-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3701873B2 (ja) | ヘテロ接合バイポーラ・トランジスタの作製方法 | |
| JP2951629B2 (ja) | Ｓｉ／ＳｉＧｅ接合型電界効果トランジスタ及びその製法 | |
| US5523606A (en) | BiCMOS semiconductor device having SiGe heterojunction and Si homo-junction transistors | |
| EP0616370B1 (en) | Semiconductor device comprising a lateral bipolar transistor including SiGe and method of manufacturing the same | |
| US4672414A (en) | Planar heterojunction bipolar device and method | |
| JPH05182980A (ja) | ヘテロ接合バイポーラトランジスタ | |
| US5641691A (en) | Method for fabricating complementary vertical bipolar junction transistors in silicon-on-sapphire | |
| JP2001338930A (ja) | 半導体装置および半導体製造方法 | |
| JP3645390B2 (ja) | 半導体装置およびその製造方法 | |
| JP3320175B2 (ja) | 半導体装置およびその製造方法 | |
| JP3238228B2 (ja) | 半導体装置 | |
| US20040135137A1 (en) | Bipolar structure with two base-emitter junctions in the same circuit | |
| JP2002329725A (ja) | ヘテロ接合バイポーラ・トランジスタおよびその製造方法 | |
| JPH0982948A (ja) | 半導体装置および半導体装置の製造方法 | |
| US11195940B2 (en) | High-voltage terahertz strained SiGe/InGaP heterojunction bipolar transistor and preparation method thereof | |
| JP3233690B2 (ja) | バイポーラトランジスタの製法 | |
| JP2770583B2 (ja) | コレクタトップ型ヘテロ接合バイポーラトランジスタの製造方法 | |
| JPH06267971A (ja) | 半導体装置およびその製造方法 | |
| JP2576574B2 (ja) | バイポーラトランジスタ | |
| JP3183468B2 (ja) | ヘテロ接合バイポーラトランジスタおよびその製造方法 | |
| JP2850669B2 (ja) | 半導体装置 | |
| JP3183467B2 (ja) | ヘテロ接合バイポーラトランジスタ | |
| JPH04322432A (ja) | 半導体装置及びその製造方法 | |
| JP3120441B2 (ja) | 半導体装置およびその製造方法 | |
| JP2586386B2 (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020604 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080621 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090621 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |