JP2951629B2 - Ｓｉ／ＳｉＧｅ接合型電界効果トランジスタ及びその製法 - Google Patents
Ｓｉ／ＳｉＧｅ接合型電界効果トランジスタ及びその製法Info
- Publication number
- JP2951629B2 JP2951629B2 JP10018365A JP1836598A JP2951629B2 JP 2951629 B2 JP2951629 B2 JP 2951629B2 JP 10018365 A JP10018365 A JP 10018365A JP 1836598 A JP1836598 A JP 1836598A JP 2951629 B2 JP2951629 B2 JP 2951629B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor layer
- type
- effect transistor
- field effect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000005669 field effect Effects 0.000 title claims description 33
- 229910000577 Silicon-germanium Inorganic materials 0.000 title description 21
- 238000004519 manufacturing process Methods 0.000 title description 9
- 239000004065 semiconductor Substances 0.000 claims description 48
- 239000003989 dielectric material Substances 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 8
- 239000000969 carrier Substances 0.000 claims description 7
- 230000005684 electric field Effects 0.000 claims description 6
- 238000000034 method Methods 0.000 claims description 5
- 238000004891 communication Methods 0.000 claims description 4
- 230000007423 decrease Effects 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 230000000694 effects Effects 0.000 description 6
- 239000012212 insulator Substances 0.000 description 5
- 238000005530 etching Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 238000000038 ultrahigh vacuum chemical vapour deposition Methods 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000037230 mobility Effects 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000006911 nucleation Effects 0.000 description 1
- 238000010899 nucleation Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000005245 sintering Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66893—Unipolar field-effect transistors with a PN junction gate, i.e. JFET
- H01L29/66916—Unipolar field-effect transistors with a PN junction gate, i.e. JFET with a PN heterojunction gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1058—Channel region of field-effect devices of field-effect transistors with PN junction gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
- H01L29/8083—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
- H01L29/8086—Thin film JFET's
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/936—Graded energy gap
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Junction Field-Effect Transistors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Bipolar Transistors (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は結合型電界効果トラ
ンジスタに関するものであり、特に移動度を増大させる
ためのひずみを与え、キャリアをチャネルに加速するた
めに、チャネルのソース端に電界を誘導する勾配を持
つ、ＳｉＧｅの合金を有する垂直チャネルを有する結合
型電界効果トランジスタに関するものである。
ンジスタに関するものであり、特に移動度を増大させる
ためのひずみを与え、キャリアをチャネルに加速するた
めに、チャネルのソース端に電界を誘導する勾配を持
つ、ＳｉＧｅの合金を有する垂直チャネルを有する結合
型電界効果トランジスタに関するものである。
【０００２】
【従来の技術】標準の金属酸化物シリコン（ＭＯＳ）技
術で、電界効果トランジスタの速度を増大させること
は、通常装置の寸法を縮小することにより行われる。し
かし、トランジスタのゲート長を０．１μｍまたはそれ
以下にした場合、各種のパラメータを比例させることが
できないため、これには限度がある。短チャネル効果が
非常に重要となり、また、チャネルのソース端で低速で
キャリア（電子）を移動させる慣性効果も非常に重要と
なる。
術で、電界効果トランジスタの速度を増大させること
は、通常装置の寸法を縮小することにより行われる。し
かし、トランジスタのゲート長を０．１μｍまたはそれ
以下にした場合、各種のパラメータを比例させることが
できないため、これには限度がある。短チャネル効果が
非常に重要となり、また、チャネルのソース端で低速で
キャリア（電子）を移動させる慣性効果も非常に重要と
なる。
【０００３】チャネルとして機能するシリコン・ゲルマ
ニウム層を有する電界効果トランジスタが、米国特許第
５０１９８８２号明細書に記載されている。
ニウム層を有する電界効果トランジスタが、米国特許第
５０１９８８２号明細書に記載されている。
【０００４】バイポーラ装置で、キャリアの加速を増大
する勾配を持つＳｉＧｅの領域が、米国特許第４９５１
１１５号および第５３５９９１２号明細書に開示されて
いる。
する勾配を持つＳｉＧｅの領域が、米国特許第４９５１
１１５号および第５３５９９１２号明細書に開示されて
いる。
【０００５】勾配を持たせたＳｉＧｅならびにひずみを
持たせたＳｉおよびＳｉＧｅの層が、ＭＯＳＦＥＴ装置
におけるキャリアの移動度を増大させることが、たとえ
ば米国特許第５５３４７１３号明細書に開示されてい
る。
持たせたＳｉおよびＳｉＧｅの層が、ＭＯＳＦＥＴ装置
におけるキャリアの移動度を増大させることが、たとえ
ば米国特許第５５３４７１３号明細書に開示されてい
る。
【０００６】最適化されたバイポーラ動作モードを有す
る進歩した垂直ＪＦＥＴ構造が、米国特許第５３６７１
８４号明細書に記載されている。バイポーラ動作を強化
するため、ＳｉＧｅの薄層を設けて、ｎチャネル中の価
電子帯の不連続性を与えている。この薄層は、ゲート領
域からチャネル領域に延び、ゲート（ベース）領域から
の少数キャリア（ホール）を射出させる。ＳｉＧｅの薄
層は、垂直ＪＦＥＴ動作には不必要である。
る進歩した垂直ＪＦＥＴ構造が、米国特許第５３６７１
８４号明細書に記載されている。バイポーラ動作を強化
するため、ＳｉＧｅの薄層を設けて、ｎチャネル中の価
電子帯の不連続性を与えている。この薄層は、ゲート領
域からチャネル領域に延び、ゲート（ベース）領域から
の少数キャリア（ホール）を射出させる。ＳｉＧｅの薄
層は、垂直ＪＦＥＴ動作には不必要である。
【０００７】
【発明が解決しようとする課題】本発明の一目的は、人
工衛星、無線広域ネットワーク、および通信機器で、マ
イクロ波およびミリメートル波の周波数帯で動作でき
る、シリコン技術に基づく、０．１μｍまたはそれ以下
のチャネル長を持つ大規模集積回路（ＬＳＩ）に適した
接合型電界効果トランジスタを提供することにある。
工衛星、無線広域ネットワーク、および通信機器で、マ
イクロ波およびミリメートル波の周波数帯で動作でき
る、シリコン技術に基づく、０．１μｍまたはそれ以下
のチャネル長を持つ大規模集積回路（ＬＳＩ）に適した
接合型電界効果トランジスタを提供することにある。
【０００８】本発明の他の目的は、ゲートがソースと自
己整合する接合型電界効果トランジスタ構造を提供する
ことにある。
己整合する接合型電界効果トランジスタ構造を提供する
ことにある。
【０００９】本発明の他の目的は、短チャネル効果また
は慣性効果を生じることなく、容易にゲート長を０．１
μｍ未満にまで縮小することのできる接合型電界効果ト
ランジスタ構造を提供することにある。
は慣性効果を生じることなく、容易にゲート長を０．１
μｍ未満にまで縮小することのできる接合型電界効果ト
ランジスタ構造を提供することにある。
【００１０】本発明の他の目的は、光電子有効質量が垂
直方向の移送に好都合になるように、チャネル自体がひ
ずみを持たせたＳｉＧｅで形成された接合型電界効果ト
ランジスタ構造を提供することにある。
直方向の移送に好都合になるように、チャネル自体がひ
ずみを持たせたＳｉＧｅで形成された接合型電界効果ト
ランジスタ構造を提供することにある。
【００１１】本発明の他の目的は、チャネルのソース側
におけるＳｉＧｅの勾配が、キャリア（電子）と高速で
チャネルに加速または射出する電界を発生させる接合型
電界効果トランジスタ構造を提供することにある。
におけるＳｉＧｅの勾配が、キャリア（電子）と高速で
チャネルに加速または射出する電界を発生させる接合型
電界効果トランジスタ構造を提供することにある。
【００１２】本発明の他の目的は、チャネルのドレイン
側におけるＳｉＧｅの勾配が電界を減少させ、これによ
り装置の破壊電圧および信頼性を増大させ、電流飽和を
改善し、これによりトランジスタの利得を向上させる接
合型電界効果トランジスタ構造を提供することにある。
側におけるＳｉＧｅの勾配が電界を減少させ、これによ
り装置の破壊電圧および信頼性を増大させ、電流飽和を
改善し、これによりトランジスタの利得を向上させる接
合型電界効果トランジスタ構造を提供することにある。
【００１３】本発明の他の目的は、イオン注入およびア
ニーリングを必要とせずに、高度にドーピングしたエピ
タキシャル層を成長させることができるため、ソースお
よびドレインの直列抵抗が極めて低い接合型電界効果ト
ランジスタ構造を提供することにある。
ニーリングを必要とせずに、高度にドーピングしたエピ
タキシャル層を成長させることができるため、ソースお
よびドレインの直列抵抗が極めて低い接合型電界効果ト
ランジスタ構造を提供することにある。
【００１４】本発明の他の目的は、バルク・シリコンお
よび（または）シリコン・オン・インシュレータ（ＳＯ
Ｉ）基板に適した接合型電界効果トランジスタ構造を提
供することにある。
よび（または）シリコン・オン・インシュレータ（ＳＯ
Ｉ）基板に適した接合型電界効果トランジスタ構造を提
供することにある。
【００１５】本発明の他の目的は、高速大規模集積（Ｌ
ＳＩ）論理回路に適した接合型電界効果トランジスタ構
造を提供することにある。
ＳＩ）論理回路に適した接合型電界効果トランジスタ構
造を提供することにある。
【００１６】本発明の他の目的は、超高真空化学蒸着Ｕ
ＨＶ−ＣＶＤによりエピタキシャル層を成長させる場
合、イオン注入または５６０℃を超える高温工程を必要
としない、垂直接合型電界効果トランジスタ構造の製法
を提供することにある。
ＨＶ−ＣＶＤによりエピタキシャル層を成長させる場
合、イオン注入または５６０℃を超える高温工程を必要
としない、垂直接合型電界効果トランジスタ構造の製法
を提供することにある。
【００１７】
【課題を解決するための手段】本発明によれば、第１の
型の第１の半導体層と、第１の半導体層の上に形成され
た、軽度にドーピングした第２の半導体層と、第２の半
導体層の上に形成され、第２の半導体層の一部を露出さ
せる開口を有する第２の型の第３の半導体層と、第３の
半導体層の上に形成され、第３の半導体層の開口と連絡
する開口を有する誘電材料の層と、第３の半導体層の開
口中に形成された、第１の型のＳｉ1-xＧｅxの第４の半
導体層で、ｘが厚さと共に０から０．１まで増大する層
と、第４の半導体層の開口中に形成された、第１の型の
Ｓｉ(1-y)Ｇｅyの第５の半導体層で、ｙがたとえば０．
１５の層と、誘電材料の層の開口中に形成された、第１
の型のＳｉ(1-z)Ｇｅzの第６の半導体層で、ｚが厚さと
共に０．１５から０まで減少する層とを備える、接合型
電界効果トランジスタおよびその製法が提供される。第
１および第２の型の半導体は、それぞれｎ型とｐ型で
も、それぞれｐ型とｎ型でもよい。
型の第１の半導体層と、第１の半導体層の上に形成され
た、軽度にドーピングした第２の半導体層と、第２の半
導体層の上に形成され、第２の半導体層の一部を露出さ
せる開口を有する第２の型の第３の半導体層と、第３の
半導体層の上に形成され、第３の半導体層の開口と連絡
する開口を有する誘電材料の層と、第３の半導体層の開
口中に形成された、第１の型のＳｉ1-xＧｅxの第４の半
導体層で、ｘが厚さと共に０から０．１まで増大する層
と、第４の半導体層の開口中に形成された、第１の型の
Ｓｉ(1-y)Ｇｅyの第５の半導体層で、ｙがたとえば０．
１５の層と、誘電材料の層の開口中に形成された、第１
の型のＳｉ(1-z)Ｇｅzの第６の半導体層で、ｚが厚さと
共に０．１５から０まで減少する層とを備える、接合型
電界効果トランジスタおよびその製法が提供される。第
１および第２の型の半導体は、それぞれｎ型とｐ型で
も、それぞれｐ型とｎ型でもよい。
【００１８】
【発明の実施の形態】図、特に図１ないし図３を参照し
て、垂直接合型電界効果トランジスタ（ＪＦＥＴ）１０
の製造工程を示す。出発基板１２は、二酸化シリコンな
どの絶縁体でも、単結晶シリコン、シリコン・ゲルマニ
ウム、または絶縁体上にシリコンを付着させたものなど
の半導体でもよい。ｐ型にドーピングしたシリコンまた
はシリコン・ゲルマニウムなどの半導体の単結晶層１４
を基板１２上に形成したものでもよい。出発基板１２が
絶縁体である場合は、当業界で周知の酸素イオン注入に
よる分離（ＳＩＭＯＸ）によって、または酸化物コーテ
ィングしたウエーハおよび半導体キャリア基板を接着
し、エッチバックして、シリコン・オン・インシュレー
タ（ＢＥＳＯＩ）を形成して、層１４を形成することが
できる。層１４は、高度にｎ＋型にドーピングして、図
３に示すようにＪＦＥＴ１０のドレイン電極１５を形成
することができる。
て、垂直接合型電界効果トランジスタ（ＪＦＥＴ）１０
の製造工程を示す。出発基板１２は、二酸化シリコンな
どの絶縁体でも、単結晶シリコン、シリコン・ゲルマニ
ウム、または絶縁体上にシリコンを付着させたものなど
の半導体でもよい。ｐ型にドーピングしたシリコンまた
はシリコン・ゲルマニウムなどの半導体の単結晶層１４
を基板１２上に形成したものでもよい。出発基板１２が
絶縁体である場合は、当業界で周知の酸素イオン注入に
よる分離（ＳＩＭＯＸ）によって、または酸化物コーテ
ィングしたウエーハおよび半導体キャリア基板を接着
し、エッチバックして、シリコン・オン・インシュレー
タ（ＢＥＳＯＩ）を形成して、層１４を形成することが
できる。層１４は、高度にｎ＋型にドーピングして、図
３に示すようにＪＦＥＴ１０のドレイン電極１５を形成
することができる。
【００１９】エピタキシャル層１６を層１４上に形成す
る。エピタキシャル層１６は、ｎ−型にドーピングし
て、後にエピタキシャル成長により層１６の上に形成す
るゲート層１８へのキャパシタンスを減少させることが
できる。ゲート層１８は、たとえばｐ＋型にドーピング
したＳｉまたはＳｉＧｅで、厚さは３０ないし１００ｎ
ｍである。次に、酸化シリコンなどの誘電体の層２０を
層１８の上に形成する。この層は後で上に形成するソー
ス電極２１へのキャパシタンスを減少させる機能を有す
る。
る。エピタキシャル層１６は、ｎ−型にドーピングし
て、後にエピタキシャル成長により層１６の上に形成す
るゲート層１８へのキャパシタンスを減少させることが
できる。ゲート層１８は、たとえばｐ＋型にドーピング
したＳｉまたはＳｉＧｅで、厚さは３０ないし１００ｎ
ｍである。次に、酸化シリコンなどの誘電体の層２０を
層１８の上に形成する。この層は後で上に形成するソー
ス電極２１へのキャパシタンスを減少させる機能を有す
る。
【００２０】ＳｉおよびＳｉＧｅのエピタキシャル層の
成長温度は、５００ないし５６０℃の範囲で、これは米
国特許第５２９８４５２号明細書に記載されたように、
超高真空化学蒸着（ＵＨＶ−ＣＶＤ）を使用した場合、
ＪＦＥＴ１０を製造するために必要な最高温度である。
しかし、エピタキシャル層はＵＨＶ−ＣＶＤに特定され
るものではなく、低圧エピタキシ（ＬＰＥ）により７０
０ないし８００℃の範囲の温度で成長させることもでき
る。
成長温度は、５００ないし５６０℃の範囲で、これは米
国特許第５２９８４５２号明細書に記載されたように、
超高真空化学蒸着（ＵＨＶ−ＣＶＤ）を使用した場合、
ＪＦＥＴ１０を製造するために必要な最高温度である。
しかし、エピタキシャル層はＵＨＶ−ＣＶＤに特定され
るものではなく、低圧エピタキシ（ＬＰＥ）により７０
０ないし８００℃の範囲の温度で成長させることもでき
る。
【００２１】次に、たとえば１×１μｍの窓２４を、た
とえばエッチングにより層２０に形成する。次に、窓２
４を層１６で選択的に終結する反応性イオン・エッチン
グ（ＲＩＥ）などによりゲート層１８を貫通させる。層
１８がＳｉＧｅの合金で、層１６がＳｉである場合は、
ＲＩＥ中の屈折率の変化を利用して、層１６が露出した
時にエッチングを停止させることができる。窓２４の上
面図を図４に示す。
とえばエッチングにより層２０に形成する。次に、窓２
４を層１６で選択的に終結する反応性イオン・エッチン
グ（ＲＩＥ）などによりゲート層１８を貫通させる。層
１８がＳｉＧｅの合金で、層１６がＳｉである場合は、
ＲＩＥ中の屈折率の変化を利用して、層１６が露出した
時にエッチングを停止させることができる。窓２４の上
面図を図４に示す。
【００２２】米国特許第５３９５７６９号明細書には、
適切な深さでエッチングを停止させるのに利用できるシ
リコンのエッチング深さの制御法が記載されている。
適切な深さでエッチングを停止させるのに利用できるシ
リコンのエッチング深さの制御法が記載されている。
【００２３】次に、ＳｉＧｅの勾配を持たせたエピタキ
シャル層３０を、層１６の窓２４中に成長させる。Ｓｉ
(1-x)Ｇｅxの勾配を持たせた層３０は、ｎ−型にドーピ
ングしてもよく、ｘは層１６で０とし、層の厚さととも
に変化させて、上面３１で約０．１とする。次に、層１
６の上にＳｉ1-yＧｅyのエピタキシャル層３４を成長さ
せ、ｙを約０．１５の一定にする。層３４は、ＪＦＥＴ
１０のチャネル３６の中央部を形成する。次に、層３４
の上面３７にＳｉ(1-z)Ｇｅzの勾配を持たせたエピタキ
シャル層３８を成長させ、ｚは表面３７で約０．１５と
し、層の厚さとともに変化させて、層３８の上面３９で
０とする。
シャル層３０を、層１６の窓２４中に成長させる。Ｓｉ
(1-x)Ｇｅxの勾配を持たせた層３０は、ｎ−型にドーピ
ングしてもよく、ｘは層１６で０とし、層の厚さととも
に変化させて、上面３１で約０．１とする。次に、層１
６の上にＳｉ1-yＧｅyのエピタキシャル層３４を成長さ
せ、ｙを約０．１５の一定にする。層３４は、ＪＦＥＴ
１０のチャネル３６の中央部を形成する。次に、層３４
の上面３７にＳｉ(1-z)Ｇｅzの勾配を持たせたエピタキ
シャル層３８を成長させ、ｚは表面３７で約０．１５と
し、層の厚さとともに変化させて、層３８の上面３９で
０とする。
【００２４】層３０および３８のＧｅ濃度勾配と、層３
４のＧｅ濃度の選択は、層１４および１６に関する格子
の不一致よって決まる。ＪＦＥＴ１０に必要な層３０、
３４、および３８の厚さに関連する濃度勾配により、完
全にひずみを持つ層３０、３４、および３８が得られ、
ひずみを緩和させる転移を生じることはない。
４のＧｅ濃度の選択は、層１４および１６に関する格子
の不一致よって決まる。ＪＦＥＴ１０に必要な層３０、
３４、および３８の厚さに関連する濃度勾配により、完
全にひずみを持つ層３０、３４、および３８が得られ、
ひずみを緩和させる転移を生じることはない。
【００２５】第１の型がｐ型で、第２の型がｎ型の場
合、チャネル３６はｐ型となる。層３０および３８はこ
の場合も、同様に勾配を持つことが必要である。ひずみ
はすべての方向に生じる。本明細書では、圧縮の語は、
下層の格子定数に合わせるために平面の格子定数を圧縮
しなければならないように、小さい格子の上にこれより
大きい格子を成長させることを意味する。しかしこのよ
うにすることにより、平面の圧縮ひずみを持つ上面に成
長させた層の格子は、垂直方向（図６の矢印５０により
示された電流の流れる方向）では引っ張りひずみを有す
る。
合、チャネル３６はｐ型となる。層３０および３８はこ
の場合も、同様に勾配を持つことが必要である。ひずみ
はすべての方向に生じる。本明細書では、圧縮の語は、
下層の格子定数に合わせるために平面の格子定数を圧縮
しなければならないように、小さい格子の上にこれより
大きい格子を成長させることを意味する。しかしこのよ
うにすることにより、平面の圧縮ひずみを持つ上面に成
長させた層の格子は、垂直方向（図６の矢印５０により
示された電流の流れる方向）では引っ張りひずみを有す
る。
【００２６】層３０、３４、および３８のエピタキシャ
ル付着または成長は、層３０、３４、および３８に対し
て優先的または選択的で、酸化シリコンなどの誘電層２
０に核形成は起こらない。マスキング層に適した他の酸
化物は、米国特許第５４２７６３０号明細書に記載され
ている。
ル付着または成長は、層３０、３４、および３８に対し
て優先的または選択的で、酸化シリコンなどの誘電層２
０に核形成は起こらない。マスキング層に適した他の酸
化物は、米国特許第５４２７６３０号明細書に記載され
ている。
【００２７】次に、Ｓｉなどの導電性材料の層４４を、
層３８の上、および誘電層２０の上に付着させ、後で図
３、図５、および図６に示すようにパターン形成する。
層４４は、高度にｎ＋＋型にドーピングすることがで
き、ＪＦＥＴ１０のソース電極２１となる機能を有す
る。
層３８の上、および誘電層２０の上に付着させ、後で図
３、図５、および図６に示すようにパターン形成する。
層４４は、高度にｎ＋＋型にドーピングすることがで
き、ＪＦＥＴ１０のソース電極２１となる機能を有す
る。
【００２８】底部層１４および上部層４４は、それぞれ
ＪＦＥＴ１０のドレイン電極１５およびソース電極２１
を構成する。ｐ型層１８は、ＪＦＥＴ１０のゲート電極
１９を構成し、四方すべてから導電性チャネル３６を完
全に包囲する。このように、ゲート電極１９は電荷キャ
リアを完全に制御するため、短チャネル効果が発生する
ことができない。チャネル３６のすべての側にあるゲー
ト電極１９により、ＪＦＥＴ１０の変調効率が最適化さ
れる。しかし、ＪＦＥＴ１０はチャネル３６の二方のゲ
ート電極１９により動作する。
ＪＦＥＴ１０のドレイン電極１５およびソース電極２１
を構成する。ｐ型層１８は、ＪＦＥＴ１０のゲート電極
１９を構成し、四方すべてから導電性チャネル３６を完
全に包囲する。このように、ゲート電極１９は電荷キャ
リアを完全に制御するため、短チャネル効果が発生する
ことができない。チャネル３６のすべての側にあるゲー
ト電極１９により、ＪＦＥＴ１０の変調効率が最適化さ
れる。しかし、ＪＦＥＴ１０はチャネル３６の二方のゲ
ート電極１９により動作する。
【００２９】ＳｉＧｅ層３８中のＧｅの勾配ｚとＧｅ含
有量の選択ｙは、チャネル３６のソース側に電界が誘導
されるように選択し、これがすでに高速の電子を加速
し、チャネル３６に衝突させ、したがって慣性効果の問
題を回避する。チャネル３６自体は、光電子有効質量の
図６の矢印５０により示される垂直方向の移送に好都合
であるように、ひずみを持たせたＳｉＧｅで形成する。
チャネル３６のドレイン側のＳｉＧｅ層３０中のＧｅの
勾配ｘが電界を減少させ、したがって装置の破壊電圧お
よび信頼性を増大させ、電流飽和を改善し、これにより
トランジスタの利得を向上させる。ＪＦＥＴ１０の製造
および動作で、ソース側のみ、またはドレイン側にのみ
部分勾配を持たせることも可能である。
有量の選択ｙは、チャネル３６のソース側に電界が誘導
されるように選択し、これがすでに高速の電子を加速
し、チャネル３６に衝突させ、したがって慣性効果の問
題を回避する。チャネル３６自体は、光電子有効質量の
図６の矢印５０により示される垂直方向の移送に好都合
であるように、ひずみを持たせたＳｉＧｅで形成する。
チャネル３６のドレイン側のＳｉＧｅ層３０中のＧｅの
勾配ｘが電界を減少させ、したがって装置の破壊電圧お
よび信頼性を増大させ、電流飽和を改善し、これにより
トランジスタの利得を向上させる。ＪＦＥＴ１０の製造
および動作で、ソース側のみ、またはドレイン側にのみ
部分勾配を持たせることも可能である。
【００３０】ゲート長はｐ型層１８の厚さにより決まる
ため、層１８の厚さは０．１μｍすなわち１００ｎｍな
いし３０ｎｍの範囲で、約１ｎｍの精度で、容易に０．
１μｍ以下の寸法に縮小することができる。
ため、層１８の厚さは０．１μｍすなわち１００ｎｍな
いし３０ｎｍの範囲で、約１ｎｍの精度で、容易に０．
１μｍ以下の寸法に縮小することができる。
【００３１】ｐ型層１８のゲート長または厚さは数ナノ
メートル、たとえば５ｎｍから数百ナノメートルまでと
することができる。３０ないし１００ｎｍの範囲が最適
であることがわかった。これは主として、層１８が薄く
なるにつれて、ｐ型層１８の抵抗が高くなり、したがっ
てリターンすなわちゲートのＲＣ時定数を減少させるこ
とができるためである。５ｎｍ程度の短いゲート長も可
能である。
メートル、たとえば５ｎｍから数百ナノメートルまでと
することができる。３０ないし１００ｎｍの範囲が最適
であることがわかった。これは主として、層１８が薄く
なるにつれて、ｐ型層１８の抵抗が高くなり、したがっ
てリターンすなわちゲートのＲＣ時定数を減少させるこ
とができるためである。５ｎｍ程度の短いゲート長も可
能である。
【００３２】イオン注入およびアニーリングを必要とせ
ずに、高度にドーピングしたエピタキシャル層を成長さ
せることができるため、ソースおよびドレインの直列抵
抗を極めて低くすることができる。たとえばＳＩＭＯＸ
により形成したＳＯＩウエーハの使用、ｐ型層１８の下
に軽度にドーピングしたｎ−層１６の追加、およびｐ型
層１８の上の誘電層２０により、寄生キャパシタンスを
最少にすることができる。ゲートすなわち層１８の下の
ｎ−層１６は、装置への電気的接触を行うために有利で
ある。図３、図６、および図７に示すように、ＪＦＥＴ
１０の固有スイッチング時間は、ゲート長が５０ｎｍの
場合、１ピコ秒未満であると推定される。
ずに、高度にドーピングしたエピタキシャル層を成長さ
せることができるため、ソースおよびドレインの直列抵
抗を極めて低くすることができる。たとえばＳＩＭＯＸ
により形成したＳＯＩウエーハの使用、ｐ型層１８の下
に軽度にドーピングしたｎ−層１６の追加、およびｐ型
層１８の上の誘電層２０により、寄生キャパシタンスを
最少にすることができる。ゲートすなわち層１８の下の
ｎ−層１６は、装置への電気的接触を行うために有利で
ある。図３、図６、および図７に示すように、ＪＦＥＴ
１０の固有スイッチング時間は、ゲート長が５０ｎｍの
場合、１ピコ秒未満であると推定される。
【００３３】図６、図７、および図８を参照すると、誘
電層５２をパターン形成した層４４の上および誘電層２
０の上に形成することができる。ゲート電極１９、ソー
ス電極２１、およびドレイン電極１５を露出させる窓５
３ないし５５を、エッチングにより誘電層５２上に形成
する。金属またはエピタキシャル成長させ、軽度にドー
ピングしたポリシリコンまたはＳｉ／ＳｉＧｅを付着さ
せ、図７および図８に示す相互接続５６ないし５８とし
てパターン形成することができる。相互接続５６ないし
５８が金属の場合、シリコンへの接触は、４００℃で１
ないし５分間金属焼結することにより形成することがで
きる。ゲート電極１９およびドレイン電極１５も、それ
ぞれ高度にドーピングしたｎ型層１４およびｐ型層１８
を、反応性イオン・エッチングにより画定した相互接続
として使用することができる。ＪＦＥＴ１０は、高周
波、マイクロ波、およびミリメートル波増幅回路にも、
高速ＬＳＩ論理回路にも使用することができる。
電層５２をパターン形成した層４４の上および誘電層２
０の上に形成することができる。ゲート電極１９、ソー
ス電極２１、およびドレイン電極１５を露出させる窓５
３ないし５５を、エッチングにより誘電層５２上に形成
する。金属またはエピタキシャル成長させ、軽度にドー
ピングしたポリシリコンまたはＳｉ／ＳｉＧｅを付着さ
せ、図７および図８に示す相互接続５６ないし５８とし
てパターン形成することができる。相互接続５６ないし
５８が金属の場合、シリコンへの接触は、４００℃で１
ないし５分間金属焼結することにより形成することがで
きる。ゲート電極１９およびドレイン電極１５も、それ
ぞれ高度にドーピングしたｎ型層１４およびｐ型層１８
を、反応性イオン・エッチングにより画定した相互接続
として使用することができる。ＪＦＥＴ１０は、高周
波、マイクロ波、およびミリメートル波増幅回路にも、
高速ＬＳＩ論理回路にも使用することができる。
【００３４】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３５】
【図１】本発明の１実施例の製造工程を示す断面図であ
る。
る。
【図２】本発明の１実施例の製造工程を示す断面図であ
る。
る。
【図３】本発明の１実施例の製造工程を示す断面図であ
る。
る。
【図４】図２の上面図である。
【図５】図３の上面図である。
【図６】図３の一部を示す拡大断面図である。
【図７】図３の実施例に、電極接点を追加したものの断
面の立体図である。
面の立体図である。
【図８】図７の上面図である。
１０ 接合型電解効果トランジスタ １２ 基板 １４、１５ 半導体層 １６ エピタキシャル層 １８、１９ ゲート層 ２０ 誘電材料層 ２１ ソース電極 ２４ 窓 ３０ エピタキシャル勾配層 ３１ 上面 ３４ エピタキシャル層 ３６ チャネル ３７ 表面 ３８ エピタキシャル勾配層 ３９ 上面 ４４ 導電材料層 ５０ 矢印 ５２ 誘電材料層 ５３ 窓 ５４ 窓 ５５ 窓 ５６ 相互接続 ５７ 相互接続 ５８ 相互接続
───────────────────────────────────────────────────── フロントページの続き (72)発明者 バーナード・エス・マイヤーソン アメリカ合衆国10598 ニューヨーク州 ヨークタウン・ハイツ ウェリントン・ コート 80 (56)参考文献 特開 昭62−45183（ＪＰ，Ａ) 特開 昭62−232969（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/337 - 21/338 H01L 27/095 - 27/098 H01L 29/775 - 29/778 H01L 29/80 - 29/812
Claims (15)
- 【請求項１】第１の型の第１の半導体層と、 上記第１の半導体層の上に形成された、軽度にドーピン
グした第２の半導体層と、 上記第２の半導体層の上に形成され、上記第２の半導体
層の一部を露出させる開口を有する第２の型の第３の半
導体層と、 上記第３の半導体層の上に形成され、上記第３の半導体
層の上記開口と連絡する開口を有する誘電材料の層と、 上記第３の半導体層の上記開口中に形成された、第１の
型のＳｉ1-xＧｅxの第４の半導体層で、ｘが厚さと共に
増大する層と、 上記第３の半導体層の上記開口中に形成された、第１の
型のＳｉ1-yＧｅyの第５の半導体層で、ｙが厚さ全体で
ほぼ一定の層と、 上記誘電材料の層の上記開口中に形成された、第１の型
のＳｉ1-zＧｅzの第６の半導体層で、ｚが厚さと共に減
少する層を備える、 接合型電界効果トランジスタ。 - 【請求項２】上記第１の半導体層の下に、絶縁基板をさ
らに有することを特徴とする請求項１に記載の接合型電
界効果トランジスタ。 - 【請求項３】上記誘電材料の層と、上記第６の半導体層
の上に形成された、第１の型のＳｉ層をさらに有するこ
とを特徴とする請求項１に記載の接合型電界効果トラン
ジスタ。 - 【請求項４】上記第１の型がｎ型であり、上記第２の型
がｐ型であることを特徴とする請求項１に記載の接合型
電界効果トランジスタ。 - 【請求項５】上記第１の型がｐ型であり、上記第２の型
がｎ型であることを特徴とする請求項１に記載の接合型
電界効果トランジスタ。 - 【請求項６】上記第３の層が、所定の厚さを有し、ゲー
ト電極を形成することを特徴とする請求項１に記載の接
合型電界効果トランジスタ。 - 【請求項７】上記厚さが３０ないし１００ｎｍの範囲で
あることを特徴とする請求項６に記載の接合型電界効果
トランジスタ。 - 【請求項８】上記第３の層の厚さが、上記トランジスタ
のチャネル長を決定することを特徴とする請求項６に記
載の接合型電界効果トランジスタ。 - 【請求項９】上記第５の層が、光電子有効質量の移送が
上記第５の層から上記第３の層への垂直向の移送に好都
合であるように、ひずみを持っていることを特徴とする
請求項１に記載の接合型電界効果トランジスタ。 - 【請求項１０】上記第６の層が勾配があり、これによ
り、キャリアを加速し、キャリアを高速で上記第５の層
に衝突させる電界を誘導することを特徴とする請求項１
に記載の接合型電界効果トランジスタ。 - 【請求項１１】上記開口中の上記第５の層が、上記第３
の半導体層と上記誘電材料の層との界面の上に延びるこ
とを特徴とする請求項１に記載の接合型電界効果トラン
ジスタ。 - 【請求項１２】ｘが約０から約０．１へ増大することを
特徴とする請求項１に記載の接合型電界効果トランジス
タ。 - 【請求項１３】ｙが約０．１ないし約０．３の範囲であ
ることを特徴とする請求項１に記載の接合型電界効果ト
ランジスタ。 - 【請求項１４】ｚが約０．１５から約０へ減少すること
を特徴とする請求項１に記載の接合型電界効果トランジ
スタ。 - 【請求項１５】第１の型の第１の半導体層を形成する工
程と、 上記第１の半導体層の上に軽度にドーピングした第２の
半導体層を形成する工程と、 上記第２の半導体層の上に上記第２の半導体層の一部を
露出させる開口を有する第２の型の第３の半導体層を形
成する工程と、 上記第３の半導体層の上に上記第３の半導体層の上記開
口と連絡する開口を有する誘電材料の層を形成する工程
と、 上記第３の半導体層の上記開口中に、第１の型のＳｉ
1-xＧｅxの第４の半導体層で、ｘが厚さと共に増大する
層を形成する工程と、 上記第３の半導体層の上記開口中に、第１の型のＳｉ
1-yＧｅyの第５の半導体層で、ｙが厚さ全体でほぼ一定
の層を形成する工程と、 上記誘電材料の層の上記開口中に、第１の型のＳｉ1-z
Ｇｅzの第６の半導体層で、ｚが厚さと共に減少する層
を形成する工程とを含む、 接合型電解効果トランジスタの製法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/803033 | 1997-02-19 | ||
| US08/803,033 US5714777A (en) | 1997-02-19 | 1997-02-19 | Si/SiGe vertical junction field effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10242478A JPH10242478A (ja) | 1998-09-11 |
| JP2951629B2 true JP2951629B2 (ja) | 1999-09-20 |
Family
ID=25185391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10018365A Expired - Lifetime JP2951629B2 (ja) | 1997-02-19 | 1998-01-30 | Ｓｉ／ＳｉＧｅ接合型電界効果トランジスタ及びその製法 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US5714777A (ja) |
| EP (1) | EP0860884B1 (ja) |
| JP (1) | JP2951629B2 (ja) |
| KR (1) | KR100260687B1 (ja) |
| CN (1) | CN1263161C (ja) |
| DE (1) | DE69838307T2 (ja) |
| ES (1) | ES2289768T3 (ja) |
| MY (1) | MY120718A (ja) |
| TW (1) | TW343365B (ja) |
Families Citing this family (93)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998059365A1 (en) * | 1997-06-24 | 1998-12-30 | Massachusetts Institute Of Technology | CONTROLLING THREADING DISLOCATION DENSITIES IN Ge ON Si USING GRADED GeSi LAYERS AND PLANARIZATION |
| FR2765395B1 (fr) * | 1997-06-30 | 1999-09-03 | Sgs Thomson Microelectronics | Procede de realisation de grille de transistors mos a forte teneur en germanium |
| US7227176B2 (en) | 1998-04-10 | 2007-06-05 | Massachusetts Institute Of Technology | Etch stop layer system |
| US5891792A (en) * | 1998-08-14 | 1999-04-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | ESD device protection structure and process with high tilt angle GE implant |
| US6369438B1 (en) * | 1998-12-24 | 2002-04-09 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
| US6633066B1 (en) * | 2000-01-07 | 2003-10-14 | Samsung Electronics Co., Ltd. | CMOS integrated circuit devices and substrates having unstrained silicon active layers |
| JP2003520444A (ja) * | 2000-01-20 | 2003-07-02 | アンバーウェーブ システムズ コーポレイション | 高温成長を不要とする低貫通転位密度格子不整合エピ層 |
| US6602613B1 (en) | 2000-01-20 | 2003-08-05 | Amberwave Systems Corporation | Heterointegration of materials using deposition and bonding |
| JP2004507084A (ja) | 2000-08-16 | 2004-03-04 | マサチューセッツ インスティテュート オブ テクノロジー | グレーデッドエピタキシャル成長を用いた半導体品の製造プロセス |
| US20020100942A1 (en) * | 2000-12-04 | 2002-08-01 | Fitzgerald Eugene A. | CMOS inverter and integrated circuits utilizing strained silicon surface channel MOSFETs |
| US6649480B2 (en) | 2000-12-04 | 2003-11-18 | Amberwave Systems Corporation | Method of fabricating CMOS inverter and integrated circuits utilizing strained silicon surface channel MOSFETs |
| US6495402B1 (en) | 2001-02-06 | 2002-12-17 | Advanced Micro Devices, Inc. | Semiconductor-on-insulator (SOI) device having source/drain silicon-germanium regions and method of manufacture |
| US6410371B1 (en) | 2001-02-26 | 2002-06-25 | Advanced Micro Devices, Inc. | Method of fabrication of semiconductor-on-insulator (SOI) wafer having a Si/SiGe/Si active layer |
| US6703688B1 (en) * | 2001-03-02 | 2004-03-09 | Amberwave Systems Corporation | Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits |
| US6724008B2 (en) | 2001-03-02 | 2004-04-20 | Amberwave Systems Corporation | Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits |
| US6830976B2 (en) * | 2001-03-02 | 2004-12-14 | Amberwave Systems Corproation | Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits |
| US6723661B2 (en) * | 2001-03-02 | 2004-04-20 | Amberwave Systems Corporation | Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits |
| US6940089B2 (en) | 2001-04-04 | 2005-09-06 | Massachusetts Institute Of Technology | Semiconductor device structure |
| US6770134B2 (en) * | 2001-05-24 | 2004-08-03 | Applied Materials, Inc. | Method for fabricating waveguides |
| US6905542B2 (en) * | 2001-05-24 | 2005-06-14 | Arkadii V. Samoilov | Waveguides such as SiGeC waveguides and method of fabricating the same |
| US6462388B1 (en) * | 2001-07-26 | 2002-10-08 | Hewlett-Packard Company | Isolation of memory cells in cross point arrays |
| US6690040B2 (en) | 2001-09-10 | 2004-02-10 | Agere Systems Inc. | Vertical replacement-gate junction field-effect transistor |
| EP1428262A2 (en) * | 2001-09-21 | 2004-06-16 | Amberwave Systems Corporation | Semiconductor structures employing strained material layers with defined impurity gradients and methods for fabricating same |
| WO2003028106A2 (en) | 2001-09-24 | 2003-04-03 | Amberwave Systems Corporation | Rf circuits including transistors having strained material layers |
| WO2003079415A2 (en) | 2002-03-14 | 2003-09-25 | Amberwave Systems Corporation | Methods for fabricating strained layers on semiconductor substrates |
| JP3925253B2 (ja) * | 2002-03-15 | 2007-06-06 | 住友電気工業株式会社 | 横型接合型電界効果トランジスタおよびその製造方法 |
| KR100460201B1 (ko) * | 2002-04-08 | 2004-12-08 | 한국전자통신연구원 | ＳｉＧｅ/Ｓｉ 이종 접합 전계 효과 트랜지스터 제조용 기판의 형성 방법 |
| US7074623B2 (en) * | 2002-06-07 | 2006-07-11 | Amberwave Systems Corporation | Methods of forming strained-semiconductor-on-insulator finFET device structures |
| US20030227057A1 (en) * | 2002-06-07 | 2003-12-11 | Lochtefeld Anthony J. | Strained-semiconductor-on-insulator device structures |
| US7335545B2 (en) * | 2002-06-07 | 2008-02-26 | Amberwave Systems Corporation | Control of strain in device layers by prevention of relaxation |
| US6995430B2 (en) | 2002-06-07 | 2006-02-07 | Amberwave Systems Corporation | Strained-semiconductor-on-insulator device structures |
| US7615829B2 (en) * | 2002-06-07 | 2009-11-10 | Amberwave Systems Corporation | Elevated source and drain elements for strained-channel heterojuntion field-effect transistors |
| US7307273B2 (en) * | 2002-06-07 | 2007-12-11 | Amberwave Systems Corporation | Control of strain in device layers by selective relaxation |
| US6900521B2 (en) * | 2002-06-10 | 2005-05-31 | Micron Technology, Inc. | Vertical transistors and output prediction logic circuits containing same |
| AU2003247513A1 (en) * | 2002-06-10 | 2003-12-22 | Amberwave Systems Corporation | Growing source and drain elements by selecive epitaxy |
| US6982474B2 (en) | 2002-06-25 | 2006-01-03 | Amberwave Systems Corporation | Reacted conductive gate electrodes |
| JP4122880B2 (ja) * | 2002-07-24 | 2008-07-23 | 住友電気工業株式会社 | 縦型接合型電界効果トランジスタ |
| JP5144002B2 (ja) | 2002-08-23 | 2013-02-13 | 台湾積體電路製造股▲ふん▼有限公司 | 減少した転位パイルアップを有する半導体ヘテロ構造および関連した方法 |
| US7594967B2 (en) * | 2002-08-30 | 2009-09-29 | Amberwave Systems Corporation | Reduction of dislocation pile-up formation during relaxed lattice-mismatched epitaxy |
| US7332417B2 (en) | 2003-01-27 | 2008-02-19 | Amberwave Systems Corporation | Semiconductor structures with structural homogeneity |
| US6921913B2 (en) * | 2003-03-04 | 2005-07-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | Strained-channel transistor structure with lattice-mismatched zone |
| JP4585510B2 (ja) * | 2003-03-07 | 2010-11-24 | 台湾積體電路製造股▲ふん▼有限公司 | シャロートレンチアイソレーションプロセス |
| US6900502B2 (en) * | 2003-04-03 | 2005-05-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strained channel on insulator device |
| US6882025B2 (en) * | 2003-04-25 | 2005-04-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strained-channel transistor and methods of manufacture |
| US6867433B2 (en) | 2003-04-30 | 2005-03-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor-on-insulator chip incorporating strained-channel partially-depleted, fully-depleted, and multiple-gate transistors |
| US6974733B2 (en) * | 2003-06-16 | 2005-12-13 | Intel Corporation | Double-gate transistor with enhanced carrier mobility |
| US20050012087A1 (en) * | 2003-07-15 | 2005-01-20 | Yi-Ming Sheu | Self-aligned MOSFET having an oxide region below the channel |
| US6936881B2 (en) * | 2003-07-25 | 2005-08-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Capacitor that includes high permittivity capacitor dielectric |
| US7078742B2 (en) * | 2003-07-25 | 2006-07-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Strained-channel semiconductor structure and method of fabricating the same |
| US6940705B2 (en) * | 2003-07-25 | 2005-09-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Capacitor with enhanced performance and method of manufacture |
| US7301206B2 (en) * | 2003-08-01 | 2007-11-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor-on-insulator SRAM configured using partially-depleted and fully-depleted transistors |
| US7101742B2 (en) * | 2003-08-12 | 2006-09-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strained channel complementary field-effect transistors and methods of manufacture |
| US6974755B2 (en) * | 2003-08-15 | 2005-12-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Isolation structure with nitrogen-containing liner and methods of manufacture |
| US7112495B2 (en) * | 2003-08-15 | 2006-09-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure and method of a strained channel transistor and a second semiconductor component in an integrated circuit |
| US20050035369A1 (en) * | 2003-08-15 | 2005-02-17 | Chun-Chieh Lin | Structure and method of forming integrated circuits utilizing strained channel transistors |
| US7071052B2 (en) | 2003-08-18 | 2006-07-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Resistor with reduced leakage |
| US6902965B2 (en) * | 2003-10-31 | 2005-06-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strained silicon structure |
| US7888201B2 (en) * | 2003-11-04 | 2011-02-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor-on-insulator SRAM configured using partially-depleted and fully-depleted transistors |
| US20050186722A1 (en) * | 2004-02-25 | 2005-08-25 | Kuan-Lun Cheng | Method and structure for CMOS device with stress relaxed by ion implantation of carbon or oxygen containing ions |
| US7211845B1 (en) * | 2004-04-19 | 2007-05-01 | Qspeed Semiconductor, Inc. | Multiple doped channel in a multiple doped gate junction field effect transistor |
| US20050266632A1 (en) * | 2004-05-26 | 2005-12-01 | Yun-Hsiu Chen | Integrated circuit with strained and non-strained transistors, and method of forming thereof |
| WO2006042040A2 (en) * | 2004-10-07 | 2006-04-20 | Fairchild Semiconductor Corporation | Bandgap engineered mos-gated power transistors |
| US7119380B2 (en) * | 2004-12-01 | 2006-10-10 | Semisouth Laboratories, Inc. | Lateral trench field-effect transistors in wide bandgap semiconductor materials, methods of making, and integrated circuits incorporating the transistors |
| US7393733B2 (en) | 2004-12-01 | 2008-07-01 | Amberwave Systems Corporation | Methods of forming hybrid fin field-effect transistor structures |
| US20060113603A1 (en) * | 2004-12-01 | 2006-06-01 | Amberwave Systems Corporation | Hybrid semiconductor-on-insulator structures and related methods |
| US7569873B2 (en) * | 2005-10-28 | 2009-08-04 | Dsm Solutions, Inc. | Integrated circuit using complementary junction field effect transistor and MOS transistor in silicon and silicon alloys |
| US8900980B2 (en) * | 2006-01-20 | 2014-12-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Defect-free SiGe source/drain formation by epitaxy-free process |
| US20070228505A1 (en) * | 2006-04-04 | 2007-10-04 | Mazzola Michael S | Junction barrier schottky rectifiers having epitaxially grown p+-n junctions and methods of making |
| US7772060B2 (en) * | 2006-06-21 | 2010-08-10 | Texas Instruments Deutschland Gmbh | Integrated SiGe NMOS and PMOS transistors |
| KR101217555B1 (ko) * | 2006-06-28 | 2013-01-02 | 삼성전자주식회사 | 접합 전계 효과 박막 트랜지스터 |
| WO2008034823A1 (en) * | 2006-09-18 | 2008-03-27 | Qunano Ab | Method of producing precision vertical and horizontal layers in a vertical semiconductor structure |
| US8558278B2 (en) * | 2007-01-16 | 2013-10-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strained transistor with optimized drive current and method of forming |
| FR2914783A1 (fr) | 2007-04-03 | 2008-10-10 | St Microelectronics Sa | Procede de fabrication d'un dispositif a gradient de concentration et dispositif correspondant. |
| US7531854B2 (en) | 2007-05-04 | 2009-05-12 | Dsm Solutions, Inc. | Semiconductor device having strain-inducing substrate and fabrication methods thereof |
| US7923373B2 (en) | 2007-06-04 | 2011-04-12 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
| US7795605B2 (en) * | 2007-06-29 | 2010-09-14 | International Business Machines Corporation | Phase change material based temperature sensor |
| US7943961B2 (en) * | 2008-03-13 | 2011-05-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strain bars in stressed layers of MOS devices |
| US7808051B2 (en) * | 2008-09-29 | 2010-10-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Standard cell without OD space effect in Y-direction |
| US9755630B2 (en) | 2009-04-30 | 2017-09-05 | The United States of America as represented by the Secretary of the Government | Solid-state circuit breakers and related circuits |
| US8729739B2 (en) | 2010-04-28 | 2014-05-20 | The United States Of America As Represented By The Secretary Of The Navy | Bi-directional circuit breaker |
| US8742628B2 (en) * | 2009-04-30 | 2014-06-03 | The United States Of America As Represented By The Secretary Of The Army | Solid state circuit breaker |
| TWI416727B (zh) * | 2009-12-04 | 2013-11-21 | Inotera Memories Inc | Ｐ型金屬氧化層半導體場效電晶體及其製造方法 |
| US8754455B2 (en) | 2011-01-03 | 2014-06-17 | International Business Machines Corporation | Junction field effect transistor structure with P-type silicon germanium or silicon germanium carbide gate(s) and method of forming the structure |
| CN103187308B (zh) * | 2011-12-29 | 2015-06-03 | 中芯国际集成电路制造(上海)有限公司 | 结型场效应管及其形成方法 |
| CN103578996B (zh) * | 2012-07-27 | 2016-09-28 | 中芯国际集成电路制造(上海)有限公司 | 晶体管制造方法 |
| CN104124170A (zh) * | 2013-04-28 | 2014-10-29 | 中芯国际集成电路制造(上海)有限公司 | 晶体管及其形成方法 |
| US10170618B2 (en) | 2017-03-02 | 2019-01-01 | International Business Machines Corporation | Vertical transistor with reduced gate-induced-drain-leakage current |
| US10431695B2 (en) | 2017-12-20 | 2019-10-01 | Micron Technology, Inc. | Transistors comprising at lease one of GaP, GaN, and GaAs |
| US10825816B2 (en) | 2017-12-28 | 2020-11-03 | Micron Technology, Inc. | Recessed access devices and DRAM constructions |
| CN108258032B (zh) * | 2018-01-19 | 2021-04-20 | 重庆邮电大学 | 一种采用组合发射区的异质结双极晶体管及其制造方法 |
| US10734527B2 (en) | 2018-02-06 | 2020-08-04 | Micron Technology, Inc. | Transistors comprising a pair of source/drain regions having a channel there-between |
| CN108766967B (zh) * | 2018-05-23 | 2021-05-28 | 燕山大学 | 一种平面复合应变Si/SiGe CMOS器件及制备方法 |
| US11271108B2 (en) | 2020-04-08 | 2022-03-08 | International Business Machines Corporation | Low-noise gate-all-around junction field effect transistor |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60261176A (ja) * | 1984-06-08 | 1985-12-24 | Hitachi Ltd | 電界効果トランジスタ |
| JPH05267678A (ja) * | 1992-03-17 | 1993-10-15 | Rohm Co Ltd | 半導体装置およびその製造方法 |
| JP3229012B2 (ja) * | 1992-05-21 | 2001-11-12 | 株式会社東芝 | 半導体装置の製造方法 |
| FR2693314B1 (fr) * | 1992-07-02 | 1994-10-07 | Alain Chantre | Transistor JFET vertical à mode de fonctionnement bipolaire optimisé et procédé de fabrication correspondant. |
-
1997
- 1997-02-19 US US08/803,033 patent/US5714777A/en not_active Expired - Fee Related
- 1997-09-24 TW TW086113894A patent/TW343365B/zh not_active IP Right Cessation
- 1997-10-23 KR KR1019970054456A patent/KR100260687B1/ko not_active IP Right Cessation
-
1998
- 1998-01-16 CN CNB981042503A patent/CN1263161C/zh not_active Expired - Fee Related
- 1998-01-16 MY MYPI98000184A patent/MY120718A/en unknown
- 1998-01-16 ES ES98300319T patent/ES2289768T3/es not_active Expired - Lifetime
- 1998-01-16 DE DE69838307T patent/DE69838307T2/de not_active Expired - Lifetime
- 1998-01-16 EP EP98300319A patent/EP0860884B1/en not_active Expired - Lifetime
- 1998-01-30 JP JP10018365A patent/JP2951629B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5714777A (en) | 1998-02-03 |
| CN1193193A (zh) | 1998-09-16 |
| DE69838307D1 (de) | 2007-10-11 |
| EP0860884A3 (en) | 1999-03-31 |
| TW343365B (en) | 1998-10-21 |
| EP0860884A2 (en) | 1998-08-26 |
| CN1263161C (zh) | 2006-07-05 |
| KR100260687B1 (ko) | 2000-07-01 |
| EP0860884B1 (en) | 2007-08-29 |
| ES2289768T3 (es) | 2008-02-01 |
| KR19980070031A (ko) | 1998-10-26 |
| DE69838307T2 (de) | 2008-05-21 |
| JPH10242478A (ja) | 1998-09-11 |
| MY120718A (en) | 2005-11-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2951629B2 (ja) | Ｓｉ／ＳｉＧｅ接合型電界効果トランジスタ及びその製法 | |
| US7911024B2 (en) | Ultra-thin SOI vertical bipolar transistors with an inversion collector on thin-buried oxide (BOX) for low substrate-bias operation and methods thereof | |
| JP3701873B2 (ja) | ヘテロ接合バイポーラ・トランジスタの作製方法 | |
| US6593191B2 (en) | Buried channel strained silicon FET using a supply layer created through ion implantation | |
| US5422502A (en) | Lateral bipolar transistor | |
| KR20020066191A (ko) | Ｍｏｓ 전계 효과 트랜지스터 | |
| KR940702647A (ko) | 높은 얼리전압, 고주파성능 및 고항복전압 특성을 구비한 상보형 바이폴라 트랜지스터 및 그 제조방법(complementary bipolar transistors having high early voltage, high frezuency performance and high breakdown voltage characteristics and method of making same) | |
| US6246104B1 (en) | Semiconductor device and method for manufacturing the same | |
| US5098853A (en) | Self-aligned, planar heterojunction bipolar transistor and method of forming the same | |
| US6812533B2 (en) | SOI based bipolar transistor having a majority carrier accumulation layer as subcollector | |
| KR100188085B1 (ko) | 초고속 쌍극성 트랜지스터의 제조방법 | |
| JPH03280437A (ja) | 半導体装置およびその製造方法 | |
| JP2008500720A (ja) | 半導体装置及びそのような装置を製造する方法 | |
| KR100208977B1 (ko) | 초고속 쌍극성 트랜지스터의 제조방법 | |
| US5159423A (en) | Self-aligned, planar heterojunction bipolar transistor | |
| JP3389009B2 (ja) | 半導体装置およびその製造方法 | |
| CN100505275C (zh) | 双极晶体管和背栅晶体管的结构和方法 | |
| JPH0590517A (ja) | 半導体装置及びその製造方法 | |
| KR910006751B1 (ko) | 반도체 집적회로장치 및 그의 제조방법 | |
| KR20030045941A (ko) | 바이폴라 소자 및 그 제조방법 | |
| JPH0332219B2 (ja) | ||
| JPH0590284A (ja) | ヘテロ接合バイポーラトランジスタ | |
| JPS607772A (ja) | 半導体装置の製造方法 | |
| CN102738174A (zh) | 一种三应变全平面SOI BiCMOS集成器件及制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070709 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080709 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080709 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090709 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100709 Year of fee payment: 11 |