ES2289768T3 - Transistores de efecto de campo de union vertical. - Google Patents

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Abstract

SE DESCRIBE UN TRANSISTOR DE EFECTO DE CAMPO DE UNION (10) Y UN METODO PARA PRODUCIRLO, QUE INCORPORAN CAPAS SEMICONDUCTORAS HORIZONTALES (14, 16, 18, 30, 34, 38) EN UNA ABERTURA (24) PARA FORMAR UN CANAL (36), Y UNA CAPA SEMICONDUCTORA, A TRAVES DE LA CUAL SE PRACTICA LA ABERTURA, QUE FORMA UN ELECTRODO DE PUERTA (19) QUE RODEA EL CANAL. LAS CAPAS SEMICONDUCTORAS HORIZONTALES PUEDEN SER UNA ALEACION SIGE CON GRADIENTE DE COMPOSICION CERCA DEL EMISOR Y DEL COLECTOR. LA INVENCION SOLUCIONA EL PROBLEMA DE LA FORMACION DE JFETS DE BAJA RESISTENCIA, Y PROPORCIONA UNA LONGITUD DE PUERTA FACILMENTE ESCALABLE A DIMENSIONES INFERIORES AL MICRON PARA CIRCUITOS DE RF, MICROONDAS, MILIMETRICOS Y LOGICOS, SIN EFECTOS DE ACORTAMIENTO DEL CANAL.

Description

Transistores de efecto de campo de unión vertical.
Este invento se refiere a transistores de efecto de campo de unión y más particularmente a transistores de efecto de campo de unión con un canal vertical que tienen una aleación graduada de SiGe para proporcionar tensión para movilidad incrementada y un campo eléctrico inducido en el extremo de fuente del canal para acelerar portadores al canal.
En la tecnología de óxido de silicio metálico (MOS) estándar, la mejora de velocidad de los transistores de efecto de campo ha sido típicamente conseguida reduciendo las dimensiones del dispositivo. Sin embargo, hay una limitación a eso debido al fallo en escalar distintos parámetros cuando la longitud de puerta del transistor está escalada a 0,1 micras y menos. Los efectos del canal corto resultan muy importantes, y también los efectos de inercia que hacen que los portadores (electrones) se muevan a una velocidad menor en el extremo de fuente del canal que resulta muy importante.
Un transistor de efecto de campo con una capa de silicio y germanio que funciona como el canal está descrito en la patente norteamericana nº 5.019.882 que fue concedida el 28 de Mayo de 1991 a P.M. Solomon.
Una región de SiGe graduada ha sido descrita para mejorar la aceleración de portadores en dispositivos bipolares tales como los descritos en las patentes norteamericanas nº 4.951.115 que fue concedida el 21 de Agosto de 1990 a D.L. Harame y col., y nº 5.359.912 que fue concedida el 4 de Octubre de 1994 a E.F. Crabbe y col., que están cedidas a la cesionaria de ésta.
Capas de SiGe graduadas y de Si y SiGE sometidas a tensión han sido descritas para mejorar la movilidad de portadores en dispositivos MOS FET tal como se ha descrito en la patente norteamericana nº 5.534.713 por K.E. Ismael y F. Stern y cedida en parte a la cesionaria de ésta.
Una estructura avanzada de un JFET vertical que tiene un modo de funcionamiento bipolar optimizado está descrita en la patente norteamericana nº 5.367.184 de 22 de Noviembre de 1994 por A. Chantre. A fin de mejorar el funcionamiento bipolar, una delgada capa de SiGe está prevista para proporcionar una discontinuidad de banda de valencia en un canal n. La delgada capa se extiende a la región de canal desde la región de puerta para la inyección de portadores de minoría (agujeros) desde la región de puerta (base). La delgada capa de SiGe no es necesaria para el funcionamiento de JFET vertical.
De acuerdo con el presente invento, se ha descrito un transistor de efecto de campo de unión y un método para fabricarlo que comprende una primera capa semiconductora de un primer tipo; una segunda capa semiconductora de un primer tipo ligeramente dopada formada sobre la primera capa semiconductora, una tercera capa semiconductora de un segundo tipo formada sobre la segunda capa semiconductora que tiene una abertura en ella que expone una parte de la segunda capa semiconductora, una capa de material dieléctrico formada sobre la tercera capa semiconductora que tiene una abertura en ella que comunica con la abertura en la tercera capa semiconductora, una cuarta capa semiconductora de un primer tipo de Si_{(1-x)}Ge_{x} en la que x puede aumentar desde 0 a 0,1 con el espesor formado sobre la segunda capa semiconductora en la abertura de la tercera capa semiconductora, una quinta capa semiconductora de un primer tipo de Si_{(1-y)}Ge_{y} donde y puede ser igual a 0,15 formada sobre la cuarta capa semiconductora en la abertura de la tercera capa semiconductora, y una sexta capa semiconductora de un primer tipo de Si_{(1-z)}Ge_{z} donde z puede disminuir desde 0,15 a 0 con espesor formado sobre la quinta capa semiconductora en la abertura de la capa de material dieléctrico. El semiconductor de primer y segundo tipo pueden ser n y p respectivamente, o p y n, respectivamente.
El invento proporciona un transistor de efecto de campo de unión apropiado para integración a gran escala (LSI) que tiene una longitud de canal del orden de 1 micra e inferior que está basado en tecnología de silicio que es capaz de funcionar en la banda de frecuencia de microondas y de ondas milimétricas para satélite, redes inalámbricas de área amplia y equipo de comunicación.
El invento proporciona además una estructura de transistor de efecto de campo de unión en la que la puerta está auto-alineada con la fuente.
El invento proporciona además una estructura de transistor de efecto de campo de unión en la que la longitud de la puerta puede ser fácilmente escalada hacia abajo por debajo de 0,1 micras sin sufrir de efectos de canal corto o de inercia.
El invento proporciona además una estructura de transistor de efecto de campo de unión en la que el propio canal está hecho de SiGe sometido a tensión de tal modo que la masa efectiva de electrón ligera es favorecida para transporte en la dirección vertical.
El invento proporciona además una estructura de transistor de efecto de campo de unión en el que el SiGe graduado en el lado de fuente del canal proporciona un campo eléctrico que acelera o inyecta portadores (electrones) en el canal a velocidades elevadas.
El invento proporciona además una estructura de transistor de efecto de campo de unión en la que el SiGe graduado en el lado de drenaje del canal reduce el campo eléctrico y aumenta así la tensión de ruptura y la fiabilidad del dispositivo, y mejora la saturación de corriente y por tanto la ganancia del transistor.
El invento proporciona además una estructura de transistor de efecto de campo de unión en la que las resistencias de fuente y drenaje en serie pueden ser extremadamente bajas ya que capas epitaxiales muy dopadas pueden ser hechas crecer sin la necesidad de implantación de iones y templado.
El invento proporciona además una estructura de transistor de efecto de campo de unión adecuada para sustratos de silicio y/o de silicio sobre aislante (SOI).
El invento proporciona además una estructura de transistor de efecto de campo de unión adecuada para lógica de integración a gran escala de alta velocidad (LSI).
El invento proporciona además un proceso para fabricar transistores de efecto de campo de unión vertical que no requiere implantación de iones o cualesquiera operaciones a temperatura elevada por encima de 560ºC si las capas epitaxiales son hechas crecer por deposición de vapor químico de ultra alto vacío UHV-CVD.
Estas y otras características, objetos, y ventajas del presente invento resultarán evidentes con la consideración de la descripción detallada siguiente del invento cuando es leída en unión con el dibujo en los que:
Las figs. 1 a 3 son vistas en sección transversal que ilustran las operaciones de fabricación para construir una realización del invento.
La fig. 4 es una vista superior de la fig. 2.
La fig. 5 es una vista superior de la fig. 3.
La fig. 6 es una vista en sección transversal agrandada de la realización de la fig. 3 con la adición de contactos de electrodo;
La fig. 8 es una vista superior de la fig. 7.
Con referencia ahora a los dibujos y en particular a las figs. 1 a 3, se han mostrado las operaciones de la fabricación de un transistor de efecto de campo de unión vertical (JFET) 10. Un sustrato de partida 12 puede ser un aislante tal como dióxido de silicio o el substrato 12 puede ser un semiconductor tal como silicio monocristalino, silicio y germanio o silicio sobre aislante. Una capa monocristalina 14 de un semiconductor tal como silicio o silicio y germanio, dopada p- puede ser formada sobre el substrato 12. El substrato de partida 12, si es un aislante, y la capa 14 pueden ser formados por separación por implantación de iones de oxígeno (SIMOX) que es bien conocida en la técnica o por unión y grabado en el dorso de una oblea revestida con óxido y un substrato portador semiconductor para formar silicio sobre aislante (BESOI).
La capa 14 puede ser fuertemente dopada n+ para formar el electrodo de drenaje 15 de JFET 10 mostrado en la
fig. 3.
Una capa epitaxial 16 está formada sobre la capa 14 que puede ser dopada n- para reducir la capacitancia a una capa de puerta 18 que es formada de modo epitaxial subsiguientemente sobre la capa 16. La capa de puerta 18 puede ser por ejemplo de Si o SiGe, dopado p+ y tiene un espesor del orden de 30 a 100 nm. A continuación, una capa de dieléctrico 20 tal como óxido de silicio es formada sobre la capa 18 y funciona para reducir la capacitancia al electrodo de fuente 21 que es subsiguientemente formado por encima.
La temperatura de crecimiento para las capas epitaxiales de Si y SiGe puede ser del orden de 500 a 560ºC que será la temperatura más elevada requerida para fabricar JFET 10 si es usada la deposición de vapor químico a ultra alto vacío (UHV-CVD) como se ha descrito en la patente norteamericana nº 5.298.452 que fue concedida el 29 de Marzo de 1994 a B.S. Meyerson. Sin embargo, las capas epitaxiales no son específicas del UHV-CVD y podrían también ser hechas crecer por epitaxia de baja presión (LPE) en un intervalo de temperatura de 700 a 800ºC.
A continuación, se abre una ventana 24 en la capa 20 que puede ser por ejemplo, de 1x1 \mum, formada por ejemplo por grabado químico. A continuación, la ventana 24 es extendida a través de la capa de puerta 18 tal como por grabado iónico reactivo (RIE) que puede ser finalizado en la capa 16 de forma selectiva. Si la capa 18 es una aleación de SiGe y la capa 16 es de Si a continuación puede usarse un cambio en el índice de refracción durante RIE para detener el grabado químico cuando la capa 16 es expuesta.
Una vista superior de la ventana 24 está mostrada en la fig. 4.
La patente norteamericana nº 5.395.769 que fue concedida el 7 de Marzo de 1995 a M. Arienzo y colaboradores describe un método para controlar la profundidad del grabado de silicio que puede ser usado para detener el grabado a la profundidad apropiada.
A continuación, una capa 30 epitaxial graduada de SiGe es hecha crecer en la ventana 24 sobre la capa 16. La capa graduada 30 de Si_{(1-x)}Ge_{x} puede ser dopada n- y x puede ser 0 en la capa 16 y cambia como una función del espesor de la capa a aproximadamente 0,1 en la superficie superior 31. A continuación una capa epitaxial 34 de Si_{(1-y)}Ge_{y} es hecha crecer sobre la capa 16 donde y es constante a aproximadamente 0,15. La capa 34 forma la parte central del canal 36 de JFET 10. A continuación, una capa 38 epitaxial graduada de Si_{(1-z)}Ge_{z} es hecha crecer sobre la superficie 37 de la capa 34 donde z cambia como una función del espesor de la capa desde aproximadamente 0,15 en la superficie 37 a 0 en la superficie superior 39 de la capa 38.
La elección del perfil de concentración de Ge en las capas 30 y 38 y el contenido de Ge en la capa 34 es dictado por la no coincidencia de malla con respecto a las capas 14 y 16. Los perfiles de concentración combinados con el espesor de las capas 30, 34 y 38 necesario en JFET 10, darán como resultado capas completamente tensionadas 30, 34 y 38 sin generación de dislocaciones para aliviar la tensión.
Si el primer tipo es tipo p y el segundo tipo es tipo n entonces el canal 36 sería tipo p. Las capas 30 y 38 son aún necesarias que sean graduadas del mismo modo.
Hay tensión en todas las direcciones. Cuando se dice compresiva, se quiere decir típicamente que una malla mayor es hecha crecer sobre una malla menor de tal manera que su constante de malla en plano ha de ser comprimida para ajustar a la constante de malla subyacente. Haciéndolo así, sin embargo, la malla de la capa hecha crecer sobre la parte superior, que está bajo tensión de compresión en el plano, está bajo tensión de tracción en la dirección perpendicular (la dirección de flujo corriente mostrada por la flecha 50 en la fig. 6).
La deposición o crecimiento epitaxial de capas 30, 34 y 38 es preferencial o selectiva a las capas 30, 34 y 38 y no ocurre nucleación o germinación sobre la capa de dieléctrico 20 tal como con el óxido de silicio. Otros óxidos adecuados para la capa de enmascaramiento están descritos en la patente norteamericana nº 5.427.630 que fue concedida el 27 de junio de 1995 a C. Cabral, Jr. y colaboradores.
A continuación, una capa 44 de material conductor tal como Si es depositada sobre la capa 38 y sobre la capa dieléctrica 20 que es diseñada subsiguientemente como se ha mostrado en las figs. 3, 5 y 6. La capa 44 puede estar fuertemente dopada n++ y funciona para proporcionar el electrodo de fuente 21 del JFET 10.
La capa inferior 14 y la capa superior 44 constituyen el electrodo de drenaje 15 y el electrodo de fuente 21, respectivamente, del JFET 10. La capa 18 de tipo p constituye el electrodo de puerta 19 del JFET 10 y rodea completamente el canal de conducción 36 por los cuatro costados. Así el electrodo de puerta 19 tiene control perfecto sobre los portadores de carga y los efectos del canal corto no son posibles.
Con el electrodo de puerta 19 en todos los lados del canal 36, la eficiencia de modulación del JFET 10 es optimizada. El JFET 10 sin embargo sería operable con el electrodo de puerta 19 en dos lados del canal 36.
La clasificación z de Ge en la capa 38 de SiGe y la elección y de contenido de Ge es seleccionada de tal manera que un campo eléctrico es inducido en el lado de fuente del canal 36, que acelera los electrones y los lanza al canal 36 a una velocidad elevada, evitando así el problema de efecto de inercia. El propio canal 36 está hecho de SiGe sometido a tensión de tal manera que la masa efectiva de electrón ligera es favorecida para transporte en la dirección vertical mostrada por la flecha 50 en la fig. 6. La clasificación x de Ge en la capa 30 de SiGe en el lado de drenaje del canal 36 reduce el campo eléctrico e incrementa así la tensión de ruptura y la fiabilidad del dispositivo, y mejora la saturación de corriente y por tanto la ganancia del transistor. La clasificación parcial de Ge justo en el lado de fuente o justo en el lado de drenaje es posible en la fabricación y funcionamiento de JFET 10.
Como la longitud de puerta es determinada por el espesor de la capa 18 de tipo p, el espesor de la capa 18 puede ser fácilmente escalado hacia abajo a dimensiones por debajo de 0,1 tales como del orden de 0,1 \mum o 100 nm a
30 nm, con una precisión de aproximadamente 1 nm.
La longitud de puerta o espesor de la capa 18 de tipo p puede ser desde unos pocos nanómetros tales como 5 nm hasta muchos centenares de nanómetros. El intervalo de 30 a 100 nm fue dado como óptimo principalmente debido a que como la capa 18 está hecha más delgada, la resistencia de la capa 18 p resulta mayor y por tanto se puede funcionar disminuyendo retornos es decir la constante de tiempo RC de la puerta. Una longitud de puerta tan corta como 5 nm es posible.
Las resistencias de fuente y de drenaje en serie pueden ser extremadamente bajas ya que capas epitaxiales muy dopadas pueden ser hechas crecer sin la necesidad de la implantación iónica y templado. Las capacitancias parásitas son minimizadas usando obleas de SOI tales como hechas por el proceso SIMOX, añadiendo la capa 16 n ligeramente dopada por debajo de la capa 18 de tipo p y por la capa dieléctrica 20 sobre la parte superior de la capa 18 de tipo p. La capa 16 n por debajo de la puerta, la capa 18 es útil para hacer contacto eléctrico con el dispositivo. El tiempo de conmutación intrínseco de JFET 10 como se ha mostrado en las figs. 3, 6 y 7 es estimado como inferior a 1 ps para una longitud de puerta de 50 nm.
Con referencia a las figs. 6, 7 y 8, una capa dieléctrica 52 puede estar formada sobre la capa diseñada 44 y sobre la capa dieléctrica 20. Las ventanas 53-55 pueden ser abiertas en la capa dieléctrica 52 por grabado para exponer el electrodo de puerta 19, el electrodo de fuente 21 y el electrodo de drenaje 15. Una capa de metal o de poli Si o Si/SiGE muy dopada epitaxialmente hecha crecer puede ser depositada y diseñada como interconexiones 56-58 mostradas en las figs. 7 y 8. Si las interconexiones 56-58 son de metal, los contactos al silicio pueden ser hechos sinterizando metal a 400ºC durante 1 a 5 minutos. El electrodo de puerta 19 y el electrodo de drenaje 15 pueden también hacer uso de la capa 14 n y de la capa 18 p muy dopadas, respectivamente, como interconexiones definidas por grabado iónico reactivo. El JFET 10 puede ser usado en circuitos amplificadores de rf, microondas y de ondas milimétricas así como en lógica LSI de alta velocidad.
A) Para resumir, el transistor de efecto de campo de unión del presente invento comprende una primera capa semiconductora de un primer tipo (14); una segunda capa semiconductora (16) de un primer tipo ligeramente dopada formada sobre dicha primera capa semiconductora (14), una tercera capa semiconductora (18) de un segundo tipo formada sobre dicha segunda capa semiconductora (16) que tiene una abertura en ella que expone una parte de dicha segunda capa semiconductora, una capa de material dieléctrico (20) formada sobre dicha tercera capa semiconductora (18) que tiene una abertura (24) en ella que comunica con dicha abertura en dicha tercera capa semiconductora, una cuarta capa semiconductora (30) de un primer tipo de Si_{(1-x)}Ge_{x} donde x aumenta con el espesor formado en dicha abertura (24) de dicha tercera capa semiconductora (18), una quinta capa semiconductora (34) de un primer tipo de Si_{(1-y)}Ge_{y} donde y es sustancialmente constante con el espesor formado en dicha abertura (24) de dicha tercera capa semiconductora, y una sexta capa semiconductora (38) de un primer tipo de Si_{(1-z)}Ge_{z} donde z disminuye con el espesor formado en dicha abertura de dicha capa de material dieléctrico (20).
a)
El transistor de efecto de campo de unión del párrafo A en el que dicha quinta capa (34) está tensionada de tal manera que el transporte de la masa efectiva de electrón ligero es favorecida para el transporte en dicha quinta capa transversal (34) a dicha tercera capa (18).
b)
El transistor de efecto de campo de unión del párrafo A en que dicha sexta capa (38) está graduada por lo que es inducido un campo eléctrico que acelera los portadores y lanza los portadores a dicha quinta capa (34) a alta velocidad.
c)
El transistor de efecto de campo de unión del párrafo A en el que dicha quinta capa (34) en dicha abertura se extiende sobre por encima de la entrecara de dicha quinta capa semiconductora (18) y dicha capa de material dieléctrico (20).
d)
El transistor de efecto de campo de unión del párrafo A en el que x aumenta desde aproximadamente 0 a aproximadamente 0,1.
e)
El transistor de efecto de campo de unión del párrafo A en el que y está en el orden de aproximadamente 0,1 a aproximadamente 0,3.
f)
El transistor de efecto de campo de unión del párrafo A en el que z disminuye desde aproximadamente 0,15 a aproximadamente 0.
B) Para resumir el método del presente invento para fabricar un transistor de efecto de campo de unión comprende las operaciones de:
formar una primera capa semiconductora (14) de un primer tipo;
formar una segunda capa semiconductora (16) de un primer tipo ligeramente dopada dos sobre dicha primera capa semiconductora,
formar una tercera capa semiconductora (18) de un segundo tipo sobre dicha segunda capa semiconductora que tiene una abertura en ella que expone una parte de dicha segunda capa semiconductora (16),
formar una capa de material dieléctrico (20) sobre dicha tercera capa semiconductora (16) que tiene un abertura (24) en ella que comunica con dicha abertura en dicha tercera capa semiconductora (18),
formar una cuarta capa semiconductora (30) de un primer tipo de Si_{(1-x)}Ge_{x} donde x aumenta con el espesor en dicha abertura (24) de dicha tercera capa semiconductora,
formar una quinta capa semiconductora (34) de un primer tipo de Si_{(1-y)}Ge_{y} donde y es sustancialmente constante con el espesor en dicha abertura de dicha tercera capa semiconductora, y
formar una sexta capa semiconductora (38) de un primer tipo de Si_{(1-z)}Ge_{z} donde z disminuye con el espesor en dicha abertura de dicha capa de material dieléctrico.
g)
El método del párrafo B que incluye además la operación de formar una séptima capa semiconductora (44) de un primer tipo de Si sobre dicha capa de material dieléctrico (20) y sobre dicha sexta capa semiconductora (38).
h)
El método del párrafo B que incluye además la operación de formar una pluralidad de aberturas (24) en dicha capa de material dieléctrico (20) y dicha tercera capa semiconductora (18) para exponer partes de dicha segunda capa semiconductora (16).
i)
El método del párrafo h) que incluye además la operación de formar una séptima capa semiconductora (44) de un primer tipo sobre dicha capa de material dieléctrico (20) y sobre dicha sexta capa semiconductora (38) en dicha pluralidad de aberturas (24) para interconectar una pluralidad de canales (36) formados por dichas cuarta y quinta capas semiconductoras (30, 34) en aberturas respectivas de dicha pluralidad de aberturas.
j)
El método del párrafo B que incluye además la operación de clasificar la composición de Ge en SiGe en dicha cuarta capa semiconductora (30) por lo que dicha quinta capa (34) esté tensionada de tal manera que el transporte de la masa efectiva de electrón ligero es favorecido para transporte en dicha quinta capa (34) transversal a dicha tercera capa.
k)
El método del párrafo B que incluye además la operación de clasificar la composición de Ge en SiGe en dicha sexta capa (38) por lo que es inducido un campo eléctrico que acelera portadores y lanza los portadores a dicha quinta capa (34) a alta velocidad.
l)
El método del párrafo B en el que dicha operación de formación de una cuarta capa semiconductora (30) incluye aumentar x de 0 a aproximadamente 0,1.
m)
El método del párrafo B en el que dicha operación de formar una quinta capa semiconductora (34) incluye ajustar y en el intervalo de aproximadamente 0,1 a aproximadamente 0,3.
n)
El método del párrafo B en el que dicha operación de formar una sexta capa semiconductora (38) incluye disminuir z desde aproximadamente 0,15 a aproximadamente 0.
Aunque se ha descrito e ilustrado un transistor de efecto de campo de unión que contiene una puerta que rodea completamente el canal y en el que la longitud de puerta es escalable a decenas de nanómetros, será evidente para los expertos en la técnica que son posibles modificaciones y variaciones sin desviarse del amplio marco del invento que será limitado solamente por el marco de las reivindicaciones adjuntas.

Claims (10)

1. Un transistor (10) de efecto de campo de unión que comprende una primera capa semiconductora (14) de un primer tipo; una segunda capa semiconductora (16) de un primer tipo ligeramente dopada formada sobre la primera capa semiconductora (14), una tercera capa semiconductora (18) de un segundo tipo formada sobre dicha segunda capa semiconductora (16) que tiene una abertura en ella que expone una parte de la segunda capa semiconductora, una capa de material dieléctrico (20) formada sobre dicha tercera capa semiconductora (18) que tiene una abertura (24) en ella que comunica con dicha abertura en dicha tercera capa semiconductora, una cuarta capa semiconductora (30) de un primer tipo de Si_{(1-x)}Ge_{x} en la que x aumenta con el espesor formado en dicha abertura (24) de dicha tercera capa semiconductora (18), una quinta capa semiconductora (34) de un primer tipo de Si_{(1-y)}Ge_{y} donde y es sustancialmente constante con el espesor formado en dicha abertura (24) de dicha tercera capa semiconductora, y una sexta capa semiconductora (38) de un primer tipo de Si_{(1-z)}Ge_{z} donde z disminuye con el espesor formado en dicha abertura de dicha capa de material dieléctrico (20).
2. El transistor de efecto de campo de unión según la reivindicación 1ª que incluye además un sustrato aislante (12) por debajo de dicha primera capa semiconductora (14).
3. El transistor de efecto de campo de unión según la reivindicación 1ª que incluye además una séptima capa semiconductora (44) de un primer tipo de Si formada sobre dicha capa de material dieléctrico (20) y sobre dicha sexta capa semiconductora (38).
4. El transistor de efecto de campo de unión según la reivindicación 1ª en el que dicha tercera capa semiconductora y dicha capa (18) de material dieléctrico (20) tienen una pluralidad de aberturas en las que las aberturas de dicha capa de material dieléctrico comunican con aberturas respectivas (24) en dicha tercera capa semiconductora y en el que aberturas en dicha tercera capa semiconductora exponen partes de dicha segunda capa semiconductora (16).
5. El transistor de efecto de campo de unión según la reivindicación 4ª que incluye además una séptima capa semiconductora (44) de un primer tipo formada sobre dicha capa de material dieléctrico (20) y sobre dicha sexta capa semiconductora (38) en dicha pluralidad de aberturas (24) para interconectar una pluralidad de canales (36) formados por dichas cuarta y quinta capas semiconductoras (30, 34) en aberturas respectivas de dicha pluralidad de aberturas.
6. El transistor de efecto de campo de unión según la reivindicación 1ª en el que dicho primer tipo es n o p y dicho segundo tipo es p o n respectivamente.
7. El transistor de efecto de campo de unión según la reivindicación 1ª en el que dicha tercera capa (18) tiene un espesor predeterminado y forma el electrodo de puerta (19).
8. El transistor de efecto de campo de unión según la reivindicación 7ª en el que dicho espesor es del orden de 30 a 100 nm.
9. El transistor de efecto de campo de unión según la reivindicación 7ª, en el que el espesor de dicha tercera capa (18) determina la longitud del canal (36) de dicho transistor.
10. Un método para fabricar un transistor (10) de efecto de campo de unión que comprende las operaciones de: formar una primera capa semiconductora (14) de un primer tipo; formar una segunda capa semiconductora (16) de un primer tipo ligeramente dopada sobre dicha primera capa semiconductora, formar una tercera capa semiconductora (18) de un segundo tipo sobre dicha segunda capa semiconductora que tiene una abertura en ella que expone una parte de dicha segunda capa semiconductora (16), formar una capa de material dieléctrico (20) sobre dicha tercera capa semiconductora (18) que tiene una abertura (24) en ella que comunica con dicha abertura en dicha tercera capa semiconductora (18), formar una cuarta capa semiconductora (30) de un primer tipo de Si_{(1-x)}Ge_{x} en el que x aumenta con el espesor formado en dicha abertura (24) de dicha tercera capa semiconductora, formar una quinta capa semiconductora (34) de un primer tipo de Si_{(1-y)}Ge_{y} donde y es sustancialmente constante con el espesor en dicha abertura de dicha tercera capa semiconductora, y formar una sexta capa semiconductora (38) de un primer tipo de Si_{(1-z)}Ge_{z} donde z disminuye con el espesor en dicha abertura de dicha capa de material dieléctrico.
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