JP3499884B2 - 高電力、高周波金属−半導体電界効果トランジスタ - Google Patents

高電力、高周波金属−半導体電界効果トランジスタ

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は高電力、高周波金属−半
導体電界効果トランジスタ(MESFET)及び特に炭化シリコ
ン内に形成されたこのようなトランジスタに関するもも
である。
【０００２】
【従来の技術】無線周波数(500MHz)、Ｓ−バンド(3GHz)
及びＸ−バンド(10GHz) のような高周波数で動作しなが
ら高い電力処理能力(>20ワット) を必要とする電気回路
が近年広く普及してきている。高電力、高周波回路の増
加に伴い、無線周波数以上で高信頼度に動作し得ると共
に高電力負荷を処理し得るトランジスタの要求が増して
きている。以前より、バイポーラトランジスタ及びパワ
ー金属−酸化物−半導体電界効果トランジスタ(MOSFET)
が高電力用に使用されているが、このような装置の電力
処理能力は一般に高い動作周波数で限界がある。接合形
電界効果トランジスタ(JFET)は一般に高周波用に使用さ
れているが、従来既知のJFETの電力処理能力には電界が
ある。
【０００３】最近、高周波用に金属−半導体電界効果ト
ランジスタ(MESFET)が開発された。MESFET構造は多数キ
ャリアのみが電流を搬送するため高周波用に好適であ
る。MESFET設計のものは、ゲート容量が小さいためにゲ
ート入力の高速スイッチング時間が得られるため、現在
のMOSFET設計のものより好適である。従って、全ての電
界効果トランジスタは多数キャリアのみが電流を搬送す
るが、ショットキゲート構造のMESFETが高周波用に一層
望ましい。
【０００４】構造の形式に加えて、もっと基本的には、
トランジスタを形成する半導体材料の特性も動作パラメ
ータに影響を及ぼす。トランジスタの動作パラメータに
影響を及ぼす特性のうち、電子移動度、飽和電子ドリフ
ト速度、降服電界及び熱伝導率がトランジスタの高周波
特性及び高電力特性に最も大きな影響を及ぼす。
【０００５】電子移動度は電子の運動が電界の印加によ
りどのぐらい強く影響されるかを表わす。従って、特定
の半導体材料が高い電子移動度を有する場合には、同数
の電子を移動させるのに低い電子移動度を有する材料に
必要とされる電界より弱い電界が必要とされる。従来、
高い電子移動度を有する半導体材料が高周波用に好適と
されており、これは弱い電界で大きな電流を発生させる
ことができ、電界の印加時に速い応答が得られるからで
ある。
【０００６】飽和電子ドリフト速度は半導体材料内で電
子が得ることができる最大速度である。高周波用には高
い飽和電子ドリフト速度を有する材料が好適であり、こ
れはソースからドレインへの転送時間が短くなるためで
ある。
【０００７】降服電界は、ショットキ接合の降服を生じ
ゲートを流れる電流が急増する電界強度である。高電
力、高周波用には高い電気降服電界材料が好適であり、
これは大きな電界を所定の寸法の材料で維持し得るため
である。電子は小さな電界より大きな電界により一層高
速に加速することができるので、大きな電界は高速走行
をもたらす。
【０００８】熱伝導率は半導体材料の熱消散能力であ
る。代表的な動作状態において全てのトランジスタは熱
を発生する。高電力、高周波トランジスタは通常、小信
号用トランジスタより多量の熱を発生する。半導体材料
の温度が上昇すると、接合リーク電流が増大すると共
に、温度の上昇に伴いキャリア移動度が減少するために
電界効果トランジスタを流れる電流が減少する。従っ
て、熱を半導体から消散させると材料は低い温度に維持
され、低いリーク電流で大きな電流を流すことができ
る。
【０００９】従来、殆どの高周波MESFETは高い移動度を
有する砒化ガリウム(GaAs)のようなｎ型III −Ｖ化合物
で製造されている。これら装置は高い動作周波数と中位
いの電力処理能力を与えるが、これら材料の比較的低い
降服電圧及び低い熱伝導率のために高電力用途における
それらの有用性が制限されている。
【００１０】炭化シリコン(SiC) が、シリコン(Si)又は
GaAsから製造された装置より高温度、高電力及び高周波
数で動作し得る電子装置を理論的には製造し得る優れた
物理的及び電気的特性を有することは長年知られてい
る。約４×１０6 V/cmの高い降服電界、約２×１０7 cm
/secの高い飽和電子ドリフト速度及び約4.9 W/cm-Kの高
い熱伝導率が高周波、高電力用にSic が好適であること
を示している。しかし、製造の難しさにより高電力及び
高周波用途におけるSiC の有用性が制限されている。
【００１１】
【発明が解決しようとする課題】最近、炭化シリコンの
チャネル層を有するMESFETがシリコン基板上に製造され
ている（米国特許第４７６２８０６号及び同第４７５７
０２８号参照）。MESFETの半導体層はエピタキシャル層
であり、各エピタキシャル層が成長されるその下の層が
装置の特性に影響を及ぼす。Si基板上に成長されたSiC
エピタキシャル層は異なる基板上に成長されたSiC エピ
タキシャル層と異なる電気的及び熱的特性を有する。米
国特許第４７６２８０６号及び同第４７５７０２８号に
記載されたSi基板上にSiC 層を成長した装置は向上した
熱特性を示すが、Si基板の使用は装置の熱消散能力を制
限する。更に、Si上へのSiC の成長はエピタキシャル層
に欠陥を生じ、装置の動作時に高いリーク電流を生じ
る。
【００１２】SiC 基板を用いた他のMESFETが開発されて
いる。米国特許出願第０７／５４０４８８号には、SiC
基板上に成長させたSiC エピタキシャル層を有するSiC
MESFETが記載されている。これら装置はSiC 基板上に成
長されたエピタキシャル層の結晶品質の向上により、上
記米国特許の装置より向上した熱特性を示す。しかし、
高電力及び高周波特性を得るためにはSiC の低い電子移
動度の制限を克服しなければならない。また、MESFETの
構造の更なる開発も必要である。
【００１３】従って、本発明の目的は、炭化シリコンの
物理的特性を利用すると共に上述した従来装置の試みの
問題点を解消して高周波数、高電力レベル及び高温度で
動作し得るMESFETを提供することにある。
【００１４】
【課題を解決するための手段】この目的を達成するため
に、本発明による高電力、高周波金属−半導体電界効果
トランジスタは、バルク単結晶炭化シリコン基板と、基
板上に形成されたｐ導電型炭化シリコンの第１エピタキ
シャル層（この層はオプション）と、第１エピタキシャ
ル層上に形成されたｎ導電型炭化シリコンの第２エピタ
キシャル層とを具える。第２エピタキシャル層は該層の
残部より高いｎ型キャリア濃度で該層内に形成された２
つの別個のウェル領域を有する。オーム接点をこれらウ
ェル領域上に位置させて一方のウェル領域をソースとし
て、他方のウェル領域をドレインとして形成する。ショ
ットキ金属接点を第２エピタキシャル層の、前記オーム
接点間及び従ってソース及びドレイン間部分上に位置さ
せて、バイアスをこのショットキ接点に印加したとき第
２エピタキシャル層内に活性チャネルが形成されるよう
にする。本発明の上述の目的及び他の目的、利点及び特
徴は以下に図面を参照して詳細に記載する本発明の実施
例の説明から一層容易に理解される。
【００１５】
【実施例】図１は本発明MESFETの第１の実施例を示す。
ｐ導電型の第１エピタキシャル層12をｐ導電型又はｎ導
電型の単結晶バルク炭化シリコン基板10上に成長させ
る。ｐ導電型炭化シリコンの第１エピタキシャル層は基
板とｎ型エピタキシャル層との間に介挿する。ｎ導電型
の第２エピタキシャル層14を第１エピタキシャル層12上
に成長させる。第２エピタキシャル層14内にｎ+ 導電型
のウェル16及び18を形成する。ここでは、“ｎ+ " 又は
“ｐ+ " は同一又は他のエピタキシャル層又は基板の隣
接領域又は他の領域内より高いキャリア濃度で形成され
る領域を示す。基板10の第１エピタキシャル層12と反対
側の面上にオプションである導電面32を形成することが
できる。
【００１６】オーム接点20及び22をウェル16及び18上に
形成してソース接点20及びドレイン接点22を形成する。
ショットキゲート接点24を第２エピタキシャル層14の、
ソース接点20及びドレイン接点22間の部分上に形成す
る。図に示すように、ソース及びドレイン接点20及び22
及びショットキゲート接点24上にオプションである金属
オーバレイ層26，28及び30を形成する。
【００１７】図１及び次の図２〜４に示すトランジスタ
の構造は装置の周囲を限界するメサ形である。ｐ型エピ
タキシャル層を有しない装置では基板とｎ型エピタキシ
ャル層がトランジスタの周囲を限界する側壁を有するメ
サを形成する。メサの側壁は装置のｎ導電型層を下方に
越えて延在させる。メサは装置の基板内まで延在するよ
う形成するのが好ましい。メサは装置の空乏領域を越え
て延在させ、装置を流れる電流をメサ内に閉じ込め、装
置のキャパシタンスを低減させる。装置の空乏領域がメ
サのレベルの下まで伸びると空乏領域がメサの外部へと
広がり、大きなキャパシタンスが生じる。メサは上述し
た装置を反応性イオンエッチングして形成するのが好適
であるが、他の既知の方法を用いてメサを形成すること
もできる。更に、メサを使用しない場合には、装置をプ
ロトン衝撃、補償原子による相殺ドーピング等のような
他の方法を用いて分離することができる。
【００１８】図２は本発明MESFETの第２の実施例を示
す。ｐ導電型の第１エピタキシャル層層33をｐ導電型又
はｎ導電型の単結晶バルク炭化シリコン基板31上に成長
させる。ｐ導電型の第１エピタキシャル層は基板とｎ型
エピタキシャル層との間に介挿する。ｎ導電型の第２エ
ピタキシャル層35を第１エピタキシャル層33上に成長さ
せる。ｎ+ SiC 領域を第２エピタキシャル層35上に位置
するメサ51及び53の形に形成する。これらメサ51及び53
は、ｎ導電型エピタキシャル層35上にｎ+ 導電型SiC の
第３エピタキシャル層を成長させ、次いでこの第３層を
エッチングしてメサを形成することにより、或いはｎ導
電型エピタキシャル層35内に形成したｎ+ 導電型領域を
エッチングしてメサ51及び53を形成することにより形成
することができる。オーム接点41及び43をメサ51及び53
上に形成してソース接点41及びドレイン接点43を形成す
る。ショットキゲート接点45を第２エピタキシャル層35
の、ソース接点41及びドレイン接点43間の部分上に形成
する。図に示すように、オプションである金属オーバレ
イ層47, 49及び46をソース及びドレイン接点41及び43及
びゲート接点45上に形成する。オプションである導電面
34を基板の第１エピタキシャル層33と反対側の面上に形
成することができる。
【００１９】図３はショットキゲート接点をアクティブ
チャネル層のへこみに設けた本発明MESFETの第３の実施
例を示す。図３はショットキゲート接点がマッシュルー
ム形ゲート接点である本発明の実施例も示す。ｐ導電型
の第１エピタキシャル層57をｐ導電型又はｎ導電型の単
結晶バルク炭化シリコン基板55上に成長させる。ｎ導電
型の第２エピタキシャル層59を第１エピタキシャル層57
上に成長させる。ｎ+ 導電型のウェル37及び63を第２エ
ピタキシャル層59内に形成する。オーム接点65及び67を
ウェル37及び63上に形成してソース接点65及びドレイン
接点67を形成する。第２エピタキシャル層の一部分を除
去してソース及びドレイン間にへこみ部分を形成する。
ショットキゲート接点69を第２エピタキシャル層59のソ
ース接点37及びドレイン接点63間のへこみ部分内に形成
する。ショットキゲート接点69はマッシュルーム構造に
する。ここで使用するマッシュルームゲートとは、第２
エピタキシャル層59からの距離が大きくなるにつれて大
きくなる断面積を有するゲート構造を意味する。図に示
すように、マッシュルーム形ショットキゲート接点69
は、活性チャネル層と接触するプラチナ、プラチナシリ
サイド又は金から選択された金属から成る第１ゲート層
76と、この第１層上に形成した金又は他の高導電率金属
から成る第２層78とで随意に形成することができる。図
に示すように、オプションである金属オーバレイ層71及
び73をソース及びドレイン接点65及び67上に形成する。
オプションである導電面75を基板の第１エピタキシャル
層57と反対側の面上に形成することができる。
【００２０】図４は、ソースメサ82をリトログレード
（退行）エッチメッサとした本発明MESFETの第４の実施
例を示す。ここでは、リトログレードエッチメサとはリ
トログレードエッチングにより生ずるサイドカットを有
するメサを意味するが、このようなサイドカットは他の
既知の方法により生じさせることもできる。図４は、シ
ョットキゲート接点が自己整列ゲート接点であり、ゲー
トをソースにできるだけ近づけて位置させることができ
る本発明の他の実施例も示す。ｐ導電型の第１エピタキ
シャル層88をｐ又はｎ導電型の単結晶バルク炭化シリコ
ン基板83上に成長させる。ｎ導電型の第２エピタキシャ
ル層84を第１エピタキシャル層88上に成長させる。ｎ+
SiC 領域を第２エピタキシャル層84上に位置するメサ32
及び86に形成する。これらメサ82及び86は、ｎ+ SiC の
第３エピタキシャル層を成長させ、次いでこの第３層を
エッチングしてメサを形成することにより、或いは厚い
第２エピタキシャル層84にイオン注入し、次いで第２エ
ピタキシャル層84をエッチングしてメサ82及び86を形成
することにより形成することができる。オーム接点97及
び96をメサ82及び86上に形成してソース接点97及びドレ
イン接点96を形成する。ショットキゲート接点92を第２
エピタキシャル層84の、ソース及びドレイン接点97及び
96間の部分上に形成する。ゲート材料の層90及び95をソ
ース接点97及びドレイン接点96の一部分上にオプション
で形成することができる。図に示すように、オプション
である金属オーバレイ層91，94及び93をゲート材料90及
び95及びゲート接点92上に形成する。オプションである
導電面85を基板の第１エピタキシャル層88と反対側の面
上に形成することができる。
【００２１】上述した各実施例では、基板を6H, 4H, 15
R 又は3C炭化シリコン群から選択した炭化シリコンで形
成し、各エピタキシャル層を6H, 4H, 15R 又は3C炭化シ
リコン群から選択した炭化シリコンで形成する。基板1
0, 31, 55及び83は6H, 4H, 15R 又は3Cポリタイプの単
結晶バルク炭化シリコンから成り、ｐ導電型又はｎ導電
型にすることができる。第１エピタキシャル層12, 33,
57及び88は6H, 4H, 15R又は3Cポリタイプのｐ導電型炭
化シリコンから成る。第１エピタキシャル層に対しては
約３×１０17cm-3までのキャリア濃度が好適であるが、
約３×１０16以下のキャリア濃度が望ましい。好適なド
ーパントはアルミニウム、ホウ素及びゲルマニウムであ
る。第２エピタキシャル層14, 35, 59及び84は6H, 4H,
15R 又は3Cポリタイプのｎ導電型炭化シリコンから成
る。このｎ型エピタキシャル層のｎ型キャリア濃度は約
２×１０16〜２×１０18cm-3が好適である。好適なドー
パントはニッケル及びリンである。上述したトランジス
タのｎ+ 領域に対しては、約５×１０17のキャリア濃度
が好適であるが、約２×１０18以上のキャリア濃度が望
ましい。オーム接点20，41, 65, 22, 43, 67, 97及び96
はニッケル、その他の適当な材料で形成するのが好まし
い。ショットキゲート接点24, 45, 69及び92はプラチナ
又はプラチナシリサイドで形成するのが好ましいが、シ
ョットキ効果を生ずることが知られている金のような他
の金属を用いることもできる。上述の装置はオーム接点
及びゲート接点上にオーバレイ層をオプションで有して
いるが、これらオーバサイ層26, 30, 47, 71, 28, 46,
49, 73, 91, 94及び93は金、銀、アルミニウム、プラチ
ナ及び銅で形成することができる。これらオーバレイ層
には他の適当な高導電率金属を用いることもできる。上
述の装置は、n 導電型層の露出区域、メサの側壁及びｐ
導電層の露出区域を覆う不活性化層（図示せず）を有す
ることもできる。この不活性化層は装置の全非金属表面
上に選択的に位置させることができる。二酸化シリコン
の不活性化層が好適であるが、他の既知の材料を用いる
こともできる。
【００２２】ゲート接点の下側のｎ導電型領域の厚さが
装置のチャネル領域の断面高さを決定し、この厚さは装
置の所望のピッチオフ電圧及びキャリア濃度に基づいて
選択する。第２エピタキシャル層のキャリア濃度が与え
られると、所定のピンチオフ電圧に対し必要なこの層の
厚さは当業者に既知の方法を用いて容易に計算すること
ができる。ｎ型エピタキシャル層の厚さ及びキャリア濃
度は約−３〜−20ボルトのピンチオフ電圧が得られるよ
うに選択するのが好適であるが、約−５〜−15ボルトの
ピンチオフ電圧が得られるように選択するのが望まし
い。ｎ型基板を用いる装置に対しては、上述した装置の
埋込ｐ導電型層の厚さを十分に厚くしてゲート接合の降
服がｐ導電型層の空乏化前に生ずるようにする必要があ
る。ｐ型基板を用いる装置に対しては、上述した装置の
埋込ｐ導電型層及び基板の厚さを十分に厚くしてゲート
接合の降服が埋込ｐ型層及び基板の空乏化前に生ずるよ
うにする必要がある。
【００２３】以上、本発明の好適実施例につて記載した
が、上述した第１エピタキシャル層は随意に省略し、半
絶縁基板又はｐ型基板上に形成したｎ導電型SiC の単一
エピタキシャル層を有するトランジスタを形成すること
もできる。単一エピタキシャル層装置を形成するには、
装置の基板として上述したｐ型埋込層につき述べたキリ
ャア濃度を有するｐ導電型炭化シリコン基板又は半絶縁
性基板を用いるのが好適である。
【００２４】上述したMESFET構造は、1.9 GHz までの周
波数で動作し得るトランジスタをもたらす。上述したME
SFET構造のゲート及びソースの寸法を、SiC の比較的低
い電子移動度の影響が最低になると共にSiC の比較的高
い飽和電子ドリフト速度及び降服電圧の利点が最大にな
るように選択することにより追加の特性向上を達成する
ことができる。
【００２５】MESFETの寸法選択において、ゲートの幅は
電流の流れに直角方向のゲート寸法を定義する。図１〜
３の断面図においてゲート幅は図紙面に垂直方向に延在
する。ゲートの長さは電流の流れに平行なゲート寸法で
ある。図１〜４の断面図においてゲート長は第２エピタ
キシャル層14, 35, 59及び84と接触するゲート24, 45,
69及び92の寸法である。第３の重要な寸法はソース−ゲ
ート間距離であり、図１〜４の断面図におけるｎ+ ウェ
ル又はメサからゲート接点24, 45, 69及び92までの距離
である。
【００２６】低電子移動度の影響を最低にするには、ソ
ース−ゲート間距離を、ソース−ゲート間リーク電流を
殆んど生ずることなくできるだけ小さくする必要があ
る。本発明の一実施例では、ソースからショットキゲー
ト接点までの距離を、ゲートにバイアスが印加されたと
きソースからゲートへ殆んどリーク電流が流れないよう
にするのに十分な大きさにすると共に炭化シリコンの低
い電子移動度の影響を最小にするに十分な小距離にす
る。これは、代表的には、ゲート接点をソース接点又は
ｎ+ ソースメサ又はウェルと接触させることなくソース
接点にできるだけ近づける必要があることを意味する。
ゲートをソース領域にできるだけ近づけて位置させるこ
とによりトランジスタの電子が加速される領域内の電界
強度が最大になり、これによりSiC の低い電子移動度の
影響が小さくなる。代表的には、約１μｍ以下のソース
からショットキ接点までの距離が好適である。装置のゲ
ートドレイン間距離は装置のゲートからドレインへの空
乏層の拡がりを維持するに十分な大きさにする必要があ
る。この距離は代表的には約0.5 μｍ〜２μｍである。
【００２７】本発明の一実施例では、ショットキ金属ゲ
ート接点の幅及び長さを、ソース及びドレイン接点間に
電圧を印加すると共にショットキ金属ゲート接点にバイ
アスを印加したときソース及びドレイン接点へと反射さ
れる電力がほぼ零になるよう選択する。
【００２８】低電子移動度の影響を更に小さくするに
は、ゲート接点の長さをできるだけ小さくする必要があ
る。代表的には、約1.5 μｍ以下のショットキゲート長
が望ましい。ゲート長を最小にすることにより、ゲート
下部の電界強度が増大する。この電界の増大は同じ電圧
が小面積に印加されることにより生ずる。この電界強度
の増大はゲート区域における電子の加速を増大し、炭化
シリコンの低電子移動度の影響を低減する。従って、ゲ
ート長を最小にしてゲート下部の電界強度を最大にする
のが望ましい。
【００２９】高い電力処理能力のためにゲート接点の幅
はできるだけ大きくする必要がある。しかし、ゲートの
長さを減少させ、ゲートの幅を増大させると、トランジ
スタの出力インピーダンスが減少する。出力インピーダ
ンスの減少は、インピーダンス整合に問題を生じてトラ
ンジスタの高周波動作能力に影響を与え得る。ある特性
出力インピーダンスを有するトランジスタを異なる特性
入力インピーダンスを有する回路に接続すると、回路の
入力端子へ出力する電力の一部がトランジスタへ反射さ
れる。トランジスタから送出される総電力及びトランジ
スタへ反射される電力は回路の入力インピーダンスとト
ランジスタの出力インピーダンスとの差により決まる。
両インピーダンスが整合する場合、トランジスタからの
全電力が伝送される。両インピーダンスは整合回路又は
他の既知の手段により本質的に整合させることができ
る。トランジスタの反射電力がほぼ零であり、従ってト
ランジスタからのほぼ全電力が伝送されるときにトラン
ジスタは回路にインピーダンス整合する。ここでは、電
力の約10％以下がトランジスタへ反射される場合にトラ
ンジスタの反射電力がほぼ零であるという。従って、所
望の動作周波数においてインピーダンス整合に問題を生
ずることなくゲート長をできるだけ短かく且つゲート幅
をできるだけ広くする必要がある。このゲート長及びゲ
ート幅の組合せは所望の動作周波数範囲において最大の
電力処理能力を有するトランジスタをもたらす。代表的
には、50オーム以上の出力インピーダンスが好適であ
る。しかし、低インピーダンスに対する整合は狭い帯域
幅で達成し得るのみであるけれども約１〜10オームのよ
うな低い出力インピーダンスを用いることもできる。シ
ョットキゲート接点の長さ及び幅は約0.5 GHz 〜約30GH
z の動作周波数において電力反射が最小になるよう選択
することができる。
【００３０】上述の実施例では、更に、第１エピタキシ
ャル層をドーピングして半絶縁性層を形成することによ
り、ピンチオフ状態における第１ｐ型エピタキシャル層
12，33，57及び88を経るリーク電流を減少させる。この
ため、第１エピタキシャル層は半絶縁性炭化シリコンで
形成するのが望ましい。ｐ型エピタキシャル層がない場
合には、基板を半絶縁性炭化シリコンで形成するのが望
ましい。更に、第１エピタキシャル層及び基板の両方を
半絶縁性炭化シリコンで形成することもできる。第１エ
ピタキシャル層12，33，57及び88をホウ素のようなディ
ープレベルドーパントでドープして半絶縁性層を形成す
ることができる。約10,000Ω・cm以上の抵抗率を有する
SiC を形成することにより第１エピタキシャル層12，3
3，57，及び88を経るリーク電流が大きく減少する。第
１エピタキシャル層の抵抗率のどのような増大も望まし
く、第１エピタキシャル層を経るリーク電流の減少を生
ずる。半絶縁性層はホウ素ドープSiC で形成することが
でき、エピタキシャル成長中にディープレベルドーパン
トをSiC 内に混入することにより形成するのが好まし
い。しかし、イオン注入、プロトン衝撃又は他の既知の
半絶縁性炭化シリコン層形成方法のような他の方法を用
いることもできる。
【００３１】図５は本発明の高電力構造を示す。図５に
示す構造は複数のソース60及びドレイン領域62を有する
インターディジタル構造である。ソース及びドレイン領
域60及び62はＮｉのようなオーム接点金属から成り、ト
ランジスタのオーム接点を形成する。ソース及びドレイ
ン領域60及び62はソース接点及びドレイン接点66により
相互接続し、これら接点はアルミニウム、銀、金、プラ
チナ、銅等のような高導電性金属で形成することができ
る。ショットキゲート接点68を各ソース及びドレイン領
域60及び62間に位置させる。ショットキゲート接点68は
プラチナ、プラチナシリサイド、金等のような適当なシ
ョットキ金属で形成する。ゲート接点68を同様に適当な
ショットキ金属から成る接点パット80によりゲート相互
接続接点70に接続する。アルミニウム、銀、金、プラチ
ナ、銅等のような高導電性金属のオーバレイ層をショッ
トキ金属接点上にオプションで設けることができる。ゲ
ート相互接続接点70はアルミニウム、銀、金、プラチ
ナ、銅等のような任意の適当な高導電性金属で形成する
ことができ、ゲートオーバレイ金属と同一にする必要は
ない。ゲート68、ソース60及びドレイン62の各領域は全
てｎチャネルメサ72上に形成する。各接点64，66，70は
堆積絶縁層上に形成し、ｎチャネルメサ72の外部に位置
させる。更にソース及びドレイン相互接続点64及び66は
堆積絶縁層により互に分離する。
【００３２】ｎ+ メサ又はウェルを用いる上述した何れ
の構造のものもソース及びドレイン領域に対し図５に示
すインターディジタル構造を採用することができる。指
状ゲート68の長さ及び数は所望の動作用周波数及び電力
レンジに基づいて選択する。大きなゲート幅は分布伝送
線路効果のために特性劣化を生じ得る。分布伝送線路効
果のために構造の指状ゲートの長さは目的の動作周波数
の波長の約１／20以下にするのが望ましい。これがた
め、例えば500 MHz では２mm、10GHz では250 μｍのゲ
ート長が望ましい。指状ゲートの長さを決定したら、ゲ
ートの数を上述の考察に従って制限する。指状ゲートの
数及びゲート長は上述のように、得られるトランジスタ
の入力インピーダンスにより制限される。ゲート長及び
ゲート数は所望の動作周波数におけるインピーダンス整
合問題が最低になるよう選択する必要がある。インター
ディジタル構造を使用すると、500 MHz における約630
Ｗから、３GHz における約158 Ｗ、10GHz における約45
Ｗまでの出力電力を得ることができる。同一の構造のＳ
ｉ及びＧａＡｓ装置により20GHz までの所定の動作周波
数レンジに対し達成される電力レベルの約５倍の出力電
力を得ることができる。
【００３３】本発明及びその利点は以下の実施例により
更に理解される。 実施例Ｉ これらトランジスタの基板は６Ｈ−SiC 単結晶ブロック
からスライスした。この単結晶ブロックは軽く窒素がド
ープされ、ｎ型である。この単結晶ブロックをスライス
し、ラッピング及び研磨してエピタキシャル成長に好適
なウェファにした。これらｎ型６Ｈ−SiC （0001）ウェ
ファ上にｐ型及びｎ型の６Ｈ−SiC （0001）単結晶の薄
い膜を順にエピタキシャル成長した。図２に断面図で示
すMESFETはｎ型６Ｈ−SiC 基板上に成長させた１〜２×
1016cm-3の範囲内のキャリヤ濃度を有する６Ｈ−SiC の
２μｍ厚のｐ型エピタキシャル層で構成した。このｐ型
層はその上に成長される薄いｎ型活性領域内に電流を閉
じ込める埋込層として作用する。この上側ｎ型エピタキ
シャル層は９×1016cm-3程度のキャリア濃度及び約0.32
μｍの厚さを有するものとした。
【００３４】高電力、高周波SiC MESFETの設計では２個
の500 μｍ長の指状ゲートから成る１μｍゲート幅を用
いた。ゲート長は高いドレイン電圧を許すべく0.6 μｍ
から1.5 μｍまで変化させた。最小ゲート長のものを除
く全ての製造のソースーゲート間隔は１μｍとした（最
小値ゲート長のものは約0.5 μｍとした。）ゲートキャ
パシタンスを最小にするために、ゲート接点パッド区域
は100 μｍの直径にすると共に堆積絶縁層上に位置させ
た。ソース及びドレインの金属オーバレイ層を用いて良
好な接触並びにワイヤボンディングが容易に得られるよ
うにした。
【００３５】ウェル及びメサを用いる両装置を製造し
た。これら装置の製造は次の通りである。最初に装置全
体をメサで分離した。慣例のホトリソグラフィ技術を用
いて、SiC 表面上にスパッタしたアルミニウム膜をパタ
ーン化し、これを分離メサの反応性イオンエッチング用
マスクとして用いた。メサの周囲の材料を十分深くエッ
チングしてメサをｎ型表面層から埋込ｐ型層まで侵入さ
せた。次いでアルミニウムを除去し、ポリシリコンを堆
積し、パターン化し、ソース及びドレイン形成用の窓を
開けた。次いで、ポリシリコンをマスクとして用いてこ
れらサンプルにＮ + ドーパントをイオン注入してｎ+ ソ
ース及びドレインウェルを形成した。次いでこれらサン
プルをアニールし、酸化してSiO2 の薄い不活性化層を
成長させた。次いで低温化学気相成長処理を用いてこの
熱酸化層上に500 ｎｍ厚のSiO2 層を堆積した。この層
をパターン化して中心ゲート接点分離パット及び相互接
続バーを形成した。次いでソース及びドレイン接点用窓
をSiO2 層に形成し、Ｎｉオーム接点を堆積し、“リフ
トオフ”技術を用いてパターン化した。これらオーム接
点をアニールした後に、0.75μｍの金オーバレイ層を有
する微細な指状プラチナショットキゲート接点をエキシ
マレーザステッパを用いてパターン化した。最後にゲー
ト接点パットメタライズ層をSiO2 分離パッド上に堆積
し、パターン化した。
【００３６】メサソース及びドレイン構造を用いる装置
は次のようにして製造した。ｎ型チャネル層のエピタキ
シャル成長後に、その上に高濃度の窒素をドープした別
のｎ型層を成長させた。この層は代表的には0.2 μｍの
厚さ及び１×1019cm-3のドーピング濃度を有するものと
した。このｎ+ 層を上述したイオン注入に用いたものと
同一のマスクを用いてソース及びドレイン接点にすべき
区域を除いて反応性イオンエッチングしてソース及びド
レインを限界した。次いで、上述したウェル構造装置に
つき述べたように絶縁層及びゲート接点をエッチングし
たチャネル層上に堆積した。
【００３７】実施例ＩＩ 図６は６Ｈ−SiC MESFETの直流電流−電圧特性を示す。
この装置は0.7 μｍのゲート長及び１mmのゲート幅を有
し、750 ｎｍ厚の金オーバレイ層を有するものである。
この装置は35Ｖの外まで良好な電流飽和を示すと共にＶ
D ＝37ＶにおいてSiC の非破壊降服を生ずる。この装置
の最大電流は50mAである。装置のピンチオフ電圧はＶG
＝−4.5 Ｖであり、ソース−ドレイン抵抗は67Ωであ
る。その装置の最大相互コンダクタンスはＶG ＝０Ｖで
19 mS/mmである。ＶG ＝０Ｖ及びＶ D ＝33Ｖにおけるゲ
ートリーク電流は385 μＡであり、ＶG ＝−4.5 Ｖでは
800μＡに増大する。
【００３８】この装置を、標準Ｓパラメータ測定用のカ
スケードマイクロプローブを有するHP8510自動ネットワ
ークラナライザを用いて高周波数において測定した。図
６の装置の利得対周波数測定値を図７に示した。この装
置のしきい周波数（Ft）は2.4 GHz であった。この装置
のＦmax は1.9 GHz であった。図６の装置は1.0 GHzで
7.0 dBの電力利得及び7.0 dBの電流利得を有している。
【図面の簡単な説明】
【図１】ｎ+ ウェルを有する本発明MESFETの第１の実施
例の断面図である。
【図２】ｎ+ メサを有する本発明MESFETの第２の実施例
の断面図である。
【図３】ｎ+ ウェルを有する本発明MESFETの第３の実施
例の断面図である。
【図４】リトログレードエッチメサ及び自己整列ショッ
トキゲート接点68を有する本発明MESFETの第４の実施例
の断面図である。
【図５】本発明による高電力インターディジタル構造の
平面図である。
【図６】本発明装置のドレイン電流−電圧特性を示すグ
ラフである。
【図７】本発明装置の高周波パラメータを示すグラフで
ある。
【符号の説明】
10,31,55,83 ｐ型又はｎ型炭化シリコン基板 12,33,57,88 ｐ型炭化シリコンの第１エピタキシャル
層 14,35,59,84 ｎ型炭化シリコンの第２エピタキシャル
層 16,18,37,63 ｎ+ ウェル 51,53,82,86 ｎ+ メサ 20,41,65,97 ソース接点 22,43,67,96 ドレイン接点 24,45,76,69 ショットキゲート接点 26,28,30,46,47,49,71,73,78,90,91,93,95 オーバレイ
金属層 32,34,75,85 導電面 60 ソース領域 62 ドレイン領域 64 ソース接点 66 ドレイン接点 68 ショットキゲート 70 相互接続接点 72 ｎチャネルメサ 80 接点パッド
フロントページの続き (56)参考文献 特開 昭60−142568（ＪＰ，Ａ) 特開 昭60−154674（ＪＰ，Ａ) 特開 昭53−134363（ＪＰ，Ａ) 特開 平２−253622（ＪＰ，Ａ) ＲＯＢＥＲＴ Ｆ．ＤＡＶＩＳ，ＧＡ ＬＩＮＡ ＫＥＬＮＥＲ，ＭＩＣＨＡＥ Ｌ ＳＨＵＲ，ＪＯＨＮ Ｗ．ＰＡＬＭ ＯＵＲ，ＪＯＨＮ Ａ．ＥＤＭＯＮＤ, “Ｔｈｉｎ Ｆｉｌｍ Ｄｅｐｏｓｉｔ ｉｏｎ ａｎｄ Ｍｉｃｒｏｅｌｅｃｔ ｒｏｎｉｃ ａｎｄ Ｏｐｔｏｅｌｅｃ ｔｒｏｎｉｃ Ｄｅｖｉｃｅ Ｆａｂｒ ｉｃａｔｉｏｎ ａｎｄ Ｃｈａｒａｃ ｔｅｒｉｚａｔｉｏｎ ｉｎ Ｍｏｎｏ ｃｒｙｓｔａｌｌｉｎｅ Ａｌｐｈａ ａｎｄ Ｂｅｔａ Ｓｉｌｉｃｏｎ Ｃ ａｒｂｉｄｅ”ＰＲＯＣＥＥＤＩＮＧＳ ＯＦ ＴＨＥ ＩＥＥＥ，（米），Ｍ ＡＹ 1991，ＶＯＬ．79，ＮＯ．５, Ｐ．677−701 Ｓ．Ｙｏｓｈｉｄａ，Ｈ．Ｄａｉｍｏ ｎ，Ｍ．Ｙａｍａｎａｋａ，Ｅ．Ｓａｋ ｕｍａ，Ｓ．Ｍｉｓａｗａ，ａｎｄ Ｋ．Ｅｎｄｏ“Ｓｃｈｏｔｔｋｙ−ｂａ ｒｒｉｅｒ ｆｉｅｌｄ−ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒｓ ｏｆ ３Ｃ −ＳｉＣ”ＪＯＵＲＮＡＬ ＯＦ ＡＰ ＰＬＩＥＤ ＰＨＹＳＩＣＳ，15 Ｏｃ ｔｏｂｅｒ 1986，Ｖｏｌ．60，Ｎｏ. ８，Ｐ．2989−2991

Claims (14)

    (57)【特許請求の範囲】
  1. 【請求項１】 単結晶バルク炭化シリコン基板と、 前記基板上に形成された、−５〜−１５ボルトの大きさ
    のピンチオフ電圧をもたらす厚さ及びキャリア濃度を有
    するｎ導電型炭化シリコンのエピタキシャル層と、 前記エピタキシャル層内又は前記エピタキシャル層上に
    形成された該層より高いｎ型キャリア濃度を有する複数
    のウエル領域又は複数のメサと、これらのウエル領域又
    はメサ上に形成され且つ交互に相互接続されたソース及
    びドレイン接点を形成するオーム接点とを具える複数の
    交互のソース及びドレイン構造と、 前記ｎ型エピタキシャル層の、隣接するソース及びドレ
    イン構造間部分上に形成され、バイアスが供給されたと
    き前記複数のソース及びドレイン構造間の前記エピタキ
    シャル層内に複数の活性チャネルを形成する複数の電気
    的に相互接続されたショットキ金属接点とを具え、 前記ショットキ金属接点の各々が、炭化シリコンの低い
    電子移動度の影響を最小にするとともに、ショットキ金
    属接点にバイアスが供給されたときソースからショット
    キ金属接点へリーク電流が殆ど流れないようにするため
    に、隣接するソース構造から該ソース構造に接触するこ
    となく約１μｍ以下だけ離間して位置すること、及び 各ショットキ金属接点は約１．５μｍ以下のゲート長を
    形成する長さを有すること、を特徴とする高電力、高周
    波金属−半導体電界効果トランジスタ。
  2. 【請求項２】 前記基板と前記ｎ型エピタキシャル層と
    の間にｐ導電型炭化シリコンのエピタキシャル層を具え
    ることを特徴とする請求項１記載のトランジスタ。
  3. 【請求項３】 前記基板及び前記ｎ型エピタキシャル層
    が前記トランジスタの周囲の境界を限定する側壁を有す
    るメサを形成し、前記メサの側壁が前記エピタキシャル
    層を越えて下方に延在していることを特徴とする請求項
    １又は２記載のトランジスタ。
  4. 【請求項４】 前記基板が６Ｈ，４Ｈ，１５Ｒ 又は３
    Ｃ炭化シリコンから成る群から選ばれた炭化シリコンで
    あり、前記エピタキシャル層が６Ｈ，４Ｈ，１５Ｒ又は
    ３Ｃ炭化シリコンから成る群から選ばれた炭化シリコン
    であることを特徴とする請求項１〜３の何れかに記載の
    トランジスタ。
  5. 【請求項５】 前記基板の前記エピタキシャル層と反対
    側の面上に導電面を具えることを特徴とする請求項１〜
    ４の何れかに記載のトランジスタ。
  6. 【請求項６】 前記オーム接点及び前記ショットキ金属
    接点の各々の上にオーバレイ層を具え、前記オーバレイ
    層がアルミニウム、銀、金、プラチナ及び銅から成る群
    から選ばれた金属であることを特徴とする請求項１〜５
    の何れかに記載のトランジスタ。
  7. 【請求項７】 前記基板は半絶縁性炭化シリコンである
    ことを特徴とする請求項１〜６の何れかに記載のトラン
    ジスタ。
  8. 【請求項８】 前記ｐ型エピタキシャル層は半絶縁性炭
    化シリコンであることを特徴とする請求項２〜７の何れ
    かに記載のトランジスタ。
  9. 【請求項９】 前記半絶縁性炭化シリコンはディープレ
    ベルドーパントがドープされた炭化シリコンであること
    を特徴とする請求項７又は８記載のトランジスタ。
  10. 【請求項１０】 前記ディープレベルドーパントはホウ
    素であることを特徴とする請求項９に記載のトランジス
    タ。
  11. 【請求項１１】 前記半絶縁性炭化シリコンは約10,000
    Ω・cm以上の抵抗率を有することを特徴とする請求項７
    〜１０の何れかに記載のトランジスタ。
  12. 【請求項１２】 前記ショットキゲート接点が前記ｎ型
    エピタキシャル層のへこみに設けられていることを特徴
    とする請求項１〜１１の何れかに記載のトランジスタ。
  13. 【請求項１３】 前記ショットキ金属接点はマッシュル
    ーム形ゲート接点であることを特徴とする請求項１〜１
    ２の何れかに記載のトランジスタ。
  14. 【請求項１４】 前記ショットキゲート接点は金、プラ
    チナ及びプラチナシリサイドから成る群から選ばれた金
    属であることを特徴とする請求項１〜５の何れかに記載
    のトランジスタ。
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