KR100260687B1 - 실리콘/실리콘 게르마늄 수직 접합형 전계 효과트랜지스터 - Google Patents
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Abstract
채널을 형성하는 개구부 내의 수평의 반도체 층 및 채널을 둘러싼 게이트 접점부를 형성하는 개구부가 만들어지는 반도체 층을 구체화하는 접합형 전계 효과 트랜지스터 및 접합형 전계 효과 트랜지스터 제조 방법이 개시되어 있다. 수평 반도체 층은 소스 및 드레인 근처에서 그레이드된 조성을 갖는 SiGe 합금일 수 있다. 본 발명은 저 저항 JFET(low resistance JFET)를 형성하는 문제를 극복하며 쇼트 채널 효과 없이 고주파, 마이크로파, 밀리미터파 및 로직 회로에 쓰이는 미크론 단위 이하로 쉽게 스케일 가능한 게이트 길이를 제공한다.
Description
본 발명은 접합형 전계 효과 트랜지스터(junction field effect transistor)에 관련된 것으로, 특히 증가된 이동도와 채널로의 캐리어를 가속하기 위한 채널의 소스 단(source end of the channel)에서 유도되는 전계에 대해 스트레인을 제공하도록 SiGe 그레이드형 합금으로 된 수직 채널을 가지는 접합형 전계 효과 트랜지스터에 관한 것이다.
표준의 금속 산화물 실리콘(metal oxide silicon;MOS) 기법에 있어서는, 일반적으로 디바이스의 크기를 축소시킴으로써 전계 효과 트랜지스터의 속도를 증대시킬 수 있었다. 그러나, 트랜지스터의 게이트의 길이가 0.1 미크론 이하로 축소되는 경우 다양한 파라미터를 스케일링할 수 없기 때문에 속도의 증가에는 한계가 있다. 쇼트 채널 효과(short channel effect)는 매우 중요해지고 또한 캐리어(전자)가 채널의 소스 단에서 더 느리게 움직이게 하는 관성 효과(inertial effect)는 매우 중요해진다.
채널로 기능하는 실리콘 게르마늄 층을 가진 전계 효과 트랜지스터는 1991년 5월 28일에 허여된 피. 엠. 솔로몬(P. M. Solomon)의 미국 특허 제 5,019,882 호에 개시되어 있다.
(본 출원의 양수인에게 양도된) 1990년 8월 21일에 디. 엘. 헤이럼(D. L. Harame) 등에게 허여된 미국 특허 제 4,951,115 호 및 1994년 10월 4일에 이. 에프. 크랩(E. F. Crabbe) 등에게 허여된 제 5,359,912 호에는, 바이폴라 디바이스에서 캐리어의 가속을 증대시키기 위한 그레이드형 SiGe의 영역이 개시되어 있다.
(본 출원의 양수인에게 일부 양도된) 케이. 이. 이스마일(K.E. Ismail)과 에프. 스턴(F. Stern)의 미국 특허 제 5,534,713 호에서 개시된 바와 같이, 그레이드형 SiGe 및 스트레인된 Si와 SiGe 층이 MOSFET 디바이스에서의 캐리어의 이동도(mobility)를 증대시키기 위하여 개시되었다.
최적화된 바이폴라 동작 모드를 가지는 수직 JFET의 고급 구조는 에이. 찬터(A. Chantre)의 1994년 11월 22일자 미국 특허 제 5,367,184 호에 개시되어 있다. 바이폴라 동작을 향상시키기 위하여, n 채널 내에서의 가전자대(valence band) 불연속을 제공하기 위한 SiGe 박층(thin layer of SiGe)이 제공되고 있다. 이 박층은 게이트(베이스) 영역으로부터의 소수 캐리어(홀)의 주입을 위하여 게이트 영역으로부터 채널 영역까지 뻗어 있다. 수직 JFET의 동작에는 SiGe 박층은 필요하지 않다.
본 발명에 의하면, 제 1 형의 제 1 반도체 층과, 제 1 반도체 층의 상부에 형성되고 약하게 도핑된 제 1 형의 제 2 반도체 층과, 제 2 반도체 층의 상부에 형성되고 제 2 반도체 층의 일부를 노출시키는 개구부(opening)를 포함하는 2 형의 제 3 반도체 층과, 제 3 반도체 층의 상부에 형성되고 제 3 반도체 층의 개구부와 통하는 개구부를 포함하는 유전체 층(layer of dielectric material)과, 제 3 반도체 층의 개구부 내에 형성된, Si1-xGex로 된 제 1 형의 제 4 반도체 층―x는 제 2 반도체 층 상부에서 두께에 따라 0 에서 0.1로 증가할 수 있음―과, 제 3 반도체 층의 개구부 내에 형성된 제 4 반도체 층 상부에 형성되고 Si(1-y)Gey로 된 제 1 형의 제 5 반도체 층―y는 0.15일 수 있음―과, 유전체 층의 개구부 내의 제 5 반도체 층 상부에 형성되고 Si(1-z)Gez로 된 제 1 형의 제 6 반도체 층―z는 0.15 에서 0으로 감소할 수 있음―을 포함하는 접합형 전계 효과 트랜지스터 및 그 제조 방법이 개시되어 있다. 제 1 및 2 형 반도체는 각각 n 또는 p형이거나 각각 p 또는 n형일 수 있다.
본 발명은 위성과 무선 광역 통신망 및 통신 장비에 사용되는 마이크로파 및 밀리미터파 주파수 대역에서 동작이 가능한 실리콘 기술에 근거를 둔, 0.1 미크론 이하 단위의 채널 길이를 가지는 대규모 집적 회로에 적합한 접합형 전계 효과 트랜지스터를 제공한다.
본 발명은 또한 게이트가 소스와 자기 정렬된(self aligned) 접합형 전계 효과 트랜지스터 구조를 제공한다.
본 발명은 또한 게이트의 길이가 쇼트 채널 효과 또는 관성 효과 없이 0.1 미크론 이하로 쉽게 스케일링될 수 있는 접합형 전계 효과 트랜지스터 구조를 제공한다.
본 발명은 채널 그 자체가 스트레인된 SiGe로 만들어져 가벼운 전자 실효 질량의 수직 방향 운송에 유리한 접합형 전계 효과 트랜지스터 구조를 제공한다.
본 발명은 또한 채널의 소스 단에서의 SiGe 그레이딩이 채널 내로 캐리어(전자)를 고속으로 가속하거나 주입하는 전계를 제공하는 접합형 전계 효과 트랜지스터 구조를 제공한다.
본 발명은 또한 채널의 드레인 단에서의 SiGe 그레이딩이 전계를 감소시켜 항복 전압 및 디바이스의 신뢰도를 증가시키며 전류 포화를 향상시켜 트랜지스터의 이득을 향상시키는 접합형 전계 효과 트랜지스터 구조를 제공한다.
본 발명은 또한 강하게 도핑된 에피택셜 층이 이온 주입과 어닐링 없이 성장될 수 있으므로 직렬인 소스 및 드레인의 직렬 저항값이 대단히 낮은 접합형 전계 효과 트랜지스터 구조를 제공한다.
본 발명은 또한 벌크 실리콘 및/또는 실리콘-온-절연체(SOI) 기판에 적합한 접합형 전계 효과 트랜지스터 구조를 제공한다.
본 발명은 또한 고속 LSI 로직에 적합한 접합형 전계 효과 트랜지스터 구조를 제공한다.
본 발명은 또한 에피택셜 층이 UHV-CVD에 의하여 성장될 경우 이온 주입이나 또는 560℃ 이상의 다른 고온 단계를 필요로 하지 않는 전계 효과 트랜지스터 제조 공정을 제공한다.
도 1-3은 본 발명의 하나의 실시예를 만드는 제조 단계를 도시한 단면도.
도 4는 도 2의 평면도.
도 5는 도 3의 평면도.
도 6은 도 3의 일부분의 확대 단면도.
도 7은 전극 접점부가 추가된 도 3의 실시예의 단면의 입체도.
도 8은 도 7의 평면도.
도면의 주요 부분에 대한 부호의 설명
10 : JFET 12 : 기판
14, 16 : 층 15: 드레인 접점부
18 : 게이트 19 : 게이트 접점부
20 : 유전체 층 21 : 소스 접점부
24, 53, 54, 55 : 창 30, 34, 38, 44 : 층
36 : 채널 52 : 유전층
56, 57, 57 : 인터커넥트
도면, 특히 도 1-3을 참조하면, 수직 접합형 전계 효과 트랜지스터(JFET)(10)를 제조하는 단계가 도시되어 있다. 초기 기판(starting substrate)(12)은 실리콘 이산화물(silicon dioxide) 같은 절연체이거나 단결정 실리콘, 실리콘 게르마늄(silicon germanium) 또는 실리콘-온-절연체(silicon-on-insulator) 같은 반도체일 수 있다. 실리콘 또는 실리콘 게르마늄 같은 반도체의 (p-로 도핑된) 단결정 층(14)이 기판(12) 상부에 형성될 수 있다. 초기 기판(12)이 절연체라면, 초기 기판(12)과 층(14)은 공지 기술인 SIMOX(separation by ion implantation of oxigen) 또는 실리콘-온-절연체를 형성하는, 산화물로 덮인 웨이퍼(oxide covered wafers)와 반도체 캐리어 기판의 접합 및 에치 백에 의해 형성된다. 층(14)을 n+로 강하게 도핑하여 도 3에 도시된 JFET(10)의 드레인 접점부(drain electrode)(15)를 형성할 수도 있다.
층(14) 위에는 에피택셜 층(16)이 형성되며, 에피택셜 층(16)은 후속적으로 그 위에 형성되는 게이트 층(18)에 대한 정전 용량을 감소시킬 수 있도록 n-로 도핑될 수 있다. 게이트 층(18)은 예를 들면, p+로 도핑된 Si 또는 SiGe일 수 있고 두께는 30-100㎚의 범위일 수 있다. 다음에는, 실리콘 산화물(silicon oxide)같은 유전체 층(20)이 층(18)의 상부에 형성되며, 이 층은 상기 유전체 층에 후속하여 형성되는 소스 전극(21)과의 정전 용량을 감소시키는 기능을 한다.
Si 및 SiGe 에피택셜 층의 성장 온도의 범위는 500℃ 내지 560℃로서, 이는 1994년 3월 29일 등록되어 본 출원의 양수인에게 양도되고 본 명세서에 참조로서 인용되는 비. 에스. 메이어슨(B.S. Meyerson)의 미국 특허 제 5,298,452 호에서 개시된 바와 같이 UHV-CVD(ultra high vacuum chemical vapor deposition)를 사용하여 JFET(10)을 제조하는데 필요한 최고 온도이다. 그러나, 에피택셜 층은 UHV-CVD에 한정되는 것이 아니고 700-800℃의 온도 범위 하에서 저압 에피택시(low pressure epitaxy;LPE)에 의해 또한 성장될 수 있다.
다음으로, 층(20) 내에 창(24)을 여는데, 이 창은 예컨데 에칭 등에 의해 형성되며, 예를 들면 1×1㎛의 크기를 가질 수 있다. 다음에는, 창(24)을 층(16)에서 선택적으로 끝날 수 있는 RIE(reactive ion etching) 등에 의해 게이트 층(18)까지 확장한다. 층(18)이 SiGe 합금이고 층(16)이 Si라면 층(16)이 노출된 때 에칭을 멈추게 하는데 RIE 동안의 굴절률(an index of refraction)의 변화를 사용할 수 있다. 창(24)의 평면도가 도 4에 도시되어 있다.
1995년 3월 7일에 엠. 아리엔조(M. Arienzo) 등에게 허여된 미국 특허 제 5,395,769 호에는 적절한 깊이에서 에칭을 멈출 수 있는 실리콘 에칭 깊이의 제어 방법을 개시하고 있고 이는 본 명세서에서 참고로서 인용된다.
다음으로, 창(24)의 내부의 층(16)의 상부에 SiGe의 에피택셜 그레이드형 층(30)을 성장시킨다. Si(1-x)Gex의 그레이드형 층(30)은 n-로 도핑될 수 있고 x는 층(16)에서는 0일 수 있고 층 두께의 함수에 따라 상부면(upper surface)(31)에서는 0.1까지 변화한다. 다음에는, Si1-yGey에피택셜 층(34)을 층(16) 상부에 성장시킨다(여기서 y는 약 0.15의 상수이다). 층(34)은 JFET(10)의 채널(36)의 중앙 부분을 형성한다. 다음으로, Si(1-z)Gez에피택셜 그레이드형 층(38)을 층(34)의 상부면(37)에 성장시킨다(여기서 z는 층 두께의 함수로서 면(34)에서 약 0.15로부터 층(38)의 상부면(39)에서 0까지 변한다).
층(30, 38)의 Ge 농도 프로파일 및 층(14)의 Ge 함유량은 층(14, 16)에 대한 격자 부정합에 의해 결정된다. JFET(10)에서 필요한 층(30, 34, 38)의 두께와 농도 프로파일을 조합하면 스트레인을 감소시키는 전위(dislocation;轉位)의 발생이 없이 완전히 스트레인된 층(30, 34, 38)을 얻을 수 있다.
제 1 형이 p 형이고 제 2 형이 n 형이면 채널(36)은 p 형이다. 층(30, 38)은 같은 방법으로 그레이딩하는 것이 여전히 필요하다. 모든 방향으로 스트레인이 있다. "압축적(compressive)" 이라고 하는 것은 일반적으로 작은 격자 상에 더 큰 격자가 성장되어 그것의 인-플레인(in-plane) 격자 상수가 하부에 놓인 격자 상수에 일치하도록 압축되어야 하는 것을 의미한다. 그러나 그렇게 함으로써, 평면 내에서 압축적인 스트레인을 받는, 상부에 형성된 층의 격자는 수직 방향(전류 흐름 방향은 도 6의 화살표(50)로 도시되어 있다)으로 장력의 스트레인을 받게 된다.
층(30, 34, 38)의 에피택셜 침착 또는 성장은 층(30)에 대해 우선적 또는 선택적이고 실리콘 산화물 같은 유전체 층(20) 상부에서는 핵 생성(nucleation)은 발생하지 않는다. 마스킹 층으로서 적합한 다른 산화물은 시. 캐브럴 쥬니어(C. Cabral, Jr.) 등에게 허여되어 본 출원의 양수인에게 양도된 미국 특허 제 5,427,630 호에 개시되어 있으며, 이 문헌에서는 참고로서 인용된다.
다음으로, Si 같은 전도성 물질의 층(44)을, 도 3, 5, 6에 도시된 바와 같이 뒤이어 패터닝되는 층(38) 및 유전체 층(20)의 상부에 침착한다. 층(44)은 강하게 도핑된 n++일 수 있고 JFET(10)의 소스 전극(21)을 제공하는 기능을 한다.
하부 층(bottom layer)(14) 및 상부 층(top layer)(44)은 각각 JFET(10)의 드레인 전극(15) 및 소스 전극(21)을 구성한다. p형 층(18)은 JFET(10)의 게이트 전극(19)을 구성하고 전도성 채널(36)을 사면에서 완전히 둘러싼다. 따라서 게이트 전극(19)은 전하 캐리어(charge carrier)를 완전히 제어할 수 있게 되고 쇼트 채널 효과는 가능하지 않다. 게이트 전극(19)이 채널(36)의 사면을 둘러싸고 있으므로, JFET(10)의 변조 효율(modulation efficiency)은 최적화된다. 그러나 채널(36)의 두 면에만 게이트 전극(19)이 있어도 JFET(10)의 동작이 가능하다.
SiGe 층(38) 내의 Ge의 z의 그레이딩 및 Ge 함유량의 y의 선택은 채널(36)의 소스 쪽에서 전계(electric field)가 유도되도록 선택되며, 그 결과 이것은 전자를 가속하여 이미 고속인 상태로 채널(36) 내로 쏘아 보냄으로써 관성 효과 문제가 발생하지 않게 된다. 채널(36)은 스트레인된 SiGe로 만들어져서 가벼운 전자 실효 질량이 도 6의 화살표(50)에 의해 도시된 수직 방향의 운송에 유리하다. 채널(36)의 드레인 측의 SiGe 층(30) 내의 Ge의 x를 그레이딩시키면 전계가 감소되고, 따라서 항복 전압(breakdown voltage)과 디바이스의 신뢰성이 증가되며, 전류 포화(current saturation)가 향상되어 트랜지스터의 이득이 증가된다. 소스 측 또는 드레인 측의 바로 옆에 Ge를 부분적으로 그레이딩시키는 것이 JFET(10)의 제조 및 동작에서 가능하다.
게이트 길이는 p형 층(18)의 두께에 의해서 결정되므로, 층(18)의 두께는 1㎚의 정확도로 0.1㎛ 즉 100㎚ 내지 30㎚ 범위와 같이 0.1 이하의 크기(sub 0.1 dimension)로 스케일 다운될 수 있다.
게이트 길이 즉 p형 층(18)의 두께는 수 나노미터, 예컨데 5 ㎚에서 최대 수백 나노미터일 수 있다. 층(18)이 얇게 만들어질수록 p형 층(18)의 저항값이 커지고, 따라서 응답의 감소, 즉 게이트의 시상수(time constant)가 감소하기 때문에 30 내지 100 ㎚의 범위가 최적 조건으로 주어진다. 5 ㎚의 게이트 길이도 가능하다.
강하게 도핑된 에피택셜 층이 이온 주입과 어닐링의 필요성 없이 성장될 수 있으므로 직렬인 소스와 드레인 저항값은 대단히 낮을 수 있다. 기생 용량은 SIMOX 같은 공정에 의해 제조된 SOI 웨이퍼의 사용과, p형 층(18)의 하부에 약하게 도핑된 n-층(16)의 추가 및 p형 층(18)의 상부의 유전체 층(20)에 의해 최소화될 수 있다. 게이트, 즉 층(18)의 하부의 n-층(16)은 디바이스에 전기적 접촉부를 형성하는데 유용하다. 도 3, 6, 7에 도시된 JFET(10)의 고유 스위칭 시간은 게이트 길이가 50㎚인 경우 약 1 ㎰ 이하이다.
도 6, 7, 8에서, 패터닝된 층(44) 및 유전층(20)의 상부에 유전층(52)을 형성할 수 있다. 에칭에 의해 게이트 전극(19), 소스 전극(21), 드레인 전극(15)을 노출시켜 유전층(52) 내에 창(53-55)을 열 수 있다. 도 7 및 8에 도시된 상호결선부(interconnects)(56-58)로서, 금속층 또는 에피택셜 성장된 강하게 도핑된 폴리 Si 또는 Si/SiGe를 침착하여 패터닝할 수 있다. 상호결선부(56-58)가 금속이면, 실리콘에 대한 접점부는 400℃에서 1 내지 5분 동안의 금속 소결(metal sintering)에 의해 만들 수 있다. 게이트 전극(19) 및 드레인 전극(15)은 강하게 도핑된 n 층(14)과 p 층(18)을 각각 반응성 이온 에칭에 의해 규정되는 상호결선으로서 사용할 수 있다. JFET(10)은 고속 LSI 로직뿐만 아니라 고주파, 마이크로파, 밀리미터파 증폭기 회로에 사용될 수 있다.
게이트가 채널을 완전히 둘러싸고 게이트 길이가 수십 나노미터까지 스케일링 가능한 수직 접합형 전계 효과 트랜지스터가 개시되고 도시되었지만, 오로지 여기에 첨부된 청구 범위에 의해 한정되는 본 발명의 넓은 범위를 벗어나지 않고 변경 및 변형이 가능하다는 것은 당업자에게 명백하다.
본 발명은 위성과 무선 광역 통신망 및 통신 장비에 사용되는 마이크로파 및 밀리미터파 주파수 대역에서 동작이 가능한 실리콘 기술에 근거를 둔, .1 미크론 이하 단위의 채널 길이를 가지는 대규모 집적 회로에 적합한 접합형 전계 효과 트랜지스터를 제공한다.
본 발명은 또한 게이트가 소스와 자기 정렬된(self aligned) 접합형 전계 효과 트랜지스터 구조를 제공한다.
본 발명은 또한 게이트의 길이가 쇼트 채널 효과 또는 관성 효과 없이 0.1 미크론 이하로 쉽게 스케일링될 수 있는 접합형 전계 효과 트랜지스터 구조를 제공한다.
본 발명은 또한 채널 그 자체가 스트레인된 SiGe로 만들어져 가벼운 전자 실효 질량의 수직 방향 운송에 유리한 접합형 전계 효과 트랜지스터 구조를 제공한다.
본 발명은 또한 채널의 소스 단에서의 SiGe 그레이딩이 채널 내로 캐리어(전자)를 고속으로 가속하거나 주입하는 전계를 제공하는 접합형 전계 효과 트랜지스터 구조를 제공한다.
본 발명은 또한 채널의 드레인 단에서의 SiGe 그레이딩이 전계를 감소시켜 항복 전압 및 디바이스의 신뢰도를 증가시키며 전류 포화를 향상시켜 트랜지스터의 이득을 향상시키는 접합형 전계 효과 트랜지스터 구조를 제공한다.
본 발명은 또한 강하게 도핑된 에피택셜 층이 이온 주입과 어닐링 없이 성장될 수 있으므로 직렬인 소스 및 드레인의 직렬 저항값이 대단히 낮은 접합형 전계 효과 트랜지스터 구조를 제공한다.
본 발명은 또한 벌크 실리콘 및/또는 실리콘-온-절연체(SOI) 기판에 적합한 접합형 전계 효과 트랜지스터 구조를 제공한다.
본 발명은 또한 고속 LSI 로직에 적합한 접합형 전계 효과 트랜지스터 구조를 제공한다.
본 발명은 또한 에피택셜 층이 UHV-CVD에 의하여 성장될 경우 이온 주입이나 또는 560℃ 이상의 다른 고온 단계를 필요로 하지 않는 전계 효과 트랜지스터 제조 공정을 제공한다.
Claims (25)
- ① 제 1 형의 제 1 반도체 층과,② 상기 제 1 반도체 층의 상부에 형성되고 약하게 도핑된 제 1 형의 제 2 반도체 층과,③ 상기 제 2 반도체 층의 상부에 형성되고, 상기 제 2 반도체 층의 일부분을 노출시키는 개구부(opening)를 포함하는 제 2 형의 제 3 반도체 층과,④ 상기 제 3 반도체 층의 상부에 형성되고, 상기 제 3 반도체 층의 상기 개구부와 통하는 개구부(opening)를 포함하는 유전체 층(layer of dielectric material)과,⑤ 상기 제 3 반도체 층의 상기 개구부 내에 형성된, Si1-xGex로 된 제 1 형의 제 4 반도체 층―x는 두께에 따라 증가함―과,⑥ 상기 제 3 반도체 층의 상기 개구부 내에 형성된, Si1-yGey로 된 제 1 형의 제 5 반도체 층―y는 두께에 따라 실질적으로 상수임―과,⑦ 상기 유전체 층의 상기 개구부 내에 형성된, Si1-zGez로 된 제 1 형의 제 6 반도체 층―z는 두께에 따라 감소함―을포함하는 접합형 전계 효과 트랜지스터.
- 제 1 항에 있어서,상기 제 1 반도체 층의 하부에 절연성 기판(insulating substrate)을 더 포함하는 접합형 전계 효과 트랜지스터.
- 제 1 항에 있어서,상기 유전체 층 및 상기 제 6 반도체 층의 상부에 형성된 Si로 된 제 1 형의 제 7 반도체 층을 더 포함하는 접합형 전계 효과 트랜지스터.
- 제 1 항에 있어서,상기 제 3 반도체 층 및 상기 유전체 층이 다수의 개구부를 가지며, 상기 유전체 층의 개구부는 상기 제 3 반도체 층의 각 개구부와 통하며, 상기 제 3 반도체 층의 개구부는 상기 제 2 반도체 층의 일부를 노출시키는 접합형 전계 효과 트랜지스터.
- 제 4 항에 있어서,상기 유전체 층의 상부 및 상기 다수의 개구부 내의 상기 제 6 반도체 층 상부에 형성되어 상기 제 4 및 제 5 반도체 층에 의해 상기 다수의 개구부의 각 개구부 내에 형성되는 다수의 채널을 상호 연결하는 제 1 형의 제 7 반도체 층을 더 포함하는 접합형 전계 효과 트랜지스터.
- 제 1 항에 있어서,상기 제 1 형은 n형이고 상기 제 2 형은 p형인 접합형 전계 효과 트랜지스터.
- 제 1 항에 있어서,상기 제 1 형은 p형이고 상기 제 2 형은 n형인 접합형 전계 효과 트랜지스터.
- 제 1 항에 있어서,상기 제 3 층은 미리 결정된 두께를 가지고 게이트 전극을 형성하는 접합형 전계 효과 트랜지스터.
- 제 8 항에 있어서,상기 두께는 30 내지 100 ㎚의 범위인 접합형 전계 효과 트랜지스터.
- 제 8 항에 있어서,상기 제 3 층의 두께가 상기 트랜지스터의 채널 길이를 결정하는 접합형 전계 효과 트랜지스터.
- 제 1 항에 있어서,상기 제 5 층이 스트레인되어 상기 제 5 층 내에서 가벼운 전자 실효 질량의 운송이 상기 제 3 층으로 진행하는 운송에 유리한 접합형 전계 효과 트랜지스터.
- 제 1 항에 있어서,상기 제 6 층이 그레이딩되어 전계를 유도함으로써 캐리어를 가속하여 캐리어를 상기 제 5 층 내로 고속으로 쏘아 보내는 접합형 전계 효과 트랜지스터.
- 제 1 항에 있어서,상기 개구부 내의 상기 제 5 반도체 층이 상기 제 3 반도체 층 및 상기 유전체 층의 계면 위로 확장되는 접합형 전계 효과 트랜지스터.
- 제 1 항에 있어서,x가 약 0에서 약 0.1까지 증가하는 접합형 전계 효과 트랜지스터.
- 제 1 항에 있어서,y가 약 0.1에서 약 0.3의 범위인 접합형 전계 효과 트랜지스터.
- 제 1 항에 있어서,z가 약 0.15에서 약 0까지 감소하는 접합형 전계 효과 트랜지스터.
- ① 제 1 형의 제 1 반도체 층을 형성하는 단계와,② 상기 제 1 반도체 층의 상부에 약하게 도핑된 제 1 형의 제 2 반도체 층을 형성하는 단계와,③ 상기 제 2 반도체 층의 상부에, 상기 제 2 반도체 층의 일부분을 노출시키는 개구부(opening)를 포함하는 제 2 형의 제 3 반도체 층을 형성하는 단계와,④ 상기 제 3 반도체 층의 상부에, 상기 제 3 반도체 층의 상기 개구부와 통하는 개구부(opening)를 포함하는 유전체 층(layer of dielectric material)을 형성하는 단계와,⑤ 상기 제 3 반도체 층의 상기 개구부 내에, Si1-xGex로 된 제 1 형의 제 4 반도체 층을 형성하는 단계―x는 두께에 따라 증가함―와,⑥ 상기 제 3 반도체 층의 상기 개구부 내에, Si1-yGey로 된 제 1 형의 제 5 반도체 층을 형성하는 단계―y는 두께에 따라 실질적으로 상수임―와,⑦ 상기 유전체 층의 상기 개구부 내에, Si1-zGez로 된 제 1 형의 제 6 반도체 층을 형성하는 단계―z가 두께에 따라 감소함―를포함하는 접합형 전계 효과 트랜지스터 제조 방법.
- 제 17 항에 있어서,상기 유전체 층 및 상기 제 6 반도체 층의 상부에 Si로 된 제 1 형의 제 7 반도체 층을 형성하는 단계를 더 포함하는 접합형 전계 효과 트랜지스터 제조 방법.
- 제 17 항에 있어서,상기 유전체 층 및 상기 제 3 반도체 층 내에 상기 제 2 반도체 층의 일부를 노출시키는 다수의 개구부를 형성하는 단계를 더 포함하는 접합형 전계 효과 트랜지스터 제조 방법.
- 제 19 항에 있어서,상기 유전체 층의 상부 및 상기 다수의 개구부 내의 상기 제 6 반도체 층 상부에 제 1 형의 제 7 반도체 층을 형성함으로써, 상기 제 4 및 제 5 반도체 층에 의해 상기 다수의 개구부의 각 개구부 내에 형성되는 다수의 채널을 상호 연결하는 단계를 더 포함하는 접합형 전계 효과 트랜지스터 제조 방법.
- 제 17 항에 있어서,상기 제 4 반도체 층 내의 SiGe에서 Ge의 조성(composition)을 그레이딩시켜 상기 제 4 층이 스트레인되도록 함으로써, 상기 제 5 층 내에서 가벼운 전자 실효 질량의 운송이 상기 제 3 층으로 진행하는 운송에 유리하도록 하는 단계를 더 포함하는 접합형 전계 효과 트랜지스터 제조 방법.
- 제 17 항에 있어서,상기 제 6 층 내의 SiGe에서 Ge의 조성을 그레이딩시킴으로써, 캐리어를 가속하여 캐리어를 상기 제 5 층 내로 고속으로 쏘아 보내도록 하는 단계를 더 포함하는 접합형 전계 효과 트랜지스터 제조 방법.
- 제 17 항에 있어서,상기 제 4 반도체 층의 형성 단계는 x를 약 0에서 약 0.1까지 증가시키는 단계를 포함하는 접합형 전계 효과 트랜지스터 제조 방법.
- 제 17 항에 있어서,상기 제 5 반도체 층의 형성 단계는 y를 약 0.1부터 약 0.3의 범위에서 정하는 단계를 포함하는 접합형 전계 효과 트랜지스터 제조 방법.
- 제 17 항에 있어서,상기 제 6 반도체 층의 형성 단계는 z를 약 0.15에서 약 0까지 감소시키는 단계를 포함하는 접합형 전계 효과 트랜지스터 제조 방법.
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