KR20010090454A - 반도체 장치의 제조 방법 및 반도체 장치 - Google Patents

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Abstract

본 발명은 낮은 Ge 농도의 제1 SiGe 층을 형성하는 공정과, 상기 제1 SiGe 층 중에 산소를 이온 주입한 후 어닐링하여 산화막을 형성하는 공정과, 상기 제1 SiGe 층상에 상기 제1의 SiGe 층보다 Ge 농도가 높은 제2 SiGe 층을 형성하는 공정과, 상기 제2 SiGe 층상에 왜곡 Si 층을 형성하는 공정과, 상기 왜곡 Si 층을 채널 영역으로 하는 전계 효과 트랜지스터를 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법이다. 본 발명에 의해 결함이 없는 양질인 매립 산화막과 큰 왜곡 Si 층을 갖는 반도체 기판상에 전계 효과 트랜지스터가 형성되어, 고속이고 또한 저소비 전력인 반도체 장치를 실현할 수 있다.

Description

반도체 장치의 제조 방법 및 반도체 장치{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 장치의 제조 방법 및 반도체 장치에 관한 것이다.
현재 반도체 소자의 중핵적 존재인 실리콘 MOS 전계 효과 트랜지스터는 소자 치수의 미세화, 특히 게이트 길이의 축소에 의해서 고밀도 집적화와 구동력의 증대를 동시에 달성하여 왔다. 그러나 가까운 장래에 종래의 추세에 따른 소자의 미세 화는 물리적, 경제적인 벽에 부딪치게 될 것이 지적되고 있다. 그래서, 금후에는 미세화 이외의 수법에 의한 고속화 및 저소비 전력화의 기술을 확립할 필요가 있다.
그래서, 최근 Si 기판 상에 형성된 응력 완화 SiGe를 기반으로 하여, 이 위에 얇게 형성된 왜곡 Si 층을 형성한 반도체 기판을 이용한 전계 효과형 트랜지스터가 제안되었다. 이 전계 효과형 트랜지스터는, 상기 왜곡 Si 층에서 캐리어가 높은 이동도 특성을 나타내기 때문에, 이것을 채널 영역으로서 사용함으로써 고속이고 또한 저소비 전력화를 도모할 수 있다.
한편, 전계 효과 트랜지스터의 단채널 효과 억제를 위한 채널 불순물의 고농도화는 소스/드레인 확산층의 기생 용량의 증대를 초래한다. 이 기생 용량의 저감을 위해, 실리콘 웨이퍼 상에 실리콘 산화막을 구비하고 또한 상기 실리콘 산화막 에 반도체층을 구비하는 SOI 구조를 갖는 반도체 기판의 사용이 유효하다는 것이 알려져 있다.
그래서, 상기 SOI 구조와 왜곡 Si 층을 겸비한 반도체 기판을 이용한 MOS 전계 효과 트랜지스터가 특개평 9-321307호 공보에 기재되어 있다.
도 1을 이용하여, 특개평 9-321307호 공보에 기재된 종래의 반도체 장치의 제조 방법 및 그 구조에 관해서 설명한다.
도 1에 도시한 바와 같이, Si 웨이퍼(1) 상에, Ge 농도가 서서히 커지도록 경사지게 하면서 경사 SiGe 층(2)을 형성한다. 다음에, 이 경사 SiGe 층(2) 상에, 응력을 충분히 완화할 정도로 두텁게 하여, 응력 완화를 위한 SiGe 층(3)(Ge 농도 20 atm%)을 형성한다.
이 후, 응력 완화 SiGe 층(3) 중에 산소를 이온 주입하고, 고온으로 어닐링(1300 ℃)하여, 응력 완화 SiGe 층(3) 중에 매립 산화막(4)을 제작한다.
다음에, 응력 완화 SiGe 층(3) 상에 얇게 Si를 에피택셜 성장시킴으로써 왜곡 Si 층(5)을 형성한다.
또한, 이러한 구조의 반도체 기판에 왜곡 Si 층(5)을 채널 영역으로 하는 전계 효과 트랜지스터를 작성하여 반도체 장치를 얻었다.
이러한 반도체 장치에 있어서, 왜곡 Si 층(5)에 있어서의 캐리어의 이동도를 더욱 향상시키기 위해서는 왜곡 Si 층(5)에 보다 큰 왜곡을 넣는 것이 유효하다.
도 1의 구조에 있어서 왜곡 Si 층(5)에 큰 왜곡을 넣기 위해서는, 응력 완화 SiGe 층(3)의 Ge 농도를 보다 크게 하여, Si와의 격자 상수의 차를 크게 해야만 한다는 것이 알려져 있다.
한편, SOI 구조의 효과를 충분히 얻기 위해서 균일하고 연속적인 고품질의매립 산화막(4)을 형성할 필요가 있다. 이것을 위해서는, 산소를 이온 주입한 후에 고온 어닐링(1300 ℃)하는 것이 필요하다.
그러나, SiGe는 Ge 농도가 커지면 그 융점(融點)이 강하하는 성질이 있다. 이 때문에, 응력 완화 SiGe 층의 Ge 농도를 20 atm% 보다도 크게 한 경우, 상기 고온 어닐링을 행하면, SiGe 층의 융해나, 산소나 Ge의 휘발이 생긴다. 그 결과 균일하고 연속적인 고품질의 매립 산화막(4)을 형성할 수 없다.
또한, 상기 구성의 반도체 장치는 고전압을 인가했을 때 내압 특성의 향상될 것이 요구된다.
본 발명은 상기 문제점을 감안하여 이루어진 것이다.
본 발명의 목적은 표면의 왜곡 Si 층에 큰 왜곡이 들어가도록 SiGe 층의 Ge 농도를 크게 하고, 또한 고품질인 매립 산화막을 갖는 반도체 기판을 제조하고, 이 반도체 기판을 이용함으로써 소스/드레인 확산층의 기생 용량을 저감하여 고속이고 또한 저소비 전력인 반도체 장치를 실현하는 것에 있다.
또한, 본 발명의 목적은 내압 특성이 높은 향상된 반도체 장치를 제공하는 것다.
본 발명의 반도체 장치 제조 방법은,
기판 상에 제1 SiGe 층을 형성하는 공정,
상기 제1 SiGe 층 중에 산소를 이온 주입한 후, 기판을 어닐링하여 산화막을 형성하는 공정,
상기 제1 SiGe 층상에 상기 제1 SiGe 층보다 Ge 농도가 높은 제2 SiGe 층을 형성하는 공정,
상기 제2 SiGe 층상에 왜곡 Si 층을 형성하는 공정,
상기 왜곡 Si 층을 채널 영역으로 하는 전계 효과 트랜지스터를 형성하는 공정을 포함한다.
또한, 본 발명의 반도체 장치는,
반도체 기판, 및
상기 반도체 기판 상에 형성된 전계 효과 트랜지스터를 포함하는데,
상기 반도체 기판은
베이스와,
상기 베이스 상에 형성된 산화막과,
상기 산화막 상에 형성된 제1 SiGe 층과,
상기 제1 SiGe 층상에 형성된 상기 제1 SiGe 층보다도 Ge 농도가 높은 제2 SiGe 층과,
상기 제2 SiGe 층상에 형성된 왜곡 Si 층을 갖고 있고,
상기 전계 효과 트랜지스터는
상기 왜곡 Si 층에 있는 채널 영역과,
상기 왜곡 Si 층에 상기 채널 영역을 사이에 두고 상호 이격하여 설치된 소스 영역 및 드레인 영역 -소스 영역 및 드레인 영역의 계면은 각각 상기 제1 SiGe 층에 접하고 있음-과,
상기 채널 영역 상에 설치된 게이트 절연막과,
상기 게이트 절연막 상에 설치된 게이트 전극을 갖고 있다.
본 발명의 제조방법에 있어서는, 우선 Ge 농도가 낮은 제1 SiGe 층에 매립 산화막을 형성한다. 상기 매립 산화막은 제1 SiGe 층의 Ge 농도가 저농도이기 때문에, 고온에서 어닐링을 실시하더라도 SiGe 층의 융해나, 산소나 Ge의 휘발이 생기지 않는다. 그 때문에, 균일하고 연속적인 양호한 매립 산화막이 얻어진다. 계속해서 제1 SiGe 층상에 Ge 농도가 높은 제2 SiGe 층을 성장시키고, 이 위에 왜곡 Si 층을 형성한다. 그것에 따라 왜곡 Si 층의 결정격자에 큰 왜곡이 인가된다.
또한, 본 발명의 반도체 장치는 상기 제1 SiGe 층상에 Ge 농도가 높은 제2 SiGe 층을 지니고, 이 제2 SiGe 층 상에 왜곡 Si 층이 형성되어 있다. 그 때문에, 상기 왜곡 Si 층은 큰 왜곡이 인가되어 있다. 또한, Ge 농도가 낮은 제1 SiGe 층은 Ge 농도가 높은 제2 SiGe 층에 비교하여 대역 갭이 크다. 따라서, 소스/드레인 영역 계면에서의 pn 접합 계면이 제1 SiGe 층에 면하는 구성을 갖는 전계 효과 트랜지스터에서는 게이트 전극에 고전압을 인가한 경우라도 상기 pn 접합에 있어서의 공핍층의 신장이 커져서 내압 특성이 높아진다.
도 1은 종래의 반도체 기판의 단면도.
도 2는 본 발명의 실시예의 반도체 장치의 제조 공정을 설명하는 단면도.
도 3은 본 발명의 실시예의 반도체 장치의 제조 공정을 설명하는 단면도.
도 4는 본 발명의 실시예의 반도체 장치의 제조 공정을 설명하는 단면도.
도 5는 본 발명의 실시예의 반도체 장치의 단면도.
도 6은 SiGe의 Ge 농도와 융점의 관계를 나타내는 그래프.
<도면의 주요 부분에 대한 부호의 설명>
11 : Si 웨이퍼
12 : 경사 SiGe 층
13, 15 : 제1 SiGe 층
14 : 매립 산화막
16 : 제2 SiGe 층
17 : 왜곡 SiGe 층
18 : 게이트 절연막
19 : 게이트 전극
다음에, 본 발명의 실시예에 대해 도면을 참조하여 상세하게 설명한다.
도 2 내지 도 4는 본 실시예의 반도체 장치의 제조 공정을 설명하는 단면도이다.
도 5는 본 실시예의 반도체 장치를 설명하는 단면도이다.
우선, 반도체 기판의 제조방법을 설명한다.
도 2에 도시한 바와 같이, Si 웨이퍼(11) 상에 Ge 농도가 0 atm% 에서 10 atm% 까지 서서히 커지는 경사 SiGe 층(12)을 두께 0.8 μm 에피택셜 성장시켰다.
다음에, 경사 SiGe 층(12) 상에 연속하여, Ge 농도가 10 atm%로 일정한 제1 SiGe 층(13)을 두께 1 μm 에피택셜 성장하였다.
다음에, 제1 SiGe 층(13) 중에, 4×1017cm-2의 도우즈량, 가속 에너지 180 keV의 조건에서 산소 이온을 이온 주입하여, 1350 ℃에서 6시간 어닐링하였다. 그것에 따라, 제1 SiGe 층(13)의 표면에서 350 nm에서 450 nm까지의 위치에 걸쳐서 두께 100 nm의 매립 산화막(14)을 형성하였다. 이 매립 산화막의 형성 범위는 상기 방법으로 산소 이온을 고밀도 또한 고정밀도로 주입할 수 있는 범위였다.
다음에, 도 3에 도시한 바와 같이, 제1 SiGe 층(13)을 에칭하고 박막화하는 것이 바람직하다.
본 실시예에서는 제1 SiGe 층(13)을 표면에서 300 nm 에칭하여, 매립 산화막(14) 상에 50 nm의 제1 SiGe 층(15)을 남겼다. 에칭할 때는 제1 SiGe 층의 일부를 에칭하고, 제1 SiGe 층을 잔류시킬 필요가 있다. 제1 SiGe 층을 전부 에칭하면, 후속 공정에 있어서 결정성이 높은 제2 SiGe 층을 에피택셜 성장할 수 없다.
다음에, 제1 SiGe 층(15) 상에, Ge 농도 30 atm%의 제2 SiGe 층(16)을 두께 150 nm 에피택셜 성장시켜, 단결정층을 형성하였다.
다음에 Si 층을 에피택셜 성장에 의해서 두께 20 nm의 단결정층을 형성함으로써, 왜곡 Si 층(17)을 형성하였다.
이상과 같이 하여 본 발명의 실시예에 따르는 반도체 기판이 얻어졌다.
본 실시예에 따른 반도체 기판은, 왜곡 Si 층(17) 바로 아래의 제2 SiGe 층(16)은 Ge 농도가 30 atm%로 크기 때문에, 왜곡 Si 층(17)에 충분히 왜곡을 인가할 수 있다. 또한, 매립 산화막(14)을 형성하기 위한 제1 SiGe 층(13)은 Ge 농도가 10 atm%로 낮기 때문에, 융점이 충분히 높으므로, 양호한 매립 산화막을 형성하기 위한 고온 어닐링이 가능하다.
다음에, 이와 같이 하여 얻어진 왜곡 Si 층(17)을 표면에 갖는 반도체 기판에 대하여 전계 효과 트랜지스터를 형성하였다.
도 4에 도시한 바와 같이, 상기 반도체 기판을 800 ℃, 드라이 분위기 속에서 열 산화하여 게이트 절연막(18)으로 되는 실리콘 산화막을 두께 3 nm 형성하였다. 다음에, 이 게이트 산화막(18) 상에 n형 다결정 Si를 두께 200 nm 피착하여, 패터닝함으로써, 게이트 전극(19)을 형성하였다.
다음에, 도 5에 도시한 바와 같이, 게이트 전극(19)을 마스크로 하여, As 이온을 제2 SiGe 층(16)과 제1 SiGe 층(15)의 계면까지 이온 주입하여, 소스 영역 및 드레인 영역(20)을 형성하였다. 소스 영역, 드레인 영역(20)의 각각의 계면은 제1 SiGe 층(13) 중 또는 제1 SiGe 층(13)과 제2 SiGe 층(15)과의 계면에 위치하고 있다. 즉, 소스 영역 및 드레인 영역(20)의 계면은 제1 SiGe 층(13)에 접하고 있다. 그것에 따라, 반도체 장치의 내압 특성을 높이게 된다. 소스 영역, 드레인 영역(20)의 각각의 계면은 제1 SiGe 층(13) 중 또는 제1 SiGe 층(13) 중에 존재하고 있어도 좋다.
이 전계 효과 트랜지스터의 채널 영역은 왜곡 Si 층(17)에 존재한다.
이와 같이 하여, 본 발명의 실시예에 따르는 반도체 기판 상에 MOS형 전계 효과 트랜지스터를 완성하였다.
또, 본 발명의 실시예에 있어서, 균일한 연속적인 양질의 산화막을 얻기 위해서, 산소 이온 주입 후의 어닐링 온도는 1280 ℃ 이상인 것이 바람직하다. 또한, 산소 이온 주입 후의 상기 어닐링 온도는 1380 ℃ 이하인 것이 바람직하다.
도 6은 SiGe의 Ge 농도와 융점의 관계를 나타내는 그래프이다.
도 6에 도시한 바와 같이, 제1 SiGe 층(13)의 융점 온도(실선)를, 매립 산화막(14)을 형성할 수 있는 최저한의 어닐링 온도 1280 ℃ 이상으로 설정하기 위해서, 적어도 Ge 농도를 20 atm% 이하로 하는 것이 바람직하다. 또한, 제1 SiGe 층의 Ge 농도는 1 atm% 이상으로 하는 것이, 제2 SiGe 층의 격자 정합을 취하는 데에 있어서 바람직하다.
본 발명의 실시예의 효과를 얻기 위해서 보다 바람직한 제1 SiGe 층의 Ge 농도는 5 atm% 이상 15 atm% 이하이다.
한편, 제2 SiGe 층(16)은 적어도 Ge 농도가 제1 SiGe 농도보다 크면, 왜곡 Si 층(17)에 의해 큰 왜곡을 제공할 수 있다. 또한, 각 층간의 왜곡의 정합성을 취하기 위해서, 제2 SiGe 층(16)의 Ge 농도는 90 atm% 이하인 것이 바람직하다.
본 발명의 실시예의 효과를 얻기 위해서 보다 바람직한 제2 SiGe 층의 Ge 농도는 15 atm% 이상 80 atm% 이하이다. 보다 바람직하게는, 20 atm% 이상 80 atm%이하이다.
또한, 제1 SiGe 층과 격자 정합을 도모하고, 또한 왜곡 Si 층(27)에 의해 큰 왜곡을 제공하기 위해서 제2 SiGe 층(16)의 Ge 농도를, 제1 SiGe 층의 Ge 농도보다 높은 농도, 예를 들면 15 atm%에서 90 atm%까지의 범위에서 막 두께 방향으로 변화하게 한 경사 조성으로 해도 좋다. 이 때, 제2 SiGe 층(16)의 Ge 농도는 왜곡 Si 층(17)측을 높게 한다.
본 발명에 있어서, 매립 산화막(14) 상의 제1 SiGe 층(15)의 막 두께는 격자 완화시키기 위해서 1 nm 이상 400 nm 이하인 것이 바람직하다.
제2 SiGe 층의 막 두께는 격자 완화시키기 위해서 1 nm 이상 400 nm 이하인 것이 바람직하다.
또한, 왜곡 Si 층(17)에 의해 큰 왜곡을 도입하기 위해서는, 제2 SiGe 층(16)은 매립 산화막 상의 제1 SiGe 층(15)보다도 그 막 두께가 큰 것이 바람직하다. 제2 SiGe 층의 막 두께와, 매립 산화막 상의 제1 SiGe 층(15)의 막 두께의 비(매립 산화막 상의 제1 SiGe 층(15)의 막 두께/제2 SiGe 층의 막 두께)는 1 이상인 것이 바람직하다.
본 발명의 실시예에 따르는 반도체 기판의 왜곡 Si 층(17)에 관한 응력을 계산에 의해 구한다.
우선, 간단화하기 위해서 왜곡 Si 층(17)과 매립 산화막(14)의 응력을 무시한다. 왜곡 Si 층(17)에 관한 응력은 제1 SiGe 층(15)과 제2 SiGe 층(16)의 응력 밸런스로부터 결정된다. 제1 SiGe 층(15)과 제2 SiGe 층(16)의 두께를 각각 T2 및T3,완전 완화 시의 격자 상수를 a2 및 a3으로 하고, 응력 밸런스했을 때의 xy 평면의 격자 상수를 a로 한다. 이 때 제2 SiGe 층(16)의 압축력과 제1 SiGe 층(15)의 장력의 밸런스는,
(a3-a)T3=(a-a2)T2
이다. 이것으로부터
으로 된다. 또한, SiGe의 격자 상수는 Ge 농도 x에 비례한다고 가정할 수 있어,
이다.
여기서, aGe 및 aSi는 Ge 및 Si의 통상의 격자 상수이다.
따라서, 수학식 1은
T2=T3의 경우에는,
로 되고, 왜곡 Si 층(17)의 xy 평면의 격자 상수가 제1 SiGe 층(15)과 제2 SiGe 층(16)의 Ge 농도의 평균치와 같게 되는 응력이 가해지게 된다.
따라서, x3>x2로부터, Ge 농도가 다른 2층의 SiGe 층에 의해서, 왜곡 Si 층에는 항상 제1 SiGe 단층보다 큰 왜곡을 넣는 것이 가능해진다. 예를 들면, 상기실시예에서는 실효적으로 x=0.2의 왜곡을 Si에 도입할 수 있다.
이상과 같이, 본 발명의 반도체 장치의 제조 방법에 의해, 양질인 매립 산화막과 큰 왜곡 Si 층을 갖는 반도체 기판 상에 전계 효과 트랜지스터를 형성할 수 있고, 고속이고 또한 저소비 전력인 반도체 장치를 실현할 수 있다. 또한, 본 발명의 반도체 장치는 큰 왜곡 Si 층을 갖는 반도체 기판 상에 전계 효과 트랜지스터가 형성되어 있어, 고속이고 또한 저소비 전력인 반도체 장치를 실현할 수 있다. 또한, Ge 농도가 낮은 제1 SiGe 층은 Ge 농도가 높은 제2 SiGe 층에 비교하여 대역 갭이 크다. 따라서, 소스/드레인 영역 계면에서의 pn 접합 계면이 제1 SiGe 층에 면하는 경우, 상기 pn 접합의 내압 특성이 높아진다.

Claims (20)

  1. 반도체 장치의 제조 방법에 있어서,
    기판 상에 제1 SiGe 층을 형성하는 공정;
    상기 제1 SiGe 층 중에 산소를 이온 주입한 후, 기판을 어닐링하여 산화막을 형성하는 공정;
    상기 제1 SiGe 층 상에 상기 제1 SiGe 층보다 Ge 농도가 높은 제2 SiGe 층을 형성하는 공정;
    상기 제2 SiGe 층 상에 왜곡 Si 층을 형성하는 공정;
    상기 왜곡 Si 층을 채널 영역으로 하는 전계 효과 트랜지스터를 형성하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 산화막을 형성하는 공정 후에 행해지는, 상기 제1 SiGe 층의 표면을 일부 제거하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 제1 SiGe 층의 Ge 농도는 1 atm% 이상 20 atm% 이하인 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 상기 제2 SiGe 층의 Ge 농도는 제1 SiGe 층의 Ge 농도보다도 크고 90 atm% 이하인 반도체 장치의 제조 방법.
  5. 제1항에 있어서, 상기 산화막을 형성하는 공정에서의 어닐링 온도는 1280 ℃ 이상 1350 ℃ 이하인 반도체 장치의 제조 방법.
  6. 제1항에 있어서, (상기 산화막 상의 제1 SiGe 층의 막 두께/상기 제2 SiGe 층의 막 두께)는 1 이상인 반도체 장치의 제조 방법.
  7. 제6항에 있어서, 상기 산화막 상의 상기 제1 SiGe 층의 막 두께는 1 nm 이상 400 nm 이하의 범위 내에 있고,
    제2 SiGe 층의 막 두께는 1 nm 이상 400 nm 이하의 범위 내에 있는 반도체 장치의 제조 방법.
  8. 제1항에 있어서, 상기 제2 SiGe 층 및 왜곡 Si 층은 에피택셜 성장에 의해 형성되는 반도체 장치의 제조 방법.
  9. 제1항에 있어서, 상기 기판은 실리콘 웨이퍼 상에 Ge 농도가 막 두께 방향으로 경사져 있는 SiGe 층을 구비한 적층체인 반도체 장치의 제조 방법.
  10. 제1항에 있어서, 상기 제2 SiGe 층은 그 Ge 농도를 막 두께 방향으로 변화시킨 경사 조성을 갖고 있는 반도체 장치의 제조 방법.
  11. 제1항에 있어서, 상기 전계 효과 트랜지스터는 소스 영역 및 드레인 영역을 구비하고,
    상기 소스 영역 및 드레인 영역은 상기 왜곡 Si 층의 상기 채널 영역을 사이에 두고 상호 이격하여 설치되고, 또한 소스 영역 및 드레인 영역의 계면은 각각 상기 제1 SiGe 층에 접하고 있는 반도체 장치의 제조 방법.
  12. 반도체 장치에 있어서,
    반도체 기판; 및
    상기 반도체 기판 상에 형성된 전계 효과 트랜지스터
    를 포함하고,
    상기 반도체 기판은
    베이스와,
    상기 베이스 상에 형성된 산화막과,
    상기 산화막 상에 형성된 제1 SiGe 층과,
    상기 제1 SiGe 층 상에 형성된 상기 제1 SiGe 층보다도 Ge 농도가 높은 제2 SiGe 층과,
    상기 제2 SiGe 층 상에 형성된 왜곡 Si 층
    을 갖고 있고,
    상기 전계 효과 트랜지스터는
    상기 왜곡 Si 층에 있는 채널 영역과,
    상기 왜곡 Si 층에 상기 채널 영역을 사이에 두고 상호 이격하여 설치된 소스 영역 및 드레인 영역 - 소스 영역 및 드레인 영역의 각각의 계면은 각각 상기 제1 SiGe 층에 접하고 있음-과,
    상기 채널 영역 상에 설치된 게이트 절연막과,
    상기 게이트 절연막 상에 설치된 게이트 전극
    을 갖고 있는 반도체 장치.
  13. 제12항에 있어서, 소스 영역 및 드레인 영역의 각각의 계면은 제1 SiGe 층 중 또는 제1 SiGe 층 및 제2 SiGe 층과의 계면에 있는 반도체 장치.
  14. 제12항에 있어서, 상기 제1 SiGe 층의 Ge 농도는 1 atm% 이상 20 atm% 이하인 반도체 장치.
  15. 제12항에 있어서, 상기 제2 SiGe 층의 Ge 농도는 제1 SiGe 층의 Ge 농도보다도 크고 90 atm% 이하인 반도체 장치.
  16. 제12항에 있어서, (상기 산화막 상의 제1 SiGe 층의 막 두께/제2 SiGe 층의 막 두께)는 1 이상인 반도체 장치.
  17. 제16항에 있어서, 상기 산화막 상의 상기 제1 SiGe 층의 막 두께는 1 nm 이상 400 nm 이하의 범위 내에 있고,
    제2 SiGe 층의 막 두께는 1 nm 이상 400 nm 이하의 범위 내에 있는 반도체 장치.
  18. 제12항에 있어서, 상기 베이스는 실리콘 웨이퍼 상에 Ge 농도가 막 두께 방향으로 경사져 있는 SiGe 층을 구비한 적층체인 반도체 장치.
  19. 제12항에 있어서, 상기 제2 SiGe 층은 그 Ge 농도를 막 두께 방향으로 변화시킨 경사 조성인 반도체 장치.
  20. 제19항에 있어서, 상기 제2 SiGe 층의 Ge 농도는 20 atm%에서 90 atm%까지의 범위에서 변화하고 있는 반도체 장치.
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